JPH10327059A - 静電誘導トランジスタの駆動方法及び駆動回路 - Google Patents
静電誘導トランジスタの駆動方法及び駆動回路Info
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- JPH10327059A JPH10327059A JP9133195A JP13319597A JPH10327059A JP H10327059 A JPH10327059 A JP H10327059A JP 9133195 A JP9133195 A JP 9133195A JP 13319597 A JP13319597 A JP 13319597A JP H10327059 A JPH10327059 A JP H10327059A
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- voltage
- gate
- electrostatic induction
- induction transistor
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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- Junction Field-Effect Transistors (AREA)
- Power Conversion In General (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】ＳＩＴを低損失で駆動できる駆動方法及び駆動
回路を実現する。 【解決手段】ＳＩＴのオン状態において、ゲート・ソー
ス間に、ゲート領域とドリフト領域からなるｐｎ接合の
ビルトイン電圧を越えない大きさの順バイアスゲート電
圧を与える。 【効果】オン電圧とターンオフ損失をともに低減できる
ので、損失が大幅に低減される。
回路を実現する。 【解決手段】ＳＩＴのオン状態において、ゲート・ソー
ス間に、ゲート領域とドリフト領域からなるｐｎ接合の
ビルトイン電圧を越えない大きさの順バイアスゲート電
圧を与える。 【効果】オン電圧とターンオフ損失をともに低減できる
ので、損失が大幅に低減される。
Description
【０００１】
【発明の属する技術分野】本発明は、電力変換装置など
に用いられる静電誘導トランジスタの駆動方法及び駆動
回路に関する。
に用いられる静電誘導トランジスタの駆動方法及び駆動
回路に関する。
【０００２】
【従来の技術】電力変換装置の大電力化かつ高周波化の
要求にともなって、可制御電流が大きいだけでなく、低
損失で、かつ高速に動作する半導体スイッチング素子の
開発が望まれている。このような要求に応える方法とし
て、以下に示す二つの方法がある。
要求にともなって、可制御電流が大きいだけでなく、低
損失で、かつ高速に動作する半導体スイッチング素子の
開発が望まれている。このような要求に応える方法とし
て、以下に示す二つの方法がある。
【０００３】一つは今日最も多用されているシリコンを
素子材料に使い、素子構造や動作原理の組み合わせを見
直して、既存素子の一層の高性能化を図る方法である。
この方法には高度に確立した製造技術と多くの知見を活
用できることから、素子性能の向上が容易である反面、
性能がシリコンの持つ物理的理論限界で制限を受け、素
子性能の大幅な向上は望めないという課題がある。
素子材料に使い、素子構造や動作原理の組み合わせを見
直して、既存素子の一層の高性能化を図る方法である。
この方法には高度に確立した製造技術と多くの知見を活
用できることから、素子性能の向上が容易である反面、
性能がシリコンの持つ物理的理論限界で制限を受け、素
子性能の大幅な向上は望めないという課題がある。
【０００４】もう一つは、素子の原材料から見直して、
シリコンの限界をはるかに越えた、高性能なパワー半導
体素子を実現する方法がある。例えば、炭化けい素（以
下ＳｉＣと記す）を用いた場合、素子性能がシリコンを
用いた素子の１０倍以上になることが、文献：IEEE Ele
ctron Device Letters, Vol. 10, No. 10, pp. 455(198
9)に示されている。このように、ＳｉＣを利用すること
で、優れた素子性能のデバイスが実現できる理由は、ア
バランシェ降伏電界が大きいことにある。例えば、Ｓｉ
Ｃはアバランシェ降伏電界がシリコンの約１０倍と大き
く、素子のドリフト層の電気抵抗を約２桁小さくできる
ことが、文献： IEEE Transaction ofElectron Device
s, Vol. 40, No. 3, p. 645 (1993) に示されている。
そのため、素子がオン状態の時に発生する電力損失を小
さくできるとして、大きな期待がもたれている。
シリコンの限界をはるかに越えた、高性能なパワー半導
体素子を実現する方法がある。例えば、炭化けい素（以
下ＳｉＣと記す）を用いた場合、素子性能がシリコンを
用いた素子の１０倍以上になることが、文献：IEEE Ele
ctron Device Letters, Vol. 10, No. 10, pp. 455(198
9)に示されている。このように、ＳｉＣを利用すること
で、優れた素子性能のデバイスが実現できる理由は、ア
バランシェ降伏電界が大きいことにある。例えば、Ｓｉ
Ｃはアバランシェ降伏電界がシリコンの約１０倍と大き
く、素子のドリフト層の電気抵抗を約２桁小さくできる
ことが、文献： IEEE Transaction ofElectron Device
s, Vol. 40, No. 3, p. 645 (1993) に示されている。
そのため、素子がオン状態の時に発生する電力損失を小
さくできるとして、大きな期待がもたれている。
【０００５】ＳｉＣを用いて次世代のパワー半導体素子
を目指すには、ユニポーラ型であることが望ましい。高
速，低損失かつ電圧制御という三つの基本要件を全て満
たす大容量デバイスの実現が期待できるからである。
を目指すには、ユニポーラ型であることが望ましい。高
速，低損失かつ電圧制御という三つの基本要件を全て満
たす大容量デバイスの実現が期待できるからである。
【０００６】MOSFET(Metal Oxide Semiconductor Field
Effect Transistor）は代表的なユニポーラ型スイッチ
ング素子であるが、近年、ＳｉＣを用いたMOSFETの問題
点が明らかになってきた。イオン注入によりｐベース領
域を形成するＤＭＯＳ（Double Diffusion ＭＯＳ）構
造では反転層の電子移動度が小さく、ドリフト層の低抵
抗を生かすことができないことが文献：Trans. Second
InternationalHigh Temperature Electronics Conferen
ce, pp. XI-3, June(1994）に示されている。また、ト
レンチＭＯＳ構造では、トレンチＳｉＯ2 膜の絶縁耐力
不足のため、ＳｉＣがアバランシェ降伏する以前に、酸
化膜で絶縁破壊を起こす。よって、ＳｉＣと酸化膜界面
の電界が酸化膜の臨界電界を超えないようにするため
に、ドリフト層を厚くする必要があり、オン抵抗が著し
く増大することが文献：Proc．ISPSD96, pp. 119-122,
May, (1996)に示されている。
Effect Transistor）は代表的なユニポーラ型スイッチ
ング素子であるが、近年、ＳｉＣを用いたMOSFETの問題
点が明らかになってきた。イオン注入によりｐベース領
域を形成するＤＭＯＳ（Double Diffusion ＭＯＳ）構
造では反転層の電子移動度が小さく、ドリフト層の低抵
抗を生かすことができないことが文献：Trans. Second
InternationalHigh Temperature Electronics Conferen
ce, pp. XI-3, June(1994）に示されている。また、ト
レンチＭＯＳ構造では、トレンチＳｉＯ2 膜の絶縁耐力
不足のため、ＳｉＣがアバランシェ降伏する以前に、酸
化膜で絶縁破壊を起こす。よって、ＳｉＣと酸化膜界面
の電界が酸化膜の臨界電界を超えないようにするため
に、ドリフト層を厚くする必要があり、オン抵抗が著し
く増大することが文献：Proc．ISPSD96, pp. 119-122,
May, (1996)に示されている。
【０００７】他のユニポーラ型スイッチング素子として
は、静電誘導トランジスタ（以下ＳＩＴ(Static Induct
ion Transistorの略称）と略記する）がある。ＳＩＴは
接合型ＦＥＴの一種なので、上述したような酸化膜界面
の移動度、および酸化膜の絶縁耐力の問題を回避でき
る。
は、静電誘導トランジスタ（以下ＳＩＴ(Static Induct
ion Transistorの略称）と略記する）がある。ＳＩＴは
接合型ＦＥＴの一種なので、上述したような酸化膜界面
の移動度、および酸化膜の絶縁耐力の問題を回避でき
る。
【０００８】以下、ＳＩＴの構造の概要と動作の要点を
図２を参照して説明する。図２に示すＳＩＴが作り込ま
れる半導体基板１０は、例えばｎ型の高不純物濃度のド
レイン領域１１上面にドリフト領域１２としてドレイン
領域１１より低不純物濃度のエピタキシャル層を同じｎ
型で成長させたもので、ドリフト領域１２の表面からｐ
型のゲート領域１３を図示のように１対のやや深い島状
に形成し、ｐ型のゲート領域１３の相互間のドリフト領
域１２の表面部にｎ型のソース領域１４を高不純物濃度
で形成し、ドレイン電極２５を介してドレイン領域１１
からドレイン端子Ｄ，ゲート電極２６を介してゲート領
域１３からゲート端子Ｇ，電極２７を介してソース領域
１４からソース端子Ｓを導出してなる。このＳＩＴは、
オフ状態ではゲート・ソース間に逆バイアスを加えるこ
とにより、ドリフト領域１２とゲート領域１３の間のｐ
ｎ接合から空乏層は主にドリフト領域１２に伸びる。よ
って、ゲート領域１３と隣接する他のゲート領域１３の
間のソース・ドレイン間の電流が流れるチャネルと呼ば
れる領域に、電子に対するポテンシャル障壁が生じ、ソ
ース・ドレイン間電圧をブロッキングすることができ
る。
図２を参照して説明する。図２に示すＳＩＴが作り込ま
れる半導体基板１０は、例えばｎ型の高不純物濃度のド
レイン領域１１上面にドリフト領域１２としてドレイン
領域１１より低不純物濃度のエピタキシャル層を同じｎ
型で成長させたもので、ドリフト領域１２の表面からｐ
型のゲート領域１３を図示のように１対のやや深い島状
に形成し、ｐ型のゲート領域１３の相互間のドリフト領
域１２の表面部にｎ型のソース領域１４を高不純物濃度
で形成し、ドレイン電極２５を介してドレイン領域１１
からドレイン端子Ｄ，ゲート電極２６を介してゲート領
域１３からゲート端子Ｇ，電極２７を介してソース領域
１４からソース端子Ｓを導出してなる。このＳＩＴは、
オフ状態ではゲート・ソース間に逆バイアスを加えるこ
とにより、ドリフト領域１２とゲート領域１３の間のｐ
ｎ接合から空乏層は主にドリフト領域１２に伸びる。よ
って、ゲート領域１３と隣接する他のゲート領域１３の
間のソース・ドレイン間の電流が流れるチャネルと呼ば
れる領域に、電子に対するポテンシャル障壁が生じ、ソ
ース・ドレイン間電圧をブロッキングすることができ
る。
【０００９】
【発明が解決しようとする課題】ＳｉＣのＳＩＴを作製
する場合、高ブロッキングゲインを得るためには、Ｓｉ
のＳＩＴよりもゲートを微細に作り込む必要がある。そ
の理由として次の二つのことが考えられる。一つは、Ｓ
ｉＣの場合、熱拡散によるドーパントのドライブインが
困難なので、深いゲート層を形成することができないこ
とである。もう一つは、ドリフト層の不純物濃度が高い
ため、空乏層チャネル領域でピンチしにくいことであ
る。
する場合、高ブロッキングゲインを得るためには、Ｓｉ
のＳＩＴよりもゲートを微細に作り込む必要がある。そ
の理由として次の二つのことが考えられる。一つは、Ｓ
ｉＣの場合、熱拡散によるドーパントのドライブインが
困難なので、深いゲート層を形成することができないこ
とである。もう一つは、ドリフト層の不純物濃度が高い
ため、空乏層チャネル領域でピンチしにくいことであ
る。
【００１０】このようにＳｉＣのＳＩＴの場合、ドリフ
ト層の抵抗を低減できる反面、ゲートの微細化が必要で
あるため、ＳｉＣを用いたにも関わらずオン抵抗が上昇
するという問題がある。
ト層の抵抗を低減できる反面、ゲートの微細化が必要で
あるため、ＳｉＣを用いたにも関わらずオン抵抗が上昇
するという問題がある。
【００１１】ゲートが微細化された従来のＳＩＴのオン
抵抗を低減する手段として、ＳＩＴのゲートに順バイア
スを加えて、オン電圧を低減するという手法が提案され
［文献：IEDM Tech. Dig., pp. 676, (1978)］、バイポ
ーラモードＳＩＴ（以下、ＢＳＩＴと記す）と呼ばれて
いる。ＢＳＩＴではゲートに順バイアスを加え、ゲート
領域からドリフト領域に少数キャリアであるホールを注
入することで、伝導度変調により、ドリフト領域１２の
抵抗を低減する。
抵抗を低減する手段として、ＳＩＴのゲートに順バイア
スを加えて、オン電圧を低減するという手法が提案され
［文献：IEDM Tech. Dig., pp. 676, (1978)］、バイポ
ーラモードＳＩＴ（以下、ＢＳＩＴと記す）と呼ばれて
いる。ＢＳＩＴではゲートに順バイアスを加え、ゲート
領域からドリフト領域に少数キャリアであるホールを注
入することで、伝導度変調により、ドリフト領域１２の
抵抗を低減する。
【００１２】ＳＩＴが電圧駆動型であるのに対して、Ｂ
ＳＩＴは電流駆動型となるため、駆動電力が大きくな
る。また、ターンオフの際に、少数キャリアの蓄積のた
めに、ターンオフ時間やターンオフ損失が増加するとい
う問題がある。
ＳＩＴは電流駆動型となるため、駆動電力が大きくな
る。また、ターンオフの際に、少数キャリアの蓄積のた
めに、ターンオフ時間やターンオフ損失が増加するとい
う問題がある。
【００１３】
【課題を解決するための手段】上記問題を解決するため
に、本発明では、ＳＩＴの順方向導通時に、ゲート領域
とドリフト領域からなるｐｎ接合のビルトイン電圧の値
よりも小さな値の順バイアス電圧をゲート・ソース間に
印加する。
に、本発明では、ＳＩＴの順方向導通時に、ゲート領域
とドリフト領域からなるｐｎ接合のビルトイン電圧の値
よりも小さな値の順バイアス電圧をゲート・ソース間に
印加する。
【００１４】ゲート・ソース間に順バイアスを加えるこ
とにより、第一導電型ドリフト領域と第二導電型ゲート
領域との接合に生ずる空乏層の幅が狭くなるため導通面
積が広くなり、順方向導通時のオン電圧を低減すること
ができる。また、このゲート順バイアスをビルトイン電
圧よりも小さくすることで、ゲート領域からドレイン領
域へ少数キャリアは注入されず、ゲート・ソース間には
空乏層の容量分の電流しか流れないため、駆動電力を低
く抑えられる。さらに、ＳＩＴ内に少数キャリアが蓄積
されないので、ターンオフ時間やターンオフ損失が増大
しない。すなわち、ユニポーラ素子の特質である高速ス
イッチング性能が失われることがない。
とにより、第一導電型ドリフト領域と第二導電型ゲート
領域との接合に生ずる空乏層の幅が狭くなるため導通面
積が広くなり、順方向導通時のオン電圧を低減すること
ができる。また、このゲート順バイアスをビルトイン電
圧よりも小さくすることで、ゲート領域からドレイン領
域へ少数キャリアは注入されず、ゲート・ソース間には
空乏層の容量分の電流しか流れないため、駆動電力を低
く抑えられる。さらに、ＳＩＴ内に少数キャリアが蓄積
されないので、ターンオフ時間やターンオフ損失が増大
しない。すなわち、ユニポーラ素子の特質である高速ス
イッチング性能が失われることがない。
【００１５】
【発明の実施の形態】図１は本発明の一実施例であるＳ
ｉＣ−ＳＩＴのゲート駆動方法を示す。SITの接合構造
は図２の従来例と同様であるが、半導体材料として単結
晶ＳｉＣが用いられている。本実施例のＳＩＴは、１０
Ｖ以上の大きさのゲート逆バイアス電圧が与えられると
きに、９００Ｖ級の耐圧を有する。さらに、本ＳＩＴに
おいて、ゲート電極とソース電極の間のビルトイン電圧
すなわちゲート領域とドリフト領域の間のｐｎ接合のビ
ルトイン電圧は約２.７Ｖ である。
ｉＣ−ＳＩＴのゲート駆動方法を示す。SITの接合構造
は図２の従来例と同様であるが、半導体材料として単結
晶ＳｉＣが用いられている。本実施例のＳＩＴは、１０
Ｖ以上の大きさのゲート逆バイアス電圧が与えられると
きに、９００Ｖ級の耐圧を有する。さらに、本ＳＩＴに
おいて、ゲート電極とソース電極の間のビルトイン電圧
すなわちゲート領域とドリフト領域の間のｐｎ接合のビ
ルトイン電圧は約２.７Ｖ である。
【００１６】図１に示すように、ドレイン電極が主電源
の一端に接続されるとともに、ソース電極が同じ主電源
の他端に接続される。ゲート電極及びソース電極はゲー
ト駆動回路に接続され、これらの電極間にゲート電圧Ｖ
G が与えられる。ゲート電極とソース電極の間は、ＶG
が正の値の場合には順方向にバイアスされ、ＶG が負の
値の場合には逆方向にバイアスされる。
の一端に接続されるとともに、ソース電極が同じ主電源
の他端に接続される。ゲート電極及びソース電極はゲー
ト駆動回路に接続され、これらの電極間にゲート電圧Ｖ
G が与えられる。ゲート電極とソース電極の間は、ＶG
が正の値の場合には順方向にバイアスされ、ＶG が負の
値の場合には逆方向にバイアスされる。
【００１７】本実施例においては、時刻が０〜１０μse
c の範囲ではＶG を−２０Ｖとして、ＳＩＴをオフ状態
にしている。このとき、ＳＩＴは、その耐圧に等しい９
００Ｖまでの主電源電圧を阻止することができる。次
に、時刻１０〜１１μsec の範囲では、ＶG を−２０Ｖ
から２.５Ｖ まで変化させる。ゲート電極とソース電極
の間のバイアス方向が逆バイアスから順バイアスへ変わ
るので、ＳＩＴはターンオンする。次に、時刻１１〜２
０μsec の範囲では、ＶG が０Ｖよりも大きくかつビル
トイン電圧よりも小さな値に設定される。本実施例で
は、ビルトイン電圧が２.７Ｖ であるため、ＶG は２.
５Ｖ に設定されている。このとき、ＳＩＴはオン状態
を維持する。そして、ゲート電極とソース電極の間が順
方向にバイアスされているため、後述する理由によりオ
ン電圧が低くなる。次に、時刻２０〜２１μsec の範囲
では、ＶG を２.５Ｖ から−２０Ｖまで変化させる。ゲ
ート電極とソース電極の間のバイアス方向が順バイアス
から逆バイアスへ変わるので、ＳＩＴはターンオフす
る。このとき、ターンオフ前のオン状態においてＶG の
大きさがビルトイン電圧よりも小さいので、ＳＩＴの内
部において、ゲート領域からドリフト領域へ少数キャリ
アがほとんど注入されない。このため、ＳＩＴのターン
オフ時間やターンオフ損失が低減する。時刻２１μsec
以降は、上記のようなＶG の変化が繰り返される。
c の範囲ではＶG を−２０Ｖとして、ＳＩＴをオフ状態
にしている。このとき、ＳＩＴは、その耐圧に等しい９
００Ｖまでの主電源電圧を阻止することができる。次
に、時刻１０〜１１μsec の範囲では、ＶG を−２０Ｖ
から２.５Ｖ まで変化させる。ゲート電極とソース電極
の間のバイアス方向が逆バイアスから順バイアスへ変わ
るので、ＳＩＴはターンオンする。次に、時刻１１〜２
０μsec の範囲では、ＶG が０Ｖよりも大きくかつビル
トイン電圧よりも小さな値に設定される。本実施例で
は、ビルトイン電圧が２.７Ｖ であるため、ＶG は２.
５Ｖ に設定されている。このとき、ＳＩＴはオン状態
を維持する。そして、ゲート電極とソース電極の間が順
方向にバイアスされているため、後述する理由によりオ
ン電圧が低くなる。次に、時刻２０〜２１μsec の範囲
では、ＶG を２.５Ｖ から−２０Ｖまで変化させる。ゲ
ート電極とソース電極の間のバイアス方向が順バイアス
から逆バイアスへ変わるので、ＳＩＴはターンオフす
る。このとき、ターンオフ前のオン状態においてＶG の
大きさがビルトイン電圧よりも小さいので、ＳＩＴの内
部において、ゲート領域からドリフト領域へ少数キャリ
アがほとんど注入されない。このため、ＳＩＴのターン
オフ時間やターンオフ損失が低減する。時刻２１μsec
以降は、上記のようなＶG の変化が繰り返される。
【００１８】図３は、上記の実施例における順方向バイ
アス時のゲート電圧ＶG と、電流密度ＪＦが４００Ａ／
cm2 でのオン電圧Ｖon及びターンオフ損失Ｅrrとの関係
を示す。ＶG の範囲が０Ｖから２.７Ｖ までは、ＶG の
増加に伴い、オン電圧Ｖonは１.２Ｖから０.５Ｖへ急激
に低下する。しかし、ＶG が２.７Ｖから５.０Ｖまでは
ほとんど違いが見られず、飽和特性を示す。一方、ター
ンオフ損失Ｅrrについては、ＶG が２.７Ｖ付近から急
激に増加する。
アス時のゲート電圧ＶG と、電流密度ＪＦが４００Ａ／
cm2 でのオン電圧Ｖon及びターンオフ損失Ｅrrとの関係
を示す。ＶG の範囲が０Ｖから２.７Ｖ までは、ＶG の
増加に伴い、オン電圧Ｖonは１.２Ｖから０.５Ｖへ急激
に低下する。しかし、ＶG が２.７Ｖから５.０Ｖまでは
ほとんど違いが見られず、飽和特性を示す。一方、ター
ンオフ損失Ｅrrについては、ＶG が２.７Ｖ付近から急
激に増加する。
【００１９】ＶG の増加に伴い、オン電圧が低下する理
由について説明する。図１の実施例において、ビルトイ
ン電圧は約２.７Ｖ であることから、ＶG が０〜２.７
Ｖ ではゲート領域からドリフト領域への少数キャリア
の注入はほとんど起こらない。すなわち、伝導度変調は
オン電圧低下の要因とはなり難い。本発明者の検討結果
によれば、オン電圧低下の要因は、図１のＳＩＴのチャ
ネル部Ｘ−Ｘ′においてゲート領域から広がる空乏層が
ＶG によって狭くなり、チャネル部のポテンシャル障壁
が低下して導通面積が広がることである。以下、本発明
者の検討結果を詳述する。
由について説明する。図１の実施例において、ビルトイ
ン電圧は約２.７Ｖ であることから、ＶG が０〜２.７
Ｖ ではゲート領域からドリフト領域への少数キャリア
の注入はほとんど起こらない。すなわち、伝導度変調は
オン電圧低下の要因とはなり難い。本発明者の検討結果
によれば、オン電圧低下の要因は、図１のＳＩＴのチャ
ネル部Ｘ−Ｘ′においてゲート領域から広がる空乏層が
ＶG によって狭くなり、チャネル部のポテンシャル障壁
が低下して導通面積が広がることである。以下、本発明
者の検討結果を詳述する。
【００２０】図４は、図１のチャネル部Ｘ−Ｘ′方向に
沿った電子に対するポテンシャル障壁の分布を示す。比
較のために、図２のＳｉ（シリコン）−ＳＩＴの場合に
ついてもポテンシャル障壁の分布を示す。なお、ＶG は
０Ｖすなわちノンバイアス状態である。
沿った電子に対するポテンシャル障壁の分布を示す。比
較のために、図２のＳｉ（シリコン）−ＳＩＴの場合に
ついてもポテンシャル障壁の分布を示す。なお、ＶG は
０Ｖすなわちノンバイアス状態である。
【００２１】図４において、Ｓｉ及びＳｉＣの場合のビ
ルトイン電圧は、それぞれ約０.７Ｖ及び約２.７Ｖ で
ある。よって、シリコンに比べて、ＳｉＣのポテンシャ
ル障壁は約４倍高いことになる。またビルトイン電圧と
ノンバイアス状態での空乏層幅Ｗの関係は式（１）で表
すことができる。
ルトイン電圧は、それぞれ約０.７Ｖ及び約２.７Ｖ で
ある。よって、シリコンに比べて、ＳｉＣのポテンシャ
ル障壁は約４倍高いことになる。またビルトイン電圧と
ノンバイアス状態での空乏層幅Ｗの関係は式（１）で表
すことができる。
【００２２】
【数１】
【００２３】ここで、εは誘電率、Ｖbiはビルトイン電
圧、ｑは電子の単位電荷量、Ｎd はドリフト領域の不純
物濃度である。ＳｉＣのビルトイン電圧はシリコンの約
４倍となることから、εとＮd が同じ場合、ＳｉＣの空
乏層はシリコンより約２倍広いことになる。ゲート電極
とソース電極間を順方向にバイアスすることは、このよ
うな広い空乏層を狭めることにより、ポテンシャル障壁
を低下させ導通面積を広げることに相当する。
圧、ｑは電子の単位電荷量、Ｎd はドリフト領域の不純
物濃度である。ＳｉＣのビルトイン電圧はシリコンの約
４倍となることから、εとＮd が同じ場合、ＳｉＣの空
乏層はシリコンより約２倍広いことになる。ゲート電極
とソース電極間を順方向にバイアスすることは、このよ
うな広い空乏層を狭めることにより、ポテンシャル障壁
を低下させ導通面積を広げることに相当する。
【００２４】図４より明らかなように、シリコンではノ
ンバイアス状態でのポテンシャル障壁がもともと低いた
め、ゲート電極とソース電極間を順方向にバイアスして
ポテンシャル障壁を下げてもその効果は小さい。一方、
ＳｉＣではノンバイアス状態でもポテンシャル障壁が高
いので、ポテンシャル障壁を下げて、導通面積を増やす
ことの効果が大きい。
ンバイアス状態でのポテンシャル障壁がもともと低いた
め、ゲート電極とソース電極間を順方向にバイアスして
ポテンシャル障壁を下げてもその効果は小さい。一方、
ＳｉＣではノンバイアス状態でもポテンシャル障壁が高
いので、ポテンシャル障壁を下げて、導通面積を増やす
ことの効果が大きい。
【００２５】他方、図３において、ＶG が２.７Ｖ 付近
からターンオフ損失が急激に増加する理由は次のとおり
である。ＶG がビルトイン電圧を越えると、ドリフト領
域にゲート領域から少数キャリアであるホールが注入さ
れる。このホールがターンオフ時に残留キャリアとなる
ため、Ｅrrが増える。
からターンオフ損失が急激に増加する理由は次のとおり
である。ＶG がビルトイン電圧を越えると、ドリフト領
域にゲート領域から少数キャリアであるホールが注入さ
れる。このホールがターンオフ時に残留キャリアとなる
ため、Ｅrrが増える。
【００２６】上述したように、図１の実施例において
は、ターンオフ前のオン状態において、ゲート電極とソ
ース電極の間を順方向にバイアスするようなゲート電圧
ＶG を与え、さらにＶG の値を０Ｖよりも大きくかつビ
ルトイン電圧よりも小さくすることにより、ＳＩＴのオ
ン電圧をノンバイアス状態よりも低減できることに、タ
ーンオフスイッチング時に発生する損失も低減できる。
は、ターンオフ前のオン状態において、ゲート電極とソ
ース電極の間を順方向にバイアスするようなゲート電圧
ＶG を与え、さらにＶG の値を０Ｖよりも大きくかつビ
ルトイン電圧よりも小さくすることにより、ＳＩＴのオ
ン電圧をノンバイアス状態よりも低減できることに、タ
ーンオフスイッチング時に発生する損失も低減できる。
【００２７】図５は、ビルトイン電圧Ｖbiと、ゲート電
極とソース電極の間を順方向にバイアスするようにゲー
ト電圧ＶG を与えるときのオン電圧の減少幅ΔＶF の関
係を示す。ここで、ΔＶF はノンバイアス状態のオン電
圧とゲート順バイアス状態のオン電圧の差である。ＶG
の値はＶbiの９０％に設定されている。また、ＳＩＴの
接合構造は図２と同様であり、ゲート深さＸj は２μ
ｍ、チャネル幅Ｗchは１.０μｍ 、ドリフト領域厚さＬ
n は８μｍ、ドリフト領域の不純物濃度Ｎd は１.５３
×１０16／cm3 である。Ｖbiが２.０Ｖまでは、ゲート
順バイアスの効果は僅かである。一方、Ｖbiが２.０Ｖ
程度を越えると、オン電圧の低減幅ΔＶFが大きくな
る。
極とソース電極の間を順方向にバイアスするようにゲー
ト電圧ＶG を与えるときのオン電圧の減少幅ΔＶF の関
係を示す。ここで、ΔＶF はノンバイアス状態のオン電
圧とゲート順バイアス状態のオン電圧の差である。ＶG
の値はＶbiの９０％に設定されている。また、ＳＩＴの
接合構造は図２と同様であり、ゲート深さＸj は２μ
ｍ、チャネル幅Ｗchは１.０μｍ 、ドリフト領域厚さＬ
n は８μｍ、ドリフト領域の不純物濃度Ｎd は１.５３
×１０16／cm3 である。Ｖbiが２.０Ｖまでは、ゲート
順バイアスの効果は僅かである。一方、Ｖbiが２.０Ｖ
程度を越えると、オン電圧の低減幅ΔＶFが大きくな
る。
【００２８】図５において、Ｖbiが２.０Ｖ を越えるＳ
ＩＴでゲート順バイアスがオン電圧の低減に有効な理由
について、図６〜図８により説明する。なお、各図にお
いて、ＳＩＴの接合構造は、図５と同様である。
ＩＴでゲート順バイアスがオン電圧の低減に有効な理由
について、図６〜図８により説明する。なお、各図にお
いて、ＳＩＴの接合構造は、図５と同様である。
【００２９】図６は、シリコンなどのビルトイン電圧Ｖ
biが小さい半導体材料のＳＩＴにおいて、ゲート電極と
ソース電極の間がノンバイアス状態での空乏層２８の広
がりを示す。ゲート領域１３とドリフト領域１２の接合
からドリフト領域１２に伸びる空乏層により、導通時に
チャネル部において電流が流れる領域の幅Ｗcurrentが
狭くなっているが、チャネル部において空乏層が生じな
い領域が残っている。このため、ゲート電極とソース電
極の間がノンバイアス状態でも比較的電流が流れやす
い。従って、ゲート電極とソース電極の間を順方向にバ
イアスする場合、オン電圧の低減効果はあるものの著し
いものではない。
biが小さい半導体材料のＳＩＴにおいて、ゲート電極と
ソース電極の間がノンバイアス状態での空乏層２８の広
がりを示す。ゲート領域１３とドリフト領域１２の接合
からドリフト領域１２に伸びる空乏層により、導通時に
チャネル部において電流が流れる領域の幅Ｗcurrentが
狭くなっているが、チャネル部において空乏層が生じな
い領域が残っている。このため、ゲート電極とソース電
極の間がノンバイアス状態でも比較的電流が流れやす
い。従って、ゲート電極とソース電極の間を順方向にバ
イアスする場合、オン電圧の低減効果はあるものの著し
いものではない。
【００３０】他方、ＳｉＣなどＳｉよりもＶbiが大きな
半導体材料のＳＩＴでは、チャネル部において空乏層が
生じる領域がシリコンの場合よりも広くなる。このた
め、図７のようにＷcurrent は０になる。すなわち、チ
ャネル部において空乏層がピンチオフしている。このと
き、ゲート電極とソース電極の間がノンバイアス状態で
は、チャネル部全体において電子のポテンシャル障壁が
高くなるため、ソース電極とドレイン電極間に電源電圧
を加えても電流が流れにくい。このため、オン電圧が非
常に高くなる。このような状態で、ゲート電極とソース
電極の間をわずかに順方向にバイアスすると、Ｗ
current が０よりもおおきくなるので、図６の場合と同
様の状態になり急にオン電圧が低減する。
半導体材料のＳＩＴでは、チャネル部において空乏層が
生じる領域がシリコンの場合よりも広くなる。このた
め、図７のようにＷcurrent は０になる。すなわち、チ
ャネル部において空乏層がピンチオフしている。このと
き、ゲート電極とソース電極の間がノンバイアス状態で
は、チャネル部全体において電子のポテンシャル障壁が
高くなるため、ソース電極とドレイン電極間に電源電圧
を加えても電流が流れにくい。このため、オン電圧が非
常に高くなる。このような状態で、ゲート電極とソース
電極の間をわずかに順方向にバイアスすると、Ｗ
current が０よりもおおきくなるので、図６の場合と同
様の状態になり急にオン電圧が低減する。
【００３１】図８は、ビルトイン電圧ＶbiとＷ
current(チャネルの導通幅）の関係を示す。Ｖbiが大き
くなるにつれて、Ｗcurrent は減少する。Ｖbiが２Ｖを
越えるとＷcurrentは０μｍ になる。このときのＳＩＴ
の内部は図７のような状態、すなわちゲート順バイアス
の効果が顕著に表れる状態になる。
current(チャネルの導通幅）の関係を示す。Ｖbiが大き
くなるにつれて、Ｗcurrent は減少する。Ｖbiが２Ｖを
越えるとＷcurrentは０μｍ になる。このときのＳＩＴ
の内部は図７のような状態、すなわちゲート順バイアス
の効果が顕著に表れる状態になる。
【００３２】図６〜図８の説明から明らかなように、本
発明の効果は、ゲートノンバイアス状態でビルトイン電
圧Ｖbiによりチャネル領域において空乏層がピンチオフ
するようなＳＩＴにおいて特に顕著である。従って、本
発明は、特にエネルギーバンドギャツプの大きな半導体
材料によって製作されるＳＩＴにおいて、効果が大き
い。
発明の効果は、ゲートノンバイアス状態でビルトイン電
圧Ｖbiによりチャネル領域において空乏層がピンチオフ
するようなＳＩＴにおいて特に顕著である。従って、本
発明は、特にエネルギーバンドギャツプの大きな半導体
材料によって製作されるＳＩＴにおいて、効果が大き
い。
【００３３】図９はバンドギャップＥg とビルトイン電
圧Ｖbiの関係を示す。Ｅg とＶbiについては、式
（２），式（３）の関係が知られている。
圧Ｖbiの関係を示す。Ｅg とＶbiについては、式
（２），式（３）の関係が知られている。
【００３４】
【数２】
【００３５】ここで、ｎi は真性キャリア濃度、Ｎc は
導電帯の状態密度、Ｎv は価電子帯の状態密度、Ｅg は
バンドギャップ、ｋはボルツマン定数、Ｔは絶対温度で
ある。
導電帯の状態密度、Ｎv は価電子帯の状態密度、Ｅg は
バンドギャップ、ｋはボルツマン定数、Ｔは絶対温度で
ある。
【００３６】
【数３】
【００３７】ここで、ｑは電子の電荷、ＮA はアクセプ
タ濃度、ＮD はドナー濃度である。図９は、これらの関
係から求めたものであり、Ｅg が大きい半導体材料ほど
Ｖbiが大きいことを示す。前述したように、Ｖbiが２Ｖ
を越える場合には本発明の効果が大きい。従って、図９
より、バンドギャップＥg は２.４ｅＶ を越える半導体
材料を用いてＳＩＴを製作した場合、本発明の効果が特
に大きくなる。具体的な半導体材料として、ＳｉＣ（Ｅ
g ：３.０ｅＶ），窒化ガリウムＧａＮ(Ｅg ：３.４ｅ
Ｖ），硫化亜鉛ＺｎＳ(Ｅg ：３.７ｅＶ），ダイアモン
ド（Ｅg ：５.５ｅＶ）などがある。
タ濃度、ＮD はドナー濃度である。図９は、これらの関
係から求めたものであり、Ｅg が大きい半導体材料ほど
Ｖbiが大きいことを示す。前述したように、Ｖbiが２Ｖ
を越える場合には本発明の効果が大きい。従って、図９
より、バンドギャップＥg は２.４ｅＶ を越える半導体
材料を用いてＳＩＴを製作した場合、本発明の効果が特
に大きくなる。具体的な半導体材料として、ＳｉＣ（Ｅ
g ：３.０ｅＶ），窒化ガリウムＧａＮ(Ｅg ：３.４ｅ
Ｖ），硫化亜鉛ＺｎＳ(Ｅg ：３.７ｅＶ），ダイアモン
ド（Ｅg ：５.５ｅＶ）などがある。
【００３８】図５で述べたようなオン電圧の減少幅ΔＶ
F とビルトイン電圧Ｖbiの関係は、実際にはチャネル深
さＸj ，チャネル幅Ｗch，ドリフト層濃度Ｎd によって
も変化する。そこで、図１０に、Ｘj が０.５〜５.０μ
ｍ，Ｗchが０.２〜５.０μｍ，Ｎd が５×１０14〜５×
１０16cm-2の範囲で変化させるときの、ΔＶF とＶbiの
関係を示す。塗りつぶした部分が上記条件範囲での、Δ
ＶF の範囲である。この図から、ビルトイン電圧が１.
１２Ｖ 以上、すなわちシリコン以上のバンドギャップ
を持つ半導体材料に対して、本発明のゲート駆動方法が
有効であることがわかる。すなわち、本発明は、シリコ
ンにより製作されるＳＩＴにも適用できる。
F とビルトイン電圧Ｖbiの関係は、実際にはチャネル深
さＸj ，チャネル幅Ｗch，ドリフト層濃度Ｎd によって
も変化する。そこで、図１０に、Ｘj が０.５〜５.０μ
ｍ，Ｗchが０.２〜５.０μｍ，Ｎd が５×１０14〜５×
１０16cm-2の範囲で変化させるときの、ΔＶF とＶbiの
関係を示す。塗りつぶした部分が上記条件範囲での、Δ
ＶF の範囲である。この図から、ビルトイン電圧が１.
１２Ｖ 以上、すなわちシリコン以上のバンドギャップ
を持つ半導体材料に対して、本発明のゲート駆動方法が
有効であることがわかる。すなわち、本発明は、シリコ
ンにより製作されるＳＩＴにも適用できる。
【００３９】図１１は本発明の実施例であるＳＩＴのゲ
ート駆動回路を示す。本駆動回路は、直流電源８８と、
直流電源８８の正極端子にコレクタ端子が接続されるＮ
ＰＮトランジスタ８５と、ＮＰＮトランジスタ８５のエ
ミッタ端子に一方の端子が接続される抵抗８４とを備え
る。抵抗８４の他方の端子がＳＩＴ８１のゲート端子に
接続され、かつ直流電源８８の負極端子がＳＩＴ８１の
ソース端子に接続される。ＳＩＴのゲート・ソース間に
は、ツェナーダイオード８２が接続される。ここで、ツ
ェナーダイオード８２のカソード及びアノードは、それ
ぞれＳＩＴのゲート端子及びソース端子に接続される。
ツェナーダイオード８２のツェナー電圧は、ＳＩＴのゲ
ート・ソース間のビルトイン電圧の値以下にする。
ート駆動回路を示す。本駆動回路は、直流電源８８と、
直流電源８８の正極端子にコレクタ端子が接続されるＮ
ＰＮトランジスタ８５と、ＮＰＮトランジスタ８５のエ
ミッタ端子に一方の端子が接続される抵抗８４とを備え
る。抵抗８４の他方の端子がＳＩＴ８１のゲート端子に
接続され、かつ直流電源８８の負極端子がＳＩＴ８１の
ソース端子に接続される。ＳＩＴのゲート・ソース間に
は、ツェナーダイオード８２が接続される。ここで、ツ
ェナーダイオード８２のカソード及びアノードは、それ
ぞれＳＩＴのゲート端子及びソース端子に接続される。
ツェナーダイオード８２のツェナー電圧は、ＳＩＴのゲ
ート・ソース間のビルトイン電圧の値以下にする。
【００４０】図１１において、入力端子８９にオン指令
信号が与えられると、ＮＰＮトランジタ８５がオンし
て、抵抗８４を介し直流電源８８からＳＩＴのゲート・
ソース間に順バイアスオンゲート電圧が与えられる。こ
のとき、ツェナーダイオード８２により、ＳＩＴのゲー
ト・ソース間に与えられるオンゲート電圧は、ビルトイ
ン電圧以下の値になり、図１の駆動方法と同じ効果を生
じる。なお、本実施例においては、逆バイアスオフゲー
ト電圧を与える回路は省略されている。
信号が与えられると、ＮＰＮトランジタ８５がオンし
て、抵抗８４を介し直流電源８８からＳＩＴのゲート・
ソース間に順バイアスオンゲート電圧が与えられる。こ
のとき、ツェナーダイオード８２により、ＳＩＴのゲー
ト・ソース間に与えられるオンゲート電圧は、ビルトイ
ン電圧以下の値になり、図１の駆動方法と同じ効果を生
じる。なお、本実施例においては、逆バイアスオフゲー
ト電圧を与える回路は省略されている。
【００４１】図１２は本発明によるＳＩＴのゲート駆動
回路の他の実施例を示す。図１１のツェナーダイオード
８２がダイオード９１に置き換わっている。ダイオード
９１以外の回路構成およびその動作は、図１２と同様で
ある。但し、ダイオード９１のカソードはＳＩＴのソー
ス端子に接続され、ダイオード９１のアノードはSITの
ゲートに接続される。ダイオード９１のビルトイン電圧
はＳＩＴのゲート・ソース間のビルトイン電圧以下にす
る。これにより、ＳＩＴのゲート・ソース間に与えられ
るオンゲート電圧は、ビルトイン電圧以下の値になり、
図１の駆動方法と同じ効果を生じる。なお、本実施例に
おいて、ＳＩＴ８１とダイオード９１の半導体材料を同
一の材料にすると、温度変化によってビルトイン電圧が
変化しても、ＳＩＴ８１のビルトイン電圧とダイオード
９１のビルトイン電圧の大小関係は維持される。従っ
て、温度変化に対するＳＩＴの動作安定性が良好にな
る。
回路の他の実施例を示す。図１１のツェナーダイオード
８２がダイオード９１に置き換わっている。ダイオード
９１以外の回路構成およびその動作は、図１２と同様で
ある。但し、ダイオード９１のカソードはＳＩＴのソー
ス端子に接続され、ダイオード９１のアノードはSITの
ゲートに接続される。ダイオード９１のビルトイン電圧
はＳＩＴのゲート・ソース間のビルトイン電圧以下にす
る。これにより、ＳＩＴのゲート・ソース間に与えられ
るオンゲート電圧は、ビルトイン電圧以下の値になり、
図１の駆動方法と同じ効果を生じる。なお、本実施例に
おいて、ＳＩＴ８１とダイオード９１の半導体材料を同
一の材料にすると、温度変化によってビルトイン電圧が
変化しても、ＳＩＴ８１のビルトイン電圧とダイオード
９１のビルトイン電圧の大小関係は維持される。従っ
て、温度変化に対するＳＩＴの動作安定性が良好にな
る。
【００４２】図１３は、本発明によるＳＩＴの駆動方法
の他の実施例を示す。ゲート電圧ＶG は、ターンオン用
ゲートパルスとターンオフ用ゲートパルスが交互に繰り
返されるが、図１３は、主にターンオン用のゲートパル
ス１個を示すものである。図１３のＡにおいては、ター
ンオン用ゲートパルスの最大電圧はＳＩＴのゲート・ソ
ース間ビルトイン電圧Ｖbiよりも小さいが、ターンオン
及びターンオフ時にステップ状にＶG が上昇及び下降す
る。これにより、ターンオン及びターンオフ時にＳＩＴ
のインピーダンスが急激に変化せず緩やかに変化する。
従って、回路の寄生インダクタンスや負荷のインダクタ
ンスに過渡的に過電圧が発生することを防止できる。な
お、ＶG のステップ状変化の段数および各ステップの電
圧値は、適宜選択できる。
の他の実施例を示す。ゲート電圧ＶG は、ターンオン用
ゲートパルスとターンオフ用ゲートパルスが交互に繰り
返されるが、図１３は、主にターンオン用のゲートパル
ス１個を示すものである。図１３のＡにおいては、ター
ンオン用ゲートパルスの最大電圧はＳＩＴのゲート・ソ
ース間ビルトイン電圧Ｖbiよりも小さいが、ターンオン
及びターンオフ時にステップ状にＶG が上昇及び下降す
る。これにより、ターンオン及びターンオフ時にＳＩＴ
のインピーダンスが急激に変化せず緩やかに変化する。
従って、回路の寄生インダクタンスや負荷のインダクタ
ンスに過渡的に過電圧が発生することを防止できる。な
お、ＶG のステップ状変化の段数および各ステップの電
圧値は、適宜選択できる。
【００４３】図１３のＢにおいては、ターンオン後一定
期間すなわちＳＩＴのオン定常状態においてはＶG の値
をＶbiよりも大きくし、ＳＩＴのゲート領域からドリフ
ト領域へキャリアを注入してオン電圧を十分に低減す
る。さらに、ターンオフ用ゲートパルスへ移行する直前
の一定期間、ＶG の値をＶbiよりも小さい値に保つ。こ
れにより、ターンオフ用ゲートパルスが与えられるとき
には、ＳＩＴ内部の蓄積キャリアが減少しているので、
ターンオフ損失が低減できる。
期間すなわちＳＩＴのオン定常状態においてはＶG の値
をＶbiよりも大きくし、ＳＩＴのゲート領域からドリフ
ト領域へキャリアを注入してオン電圧を十分に低減す
る。さらに、ターンオフ用ゲートパルスへ移行する直前
の一定期間、ＶG の値をＶbiよりも小さい値に保つ。こ
れにより、ターンオフ用ゲートパルスが与えられるとき
には、ＳＩＴ内部の蓄積キャリアが減少しているので、
ターンオフ損失が低減できる。
【００４４】図１４は本発明による電力用ＳＩＴインバ
ータ装置の実施例である。本インバータ装置は、一対の
直流端子１２１及び１２２、並びに交流の相数に等しい
３個の交流端子１３１〜１３３を備え、直流端子に直流
電源を接続し、SIT101〜106をスイッチングすることに
より、直流電力を交流電力に変換して交流端子に出力す
る。なお、SIT101〜106 にはそれぞれフライホイルダイ
オード１１１〜１１６が逆並列に接続される。直流端子
間には、直列接続されたＳＩＴの組１０１と１０２，１
０３と１０４，１０５と１０６の各両端が接続される。
各ＳＩＴの組における２個のＳＩＴの直列接続点からは
交流端子Ｂ１〜Ｂ３が取り出される。図１４では省略さ
れているが、SIT101〜106 は本発明による駆動方法また
は駆動回路によってスイッチング制御される。本発明の
駆動方法または駆動回路を実施すれば、ＳＩＴインバー
タ装置の電力損失が小さくなる。
ータ装置の実施例である。本インバータ装置は、一対の
直流端子１２１及び１２２、並びに交流の相数に等しい
３個の交流端子１３１〜１３３を備え、直流端子に直流
電源を接続し、SIT101〜106をスイッチングすることに
より、直流電力を交流電力に変換して交流端子に出力す
る。なお、SIT101〜106 にはそれぞれフライホイルダイ
オード１１１〜１１６が逆並列に接続される。直流端子
間には、直列接続されたＳＩＴの組１０１と１０２，１
０３と１０４，１０５と１０６の各両端が接続される。
各ＳＩＴの組における２個のＳＩＴの直列接続点からは
交流端子Ｂ１〜Ｂ３が取り出される。図１４では省略さ
れているが、SIT101〜106 は本発明による駆動方法また
は駆動回路によってスイッチング制御される。本発明の
駆動方法または駆動回路を実施すれば、ＳＩＴインバー
タ装置の電力損失が小さくなる。
【００４５】図１５は、整流装置（ＡＣ／ＤＣコンバー
タ）を、ＳＩＴのスイッチングによる同期整流回路で構
成する場合のＳＩＴの順方向特性と、ＳＩＴと同じ耐圧
を有するｐｎ接合ダイオードによる整流回路により構成
する場合のｐｎ接合ダイオードの順方向特性を示す。こ
こで、ＳＩＴとｐｎ接合ダイオードの半導体材料はとも
にＳｉＣである。また、ＳＩＴは本発明による駆動方法
または駆動回路により駆動される。図１５に示すよう
に、ＳｉＣのｐｎ接合ダイオードは、電流が流れ始めて
からのオン電圧ＶF の増加は少ないが、ビルトイン電圧
Ｖbiが約２.７Ｖと大きいためにオン電圧の絶対値が大
きくなる。このため、ＳｉＣのｐｎ接合ダイオードによ
り整流装置を構成すると、装置の電力損失が大きくな
る。一方、本発明によれば、ＳＩＴの電力損失が低減で
き、かつＳＩＴ内部の電流パスはｐｎ接合を通らないの
で、図１４に示すように順方向特性にＶbiの影響は現れ
ない。従って、低損失の整流装置を実現できる。
タ）を、ＳＩＴのスイッチングによる同期整流回路で構
成する場合のＳＩＴの順方向特性と、ＳＩＴと同じ耐圧
を有するｐｎ接合ダイオードによる整流回路により構成
する場合のｐｎ接合ダイオードの順方向特性を示す。こ
こで、ＳＩＴとｐｎ接合ダイオードの半導体材料はとも
にＳｉＣである。また、ＳＩＴは本発明による駆動方法
または駆動回路により駆動される。図１５に示すよう
に、ＳｉＣのｐｎ接合ダイオードは、電流が流れ始めて
からのオン電圧ＶF の増加は少ないが、ビルトイン電圧
Ｖbiが約２.７Ｖと大きいためにオン電圧の絶対値が大
きくなる。このため、ＳｉＣのｐｎ接合ダイオードによ
り整流装置を構成すると、装置の電力損失が大きくな
る。一方、本発明によれば、ＳＩＴの電力損失が低減で
き、かつＳＩＴ内部の電流パスはｐｎ接合を通らないの
で、図１４に示すように順方向特性にＶbiの影響は現れ
ない。従って、低損失の整流装置を実現できる。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
ＳＩＴを低オン電圧かつ低スイッチング損失で駆動する
ことができる。さらに、本発明によれば、ＳＩＴを用い
る電力変換装置の電力損失が低減され、装置を小型化で
きる。
ＳＩＴを低オン電圧かつ低スイッチング損失で駆動する
ことができる。さらに、本発明によれば、ＳＩＴを用い
る電力変換装置の電力損失が低減され、装置を小型化で
きる。
【図１】本発明の１実施例であるＳＩＴのゲート駆動方
法。
法。
【図２】ＳＩＴの断面構造図。
【図３】ゲート順バイアスと、オン電圧及びターンオフ
損失の関係。
損失の関係。
【図４】チャネル部におけるポテンシャル分布。
【図５】ビルトイン電圧とオン電圧低減幅の関係。
【図６】Ｖbiが小さな半導体材料で製作されるＳＩＴの
ゲートノンバイアス状態での断面図。
ゲートノンバイアス状態での断面図。
【図７】Ｖbiが大きな半導体材料で製作されるＳＩＴの
ゲートノンバイアス状態での断面図。
ゲートノンバイアス状態での断面図。
【図８】ビルトイン電圧と導通幅の関係。
【図９】バンドギャップとビルトイン電圧の関係。
【図１０】チャネル幅，チャネル深さ，ドリフト層キャ
リア濃度を変えたときのビルトイン電圧とオン電圧低減
幅の関係。
リア濃度を変えたときのビルトイン電圧とオン電圧低減
幅の関係。
【図１１】本発明によるＳＩＴの駆動回路の１実施例。
【図１２】本発明によるＳＩＴの駆動回路の他の実施
例。
例。
【図１３】本発明による駆動方法の他の実施例。
【図１４】本発明の実施例であるＳＩＴインバータ装置
の主回路。
の主回路。
【図１５】ＳｉＣ−ＳＩＴを同期整流回路に用いた場合
の順方向特性。
の順方向特性。
１０…半導体基板、１１…ドレイン領域、１２…ドリフ
ト領域、１３…ゲート領域、１４…ソース領域、２５…
ドレイン電極、２６…ゲート電極、２７…ソース電極、
２８…空乏層、８１…静電誘導トランジスタ、８２…ツ
ェナーダイオード、８４…抵抗、８５…ＮＰＮトランジ
スタ、８８…直流電源、８９…入力端子、９１…ダイオ
ード、１０１〜１０６…静電誘導トランジスタ、１１１
〜１１６…フライホイールダイオード、１２１〜１２２
…直流端子、１３１〜１３３…交流端子。
ト領域、１３…ゲート領域、１４…ソース領域、２５…
ドレイン電極、２６…ゲート電極、２７…ソース電極、
２８…空乏層、８１…静電誘導トランジスタ、８２…ツ
ェナーダイオード、８４…抵抗、８５…ＮＰＮトランジ
スタ、８８…直流電源、８９…入力端子、９１…ダイオ
ード、１０１〜１０６…静電誘導トランジスタ、１１１
〜１１６…フライホイールダイオード、１２１〜１２２
…直流端子、１３１〜１３３…交流端子。
Claims (14)
- 【請求項１】半導体基板に設けられるドレイン電極，ソ
ース電極及びゲート電極を備える静電誘導トランジスタ
の駆動方法において、 前記静電誘導トランジスタのオン状態において、前記ソ
ース電極とゲート電極との間に印加する順方向のゲート
電圧の値が、０（Ｖ）よりも大きくかつ前記ソース電極
と前記ゲート電極との間のビルトイン電圧以下に保たれ
る期間があることを特徴とする静電誘導トランジスタの
駆動方法。 - 【請求項２】請求項１に記載の静電誘導トランジスタの
駆動方法において、前記半導体基板の半導体材料のバン
ドギャップが、シリコンのバンドギャップよりも大きい
ことを特徴とする静電誘導トランジスタの駆動方法。 - 【請求項３】請求項２に記載の静電誘導トランジスタの
駆動方法において、前記半導体基板の半導体材料のバン
ドギャップが２.４ｅＶ 以上であることを特徴とする静
電誘導トランジスタの駆動方法。 - 【請求項４】請求項１に記載の静電誘導トランジスタの
駆動方法において、前記半導体基板の半導体材料が、炭
化シリコン，窒化ガリウム及びダイアモンドの内のいず
れかであることを特徴とする静電誘導トランジスタの駆
動方法。 - 【請求項５】請求項１に記載の静電誘導トランジスタの
駆動方法において、 前記静電誘導トランジスタが、 前記半導体基板の表面から前記半導体基板内に延び、前
記半導体基板とは反対導電型を有する複数の半導体領域
と、 前記半導体基板に接触する前記ドレイン電極と、 前記複数の半導体領域の間において前記半導体基板と接
触する前記ソース電極と、 前記複数の半導体領域と接触する前記ゲート電極と、を
供え、 前記ビルトイン電圧が、前記半導体基板と前記半導体領
域とのｐｎ接合のビルトイン電圧であることを特徴とす
る静電誘導トランジスタの駆動方法。 - 【請求項６】請求項１に記載の静電誘導トランジスタの
駆動方法において、前記オン状態における前記ゲート電
圧の値が、ステップ状に変化することを特徴とする静電
誘導トランジスタの駆動方法。 - 【請求項７】請求項６に記載の静電誘導トランジスタの
駆動方法において、前記オン状態においては常に、順方
向のゲート電圧が０（Ｖ）よりも大きくかつ前記ビルト
イン電圧以下であることを特徴とする静電誘導トランジ
スタの駆動方法。 - 【請求項８】請求項７に記載の静電誘導トランジスタの
駆動方法において、前記ゲート電圧の値がステップ状に
上昇することを特徴とする静電誘導トランジスタの駆動
方法。 - 【請求項９】請求項７に記載の静電誘導トランジスタの
駆動方法において、前記ゲート電圧の値がステップ状に
下降することを特徴とする静電誘導トランジスタの駆動
方法。 - 【請求項１０】請求項６に記載の静電誘導トランジスタ
の駆動方法において、前記オン状態において、前記ゲー
ト電圧の値が０（Ｖ）よりも大きくかつ前記ビルトイン
電圧よりも小さい期間と、前記ゲート電圧の値が前記ビ
ルトイン電圧よりも大きい期間と、があることを特徴と
する静電誘導トランジスタの駆動方法。 - 【請求項１１】半導体基板に設けられるドレイン電極，
ソース電極及びゲート電極を備える静電誘導トランジス
タの駆動回路において、 前記静電誘導トランジスタの前記ソース電極と前記ゲー
ト電極との間に並列に接続されるツェナーダイオードを
備え、 前記ツェナーダイオードのツェナー電圧が、前記ソース
電極と前記ゲート電極との間のビルトイン電圧以下であ
ることを特徴とする静電誘導トランジスタの駆動回路。 - 【請求項１２】半導体基板に設けられるドレイン電極，
ソース電極及びゲート電極を備える静電誘導トランジス
タの駆動回路において、 前記静電誘導トランジスタの前記ソース電極と前記ゲー
ト電極との間に並列に接続されるダイオードを備え、 前記ダイオードのビルトイン電圧が、前記ソース電極と
前記ゲート電極との間のビルトイン電圧以下であること
を特徴とする静電誘導トランジスタの駆動回路。 - 【請求項１３】請求項１２に記載の静電誘導トランジス
タの駆動回路において、前記半導体基板の材料と、前記
ダイオードの材料とが、同じ半導体材料であることを特
徴とする静電誘導トランジスタの駆動回路。 - 【請求項１４】請求項１３に記載の静電誘導トランジス
タの駆動回路において、前記半導体材料が、炭化シリコ
ン，窒化ガリウム及びダイアモンドの内のいずれかであ
ることを特徴とする静電誘導トランジスタの駆動回路。
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