JPH0993085A - 入力加重型トランスバーサルフィルタ - Google Patents

Abstract

(57)【要約】 【課題】回路規模を縮小すると共に、消費電力を低減し
てＩＣ化に適した構成とする。 【解決手段】標本化系列信号ａは係数器55乃至57に与
え、標本化系列信号ｂはフェーズ１において反転させた
後、遅延素子68によってＴ／２だけ遅延させて係数器58
乃至60に与える。これにより、加算器と遅延素子とが交
互に直列接続されたパイプライン型加算回路90によって
係数器55乃至60の出力の加算が可能となる。レジスタ61
乃至63は、フェーズ１においてタップ係数Ａ0 乃至Ａ2
を選択し、フェーズ２においてタップ係数Ｂ0 乃至Ｂ2
を選択する。これにより、全タップ係数が係数器に設定
されて、所望のトランスバーサルフィルタ出力が得られ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力複素信号を実
時間でフィルタ演算して出力複素信号を得る入力加重型
トランスバーサルフィルタに関する。

【０００２】

【従来の技術】従来、ディジタル処理による波形等化器
としてトランスバーサルフィルタが用いられている。入
力加重型のトランスバーサルフィルタについては特開平
４一２６６２１０号公報等において開示されている。ト
ランスバーサルフィルタは、複数の単位遅延素子、タッ
プ係数器及び加算器によって構成されている。各タップ
係数器にタップ係数を設定し、遅延された入力信号と各
タップ係数とを乗算して加算する。入力信号の波形歪に
応じたタップ係数を求めることで、入力信号の波形等化
が可能である。また、多入力多出力に対応したトランス
バーサルフィルタも開発されており、複素信号のフィル
タリング処理等に用いられている。

【０００３】図６は４つの入力加重型トランスバーサル
フィルタをたすき掛けに接続して複素信号の処理を可能
にした従来の入力加重型トランスバーサルフィルタを示
すブロック図である。図６のフィルタは複数の入力複素
信号を実時間演算でディジタル処理して合成するもので
あり、２種類のフィルタ係数を用いた畳み込み演算を行
い、演算結果を合成して出力複素信号を得ている。な
お、図６は各フィルタ係数のタップ数が３の例である。

【０００４】図６に示すｋタップの複素トランスバーサ
ルフィルタの出力ｕ（ｉ），ｖ（ｉ）は下記（１）式に
示される。

【０００５】 入力端子１を介して入力された入力系列信号ａ＝｛ｘ
（ｉ）｝は、トランスバーサルフィルタ（以下、ＴＦと
いう）５ａ，５ｃに供給される。また、入力端子２を介
して入力された入力系列信号ｂ＝｛ｙ（ｉ）｝はＴＦ５
ｂ，５ｄに供給される。入力系列信号ａ，ｂは夫々ＴＦ
５ａ，ＴＦ５ｂによってフィルタリング処理され、これ
らの処理結果は加算器17によって加算される。また、入
力系列信号ａ，ｂは夫々ＴＦ５ｃ，ＴＦ５ｄによっても
フィルタリング処理され、これらの処理結果は加算器21
によって加算される。加算器17，21の出力は夫々出力確
定素子18，22を介して出力端子19，23から出力される。

【０００６】次に、各ＴＦのフィルタリング処理につい
て説明する。

【０００７】入力端子１を介して入力された入力系列信
号ａはＴＦ５ａの係数器６ａ乃至８ａに供給される。係
数器６ａ乃至８ａには夫々レジスタ９ａ乃至11ａからタ
ップ係数Ａ0 乃至Ａ2 が供給されており、係数器６ａ乃
至８ａは入力系列信号ａとタップ係数との乗算を行う。
係数器６ａ乃至８ａの乗算結果は夫々加算器12ａ，13ａ
又は遅延素子16ａに供給される。

【０００８】遅延素子16ａ、加算器13ａ、遅延素子15
ａ、加算器12ａ、遅延素子14ａは順に直列接続されてお
り、遅延素子16ａ乃至14ａは、サンプリング周波数と同
一周波数のクロックＣＫが与えられて、入力された信号
を単位時間Ｔだけ遅延させて次段の加算器に出力する。
これにより、係数器８ａの出力が遅延されて係数器７ａ
の出力と加算され、この加算結果は遅延されて係数器６
ａの出力と加算され、更に、この加算結果は遅延素子14
ａによって遅延されて出力される。遅延素子14ａの出力
がＴＦ５ａの出力として加算器17に供給される。

【０００９】ＴＦ５ｂ，５ｃ，５ｄの構成はＴＦ５ａと
同様である。即ち、ＴＦ５ｂの係数器６ｂ乃至８ｂ、レ
ジスタ９ｂ乃至11ｂ、加算器12ｂ，13ｂ及び遅延素子14
ｂ乃至16ｂの構成は、夫々係数器６ａ乃至８ａ、レジス
タ９ａ乃至11ａ、加算器12ａ，13ａ及び遅延素子14ａ乃
至16ａと同様である。また、ＴＦ５ｃの係数器６ｃ乃至
８ｃ、レジスタ９ｃ乃至11ｃ、加算器12ｃ，13ｃ及び遅
延素子14ｃ乃至16ｃの構成は、夫々係数器６ａ乃至８
ａ、レジスタ９ａ乃至11ａ、加算器12ａ，13ａ及び遅延
素子14ａ乃至16ａと同様であり、ＴＦ５ｄの係数器６ｄ
乃至８ｄ、レジスタ９ｄ乃至11ｄ、加算器12ｄ，13ｄ及
び遅延素子14ｄ乃至16ｄの構成は、夫々係数器６ａ乃至
８ａ、レジスタ９ａ乃至11ａ、加算器12ａ，13ａ及び遅
延素子14ａ乃至16ａと同様である。

【００１０】ＴＦ５ｂの処理はＴＦ５ａと同様である。
ＴＦ５ｂはレジスタ９ｂ乃至11ｂによって夫々タップ係
数Ａ0 乃至Ａ2 が設定される。入力端子２を介して入力
された入力系列信号ｂは、係数器６ｂ乃至８ｂによって
タップ係数Ａ0 乃至Ａ2 と乗算される。乗算結果は、加
算器12ｂ，13ｂ及び遅延素子14ｂ乃至16ｂによって遅延
されながら加算され、遅延素子14ｂからＴＦ５ｂの出力
として加算器17に出力される。

【００１１】また、ＴＦ５ｃ，５ｄの処理もＴＦ５ａと
同様であり、ＴＦ５ｃにおいてはタップ係数Ｂ0 乃至Ｂ
2 が用いられてフィルタリング処理が行われ、ＴＦ５ｄ
においてはタップ係数−Ｂ0 乃至−Ｂ2 が用いられてフ
ィルタリング処理が行われる。ＴＦ５ｃ，５ｄの出力は
夫々遅延素子14ｃ，14ｄから加算器21に供給される。

【００１２】加算器17はＴＦ５ａ，５ｂの出力を加算
し、出力確定素子18を介して出力端子19に出力系列信号
ｅ＝｛ｕ（ｉ）｝として出力する。また、加算器21はＴ
Ｆ５ｃ，５ｄの出力を加算し、出力確定素子22を介して
出力端子23に出力系列信号ｆ＝｛ｖ（ｉ）｝として出力
する。これらの出力系列信号ｅ，ｆは夫々下記（２）
式，（３）式によって表される。

【００１３】 上記（２），（３）式は、上記（１）式のタップ数ｋを
３として展開した結果に等しい。

【００１４】上記（１）式で示される演算処理は、広範
囲な技術分野で用いられている。例えば、ディジタル画
像処理、ディジタル通信、ディジタル変復調に対応する
ディジタルフィルタ及び等化器等においては重要な構成
要素となっている。映像信号又は複素ディジタルデータ
等を扱うこのような分野においては、高速且つ実時間に
上記（１）式を実行する必要があり、係数器としてはラ
ンダムロジックによる乗算器の他に、ＲＯＭ（read onl
y memory）又はＲＡＭ（random access memory）等が用
いられている。

【００１５】しかしながら、複素信号を処理するＴＦを
３タップで構成した場合には、図６に示すように、１２
個の遅延素子が必要であり、回路規模が大きく、集積回
路（ＩＣ）化に適していない。例えば、ディジタル変復
調の分野においては、トランスバーサルフィルタは必須
の構成要素であり、他の回路と同一のチップ上に実装さ
れるようになっており、回路規模を縮小する必要性が高
い。更に、図６の構成では、他にも、１２個の係数器、
１２個のレジスタ及び８個の加算器が必要であり、高コ
ストとなる。

【００１６】特に、近年この種のトランスバーサルフィ
ルタはタップ数が増大してきており、構成要素数の増加
によって集積度を高くすることはできず、また、発熱量
が大きくなってしまうという問題も発生している。

【００１７】更に、１入力１出力のトランスバーサルフ
ィルタと複素トランスバーサルフィルタとは構成が異な
り、別々に開発する必要があることから開発経費が高く
なってしまうという問題もあった。

【００１８】

【発明が解決しようとする課題】このように、上述した
従来の入力加重型トランスバーサルフィルタは、複数の
入力信号に対して実時間演算処理で出力系列信号を得る
ようになっているが、構成要素数が比較的多く回路規模
が大きくなると共に、ＩＣ化した場合には消費電力の増
加によって発熱量も増大してしまうという問題点があっ
た。

【００１９】本発明はかかる問題点に鑑みてなされたも
のであって、タップ数を低減することなく、回路規模を
縮小すると共に、消費電力を抑制して発熱量を低減する
ことができる入力加重型トランスバーサルフィルタを提
供することを目的とする。

【００２０】また、本発明は、回路規模及び消費電力を
増大させることなく、タップ数を増加させることができ
る入力加重型トランスバーサルフィルタを提供すること
を目的とする。

【００２１】

【課題を解決するための手段】本発明の請求項１に係る
入力加重型トランスバーサルフィルタは、期間Ｔ毎に標
本化された２系統の標本化系列信号のいずれか１系統の
標本化系列信号に対して（Ｔ／２）だけ遅延させる遅延
処理を行う入力遅延手段と、前記２系統の標本化系列信
号のいずれか１系統の標本化系列信号に対して信号極性
を前記期間Ｔの間に２回切換える極性切換処理を行う極
性切換手段と、前記入力遅延手段及び前記極性切換手段
によって前記２系統の標本化系列信号に施された前記遅
延処理及び前記極性切換処理のうち少なくとも前記遅延
処理が施された一方系統の標本化系列信号と少なくとも
前記遅延処理は施されていない他方系統の標本化系列信
号とが夫々入力される２つの係数器群と、前記２つの係
数器群の各係数器群毎に前記標本化系列信号に対応した
係数を、前記期間Ｔの間に２回切換えて設定する係数設
定手段と、前記各係数器群の各係数器による前記標本化
系列信号と前記係数との乗算結果が前記各係数器群の全
係数器から供給されて、パイプライン型加算処理を行う
ことにより２系統の出力標本化系列信号を得るパイプラ
イン型加算手段とを具備したものであり、本発明の請求
項２に係る入力加重型トランスバーサルフィルタは、期
間Ｔ毎に標本化された２系統の標本化系列信号のいずれ
か１系統の標本化系列信号に対して（Ｔ／２）だけ遅延
させる遅延処理を行う入力遅延手段と、前記２系統の標
本化系列信号のいずれか１系統の標本化系列信号に対し
て信号極性を前記期間Ｔの間に２回切換える極性切換処
理を行う極性切換手段と、前記入力遅延手段及び前記極
性切換手段によって前記２系統の標本化系列信号に施さ
れた前記遅延処理及び前記極性切換処理のうち少なくと
も前記遅延処理が施された一方系統の標本化系列信号と
少なくとも前記遅延処理は施されていない他方系統の標
本化系列信号とが夫々入力される２つの係数器群と、前
記２つの係数器群に夫々与える標本化系列信号の系統を
前記期間Ｔの間に２回交換する信号交換手段と、前記各
係数器群の各係数器による前記標本化系列信号と前記係
数との乗算結果が前記各係数器群の全係数器から供給さ
れて、パイプライン型加算処理を行うことにより２系統
の出力標本化系列信号を得るパイプライン型加算手段と
を具備したものである。

【００２２】本発明の請求項１において、２つの標本化
系列信号のいずれか１つは極性切換手段によって期間Ｔ
の間に２回信号極性が切換えられる。また、２つの標本
化系列信号のいずれか１つは入力遅延手段によってＴ／
２だけ遅延される。入力遅延手段によって遅延された標
本化系列信号と遅延されていない標本化系列信号とは夫
々係数器群の各係数器に与えられる。係数設定手段は期
間Ｔに２回係数を切換え、時分割処理が行われる。全係
数器からの乗算結果はパイプライン型加算手段に供給さ
れ、複数の係数器群の出力に対してパイプライン型加算
手段が共用化される。パイプライン型加算手段によっ
て、各係数器の乗算結果はパイプライン型加算処理され
て出力系列信号が得られる。

【００２３】本発明の請求項２において、２つの標本化
系列信号のいずれか１つは極性反転手段によって反転さ
れ。また、２つの標本化系列信号のいずれか１つは入力
遅延手段によってＴ／２だけ遅延される。遅延された標
本化系列信号と遅延されていない標本化系列信号とは夫
々係数器群の各係数器に与えられる。信号交換手段は、
２つの標本化系列信号を一方の係数器群と他方器係数器
群とで期間Ｔの間に２回交換して与える。これにより、
各係数器は、期間Ｔの間に２回の乗算を行う。全係数器
からの乗算結果はパイプライン型加算手段に供給され、
複数の係数器群の出力に対してパイプライン型加算手段
が共用化される。パイプライン型加算手段によって、各
係数器の乗算結果はパイプライン型加算処理されて出力
系列信号が得られる。

【００２４】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について詳細に説明する。図１は本発明に係る
入力加重型トランスバーサルフィルタの一実施の形態を
示すブロック図である。

【００２５】本実施の形態は、タップ数が２つの入力系
列に対して夫々３個設定され、タップ係数の時分割多重
度ｎが２である例を示している。

【００２６】入力端子51には、期間Ｔ毎に標本化された
標本化系列信号ａ＝｛ｘ（ｉ）｝が入力される。この標
本化系列信号ａは、係数器55乃至57に与えられる。一
方、入力端子52には、期間Ｔ毎に標本化された標本化系
列信号ｂ＝｛ｙ（ｉ）｝が入力される。この標本化系列
信号ｂは、極性切換器54に与えられる。極性切換器54は
周期がＴのセレクト信号Ｓも与えられ、セレクト信号Ｓ
が“１”の場合にのみ入力された標本化系列信号ｂの極
性を切換えて、遅延素子68を介して係数器58乃至60に出
力するようになっている。

【００２７】遅延素子68は周期がＴ／２のクロックＣＫ
２によって動作して、入力された信号をＴ／２だけ遅延
させて出力する。本実施の形態においては、周期Ｔの第
１のクロックＣＫに対して周波数がそのｎ倍（ｎは２以
上の整数）の第２のクロックＣＫ２（図１ではｎ＝２）
を採用する。クロックＣＫ２によってクロックＣＫの１
周期をｎ等分し、等分した各区間を夫々フェーズ１，フ
ェーズ２，…とする。なお、図１ではクロックＣＫの１
周期はフェーズ１とフェーズ２とに等分される。

【００２８】係数器55乃至57には夫々レジスタ61乃至63
によってタップ係数が設定される。レジスタ61乃至63は
夫々タップ係数Ａ0 ，Ｂ0 、タップ係数Ａ1 ，Ｂ1 又は
タップ係数Ａ2 ，Ｂ2 を格納している。レジスタ61乃至
63は、周期がＴのセレクト信号Ｓの“１”でタップ係数
Ａ0 ，Ａ1 ，Ａ2 を選択し、セレクト信号Ｓの“０”で
タップ係数Ｂ0 ，Ｂ1 ，Ｂ2 を選択して出力するように
なっている。即ち、係数器55乃至57には期間Ｔの間に２
回タップ係数が設定されるようになっている。係数器55
乃至57は、設定されたタップ係数と標本化系列信号ａと
の乗算を行い、乗算結果を出力するようになっている。

【００２９】本実施の形態においては、係数器58乃至60
にも夫々レジスタ61乃至63によってタップ係数が設定さ
れるようになっている。従って、係数器58乃至60にも期
間Ｔの間に２回タップ係数Ａ0 乃至Ａ2 又はタップ係数
Ｂ0 乃至Ｂ2 が設定されるようになっている。係数器58
乃至60は、設定されたタップ係数と標本化系列信号ｂ′
との乗算を行い、乗算結果を出力するようになってい
る。

【００３０】係数器55乃至57の出力は夫々加算器75，7
3，71に与えられ、係数器58乃至60の出力は夫々加算器7
6，74，72に与えられる。加算器71乃至76相互間には、
夫々遅延素子81乃至85が接続されている。加算器76の出
力は遅延素子86を介して出力されるようになっている。
遅延素子81乃至86はクロックＣＫ２によって動作して入
力された信号をＴ／２だけ遅延させて出力するようにな
っている。

【００３１】加算器71乃至76及び遅延素子81乃至86によ
って、パイプライン型加算回路90が構成される。パイプ
ライン型加算回路90は係数器55乃至60の出力の遅延信号
を加算して出力するようになっている。パイプライン型
加算回路90の出力は、出力確定素子93に与えられると共
に、遅延素子91を介して出力確定素子92に与えられ、更
に、出力端子96にも与えられる。遅延素子91はクロック
ＣＫ２によって動作して入力された信号をＴ／２だけ遅
延させて出力する。

【００３２】出力確定素子92，93は周期がＴのクロック
ＣＫによって動作して、クロックＣＫの立上りタイミン
グで入力された信号を取込んで、出力端子94，95に夫々
出力系列信号ｅ＝｛ｕ（ｉ）｝，ｆ＝｛ｖ（ｉ）｝とし
て出力するようになっている。出力端子96からはカスケ
ード出力系列信号ｒ＝｛ｚ（ｉ，ｊ）｝が出力される。
なお、ｊはフェーズの番号である。

【００３３】パイプライン型加算回路90の加算器71には
カスケード入力端子53を介して期間Ｔ／２毎に標本化さ
れたカスケード入力系列信号ｄ＝｛ｗ（ｉ，ｊ）｝も入
力される。

【００３４】次に、このように構成された実施の形態の
動作について図２のタイミングチャートを参照して説明
する。図２（ａ）はクロックＣＫ及びセレクト信号Ｓを
示し、図２（ｂ）はクロックＣＫ２を示し、図２（ｃ）
は標本化系列信号ｂを示し、図２（ｄ）遅延素子68の出
力ｂ′を示し、図２（ｅ）はレジスタ61からのタップ係
数ｇを示し、図２（ｆ）は係数器58の出力ｈを示し、図
２（ｇ）は標本化系列信号ａを示し、図２（ｈ）は係数
器55の出力ｑを示し、図２（ｉ）はカスケード入力系列
信号ｄを示し、図２（ｊ）はパイプライン型加算回路90
の出力ｒを示し、図２（ｋ）は出力系列信号ｅを示し、
図２（ｌ）は出力系列信号ｆを示している。

【００３５】図２（ａ），（ｂ）に示すように、出力確
定遅延素子92，93で使用されるクロックＣＫ及びセレク
ト信号Ｓは周期がＴであり、クロックＣＫ２は周期がＴ
／２である。なお、セレクト信号Ｓは各期間のフェーズ
１において“１”であり、フェーズ２において“０”で
ある。

【００３６】標本化系列信号ｂは周期Ｔでサンプリング
されており、入力端子52に入力されるデータ内容はクロ
ックＣＫ及びセレクト信号Ｓの周期で変化し、図２
（ｃ）に示すように、データｙ(i-2) ，ｙ(i-1) ，ｙ
(i) ，ｙ(i+1) ，…となる。係数切換器54はセレクト信
号Ｓが“１”のとき標本化系列信号ｂの極性を反転させ
て遅延素子68に出力する。遅延素子68によって極性切換
器54の出力はＴ／２だけ遅延され、図２（ｄ）に示す出
力ｂ′が係数器58乃至60に与えられる。

【００３７】これに対し、図２（ｅ）に示すように、係
数器58乃至60に入力されるタップ係数はＴ／２周期で切
換えられるので、フェーズ毎に各係数器58乃至60の出力
は変化する。なお、図１においては、フェーズ１におい
て選択されるタップ係数は図の上側に示し、フェーズ２
において選択されるタップ係数は図の下側に示してい
る。

【００３８】例えば、係数器58の出力ｈは、図２（ｆ）
に示すように、フェーズ１とフェーズ２とで、Ａ0 ・ｙ
(i-3) ，−Ｂ0 ・ｙ(i-2) ，Ａ0 ・ｙ(i-2) ，−Ｂ0 ・
ｙ(i-1) ，Ａ0 ・ｙ(i-1) ，−Ｂ0 ・ｙ(i) ，Ａ0 ・ｙ
(i) ，−Ｂ0 ・ｙ(i+1) ，Ａ0 ・ｙ(i+1) ，…となる。
また、係数器59の出力はＡ1 ・ｙ(i-3) ，−Ｂ1 ・ｙ(i
-2) ，Ａ1 ・ｙ(i-2) ，−Ｂ1 ・ｙ(i-1) ，Ａ1 ・ｙ(i
-1) ，−Ｂ1 ・ｙ(i)，Ａ1 ・ｙ(i) ，−Ｂ1 ・ｙ(i+1)
，Ａ1 ・ｙ(i+1) ，…となり、係数器60の出力はＡ2
・ｙ(i-3) ，−Ｂ2 ・ｙ(i-2) ，Ａ2 ・ｙ(i-2) ，−Ｂ
2 ・ｙ(i-1) ，Ａ2 ・ｙ(i-1) ，−Ｂ2 ・ｙ(i) ，Ａ2
・ｙ(i) ，−Ｂ2 ・ｙ(i+1) ，Ａ2 ・ｙ(i+1) ，…とな
る。

【００３９】一方、標本化系列信号ａは、周期Ｔでサン
プリングされており、入力端子51に入力されるデータ内
容はクロックＣＫ及びセレクト信号Ｓの周期で変化し、
図２（ｇ）に示すように、データｘ(i-2) ，ｘ(i-1) ，
ｘ(i) ，ｘ(i+1) ，…となる。これに対し、上述したよ
うに、係数器55乃至57に入力されるタップ係数はＴ／２
周期で切換えられるので、フェーズ１とフェーズ２とで
各係数器55乃至57の出力は変化する。

【００４０】例えば、係数器55の出力ｈは、図２（ｅ）
に示すように、フェーズ１とフェーズ２とで、Ａ0 ・ｘ
(i-2) ，Ｂ0 ・ｘ(i-2) ，Ａ0 ・ｘ(i-1) ，Ｂ0 ・ｘ(i
-1)，Ａ0 ・ｘ(i) ，Ｂ0 ・ｘ(i) ，Ａ0 ・ｘ(i+1) ，
Ｂ0 ・ｘ(i+1) ，…となる。また、同様に、係数器56の
出力はＡ1 ・ｘ(i-2) ，Ｂ1 ・ｘ(i-2) ，Ａ1 ・ｘ(i-
1) ，Ｂ1 ・ｘ(i-1) ，Ａ1 ・ｘ(i) ，Ｂ1 ・ｘ(i) ，
Ａ1 ・ｘ(i+1) ，Ｂ1 ・ｘ(i+1)，…となり、係数器57
の出力はＡ2 ・ｘ(i-2) ，Ｂ2 ・ｘ(i-2) ，Ａ2・ｘ(i-
1) ，Ｂ2 ・ｘ(i-1) ，Ａ2 ・ｘ(i) ，Ｂ2 ・ｘ(i) ，
Ａ2 ・ｘ(i+1) ，Ｂ2 ・ｘ(i+1)，…となる。

【００４１】図２（ｆ）と図２（ｈ）との比較から明ら
かなように、標本化系列信号ａの演算を行う係数器55乃
至57の出力に対して、標本化系列信号ｂの演算を行う係
数器58乃至60は（Ｔ／２）だけ遅延した周期（Ｔ／２）
の系列の出力を得る。

【００４２】また、カスケード入力系列信号ｄは周期Ｔ
／２でサンプリングされているので、クロックＣＫ２の
周期でデータ内容が変化し、図２（ｉ）に示すように、
フェーズ１とフェーズ２とで、データｗ(i-2,1) ，ｗ(i
-2,2) ，ｗ(i-1,1) ，ｗ(i-1,2) ，ｗ(i,1) ，ｗ(i,2)
，ｗ(i+1,1) ，ｗ(i+1,2) ，…となる。このカスケー
ド入力系列信号ｄはパイプライン型加算回路90内の加算
器71に供給される。

【００４３】パイプライン型加算回路90の加算器71には
カスケード入力系列信号ｄ及び係数器57の出力が与えら
れ、加算器72乃至76には夫々係数器60，56，59，55，58
の出力が与えられる。加算器71乃至75の出力は夫々遅延
素子81乃至85によってＴ／２だけ遅延されて加算器72乃
至76に与えられる。

【００４４】いま、入力端子51を介して標本化系列信号
ｘ(i-2) が入力される期間Ｋ-2であるものとする。この
期間Ｋ-2のフェーズ１においてクロックＣＫ２が“１”
になると、図２（ｉ）に示すカスケード入力系列信号ｗ
(i-2,1) がカスケード入力端子53を介して加算器71に供
給される。セレクト信号Ｓが“１”であるので、レジス
タ63はタップ係数Ａ2 を選択して係数器57に与え、係数
器57からはＡ2 ・ｘ(i-2) が加算器71に供給される。加
算器71はカスケード入力系列信号ｄと係数器57の出力と
を加算して遅延素子81を介して加算器72に出力する。ま
た、期間Ｋ-2のフェーズ１においては、標本化系列信号
ｙ(i-2) が極性切換器54によって極性反転される。この
標本化系列信号−ｙ(i-2) は遅延素子68によってＴ／２
だけ遅延され、期間Ｋ-2のフェーズ２において係数器58
乃至60に供給される。

【００４５】一方、遅延素子81は加算器71の出力をＴ／
２期間だけ遅延させて加算器72に出力する。即ち、加算
器72は期間Ｋ-2のフェーズ２において加算器71の出力と
係数器60の出力とを加算する。このタイミングでは、セ
レクタ信号Ｓは“０”であって、レジスタ63はタップ係
数Ｂ2 を選択しており、また、係数器60には−ｙ(i-2)
が与えられているので、係数器60の出力は−Ｂ2 ・ｙ(i
-2) となる。

【００４６】こうして、期間Ｋ-2のフェーズ２において
は、加算器72の出力はｗ(i-2,1) ＋Ａ2 ・ｘ(i-2) −Ｂ
2 ・ｙ(i-2) となる。加算器72の出力は遅延素子82によ
ってＴ／２期間だけ遅延されて加算器73に与えられ、次
の期間Ｋ-1のフェーズ１において係数器56の出力と加算
される。この期間Ｋ-1のフェーズ１においては、係数器
56には入力端子51を介して標本化系列信号ｘ(i-1) が入
力されており、セレクト信号Ｓは“１”であるので、係
数器56の出力はＡ1 ・ｘ(i-1) となる。こうして、この
期間における加算器73の出力は、ｗ(i-2,1) ＋Ａ2 ・ｘ
(i-2) −Ｂ2 ・ｙ(i-2) ＋Ａ1 ・ｘ(i-1) となる。

【００４７】以後同様にして、加算器74乃至76によって
順次加算が行われて、期間Ｋ0 のフェーズ２において、
加算器76の出力はｗ(i-2,1) ＋Ａ2 ・ｘ(i-2) −Ｂ2 ・
ｙ(i-2) ＋Ａ1 ・ｘ(i-1) −Ｂ1 ・ｙ(i-1) ＋Ａ0 ・ｘ
(i) −Ｂ0 ・ｙ(i) となる。係数順に整理すると、加算
器76の出力は下記（４）式に示すものとなる。

【００４８】 ｗ(i-2,1) −Ｂ0 ・ｙ(i) −Ｂ1 ・ｙ(i-1) −Ｂ2 ・ｙ(i-2) ＋Ａ0 ・ｘ(i) ＋Ａ1 ・ｘ(i-1) ＋Ａ2 ・ｘ(i-2) …（４） この出力は遅延素子86によってＴ／２だけ遅延され、図
２（ｊ）に示すように、期間Ｋ1 のフェーズ１において
出力ｒとしてパイプライン型加算回路90から出力され
る。即ち、パイプライン型加算回路90の加算器71の入力
時間を基準とすると、遅延時間６・Ｔ／２の後にパイプ
ライン型加算回路90から標本化系列信号ａ，ｂに対応し
た出力が出力される。

【００４９】パイプライン型加算回路90の出力ｒは、カ
スケード接続した場合に同様の構成のカスケード入力端
子に供給されるカスケード出力系列信号ｒ＝｛ｚ（ｉ，
ｊ）｝として出力端子96に供給される。また、出力ｒは
期間Ｋ1 のフェーズ１において出力確定素子93に供給さ
れると共に、遅延素子91によってＴ／２だけ遅延されて
期間Ｋ1 のフェーズ２において出力確定素子92に出力さ
れる。

【００５０】出力確定素子92，93は各期間のフェーズ２
において入力されたデータを次の期間の立上りタイミン
グで取り込んで出力する。即ち、上記（４）式に示す出
力ｒは、期間Ｋ1 のフェーズ２において取り込まれた出
力確定素子92からのみ出力される。つまり、（４）式の
出力ｒは期間Ｋ2 において出力端子94から出力系列信号
ｅ＝｛ｕ（ｉ＋２）｝として出力される。

【００５１】一方、期間Ｋ-2のフェーズ２においてクロ
ックＣＫ２が“１”になると、図２（ｉ）に示すカスケ
ード入力系列信号ｗ(i-2,2) がカスケード入力端子53を
介して加算器71に供給される。このタイミングではセレ
クト信号Ｓが“０”であるので、レジスタ63はタップ係
数Ｂ2 を選択して係数器57に与え、係数器57からはＢ2
・ｘ(i-2) が加算器71に供給される。加算器71はカスケ
ード入力系列信号ｄと係数器57の出力とを加算して遅延
素子81を介して加算器72に出力する。また、この場合に
は、極性切換器54は標本化系列信号ｂの極性を切換える
ことなくそのまま遅延素子68に出力する。これにより、
標本化系列信号ｙ(i-2) は期間Ｋ-1のフェーズ１におい
て係数器58乃至60に供給される。

【００５２】遅延素子81は加算器71の出力をＴ／２期間
だけ遅延させて加算器72に出力する。即ち、加算器72は
期間Ｋ-1のフェーズ１において加算器71の出力と係数器
60の出力とを加算する。このタイミングでは、セレクト
信号Ｓは“１”であって、レジスタ63はタップ係数Ａ2
を選択しており、また、係数器60には標本化系列信号ｙ
(i-2) が与えられているので、係数器60の出力はＡ2 ・
ｙ(i-2) となる。

【００５３】こうして、期間Ｋ-1のフェーズ１において
は、加算器72の出力はｗ(i-2,2) ＋Ｂ2 ・ｘ(i-2) ＋Ａ
2 ・ｙ(i-2) となる。加算器72の出力は遅延素子82によ
ってＴ／２期間だけ遅延されて加算器73に与えられ、次
の期間Ｋ-1のフェーズ２において係数器56の出力と加算
される。この期間Ｋ-1のフェーズ２においては、係数器
56には入力端子51を介して標本化系列信号ｘ(i-1) が入
力されており、セレクト信号Ｓは“０”であるので、係
数器56の出力はＢ1 ・ｘ(i-1) となる。こうして、この
期間における加算器73の出力は、ｗ(i-2,2) ＋Ｂ2 ・ｘ
(i-2) ＋Ａ2 ・ｙ(i-2) ＋Ｂ1 ・ｘ(i-1) となる。

【００５４】以後同様にして、加算器74乃至76によって
順次加算が行われて、期間Ｋ1 のフェーズ１において、
加算器76の出力はｗ(i-2,2) ＋Ｂ2 ・ｘ(i-2) ＋Ａ2 ・
ｙ(i-2) ＋Ｂ1 ・ｘ(i-1) ＋Ａ1 ・ｙ(i-1) ＋Ｂ0 ・ｘ
(i) ＋Ａ0 ・ｙ(i) となる。係数順に整理すると、加算
器76の出力は下記（５）式に示すものとなる。

【００５５】 ｗ(i-2,2) ＋Ｂ0 ・ｘ(i) ＋Ｂ1 ・ｘ(i-1) ＋Ｂ2 ・ｘ(i-2) ＋Ａ0 ・ｙ(i) ＋Ａ1 ・ｙ(i-1) ＋Ａ2 ・ｙ(i-2) …（５） この出力は遅延素子86によってＴ／２だけ遅延され、図
２（ｊ）に示すように、期間Ｋ1 のフェーズ２において
出力ｒとしてパイプライン型加算回路90から出力され
る。パイプライン型加算回路90の出力ｒは、期間Ｋ1 の
フェーズ２において出力確定素子93に供給されると共
に、遅延素子91によってＴ／２だけ遅延されて期間Ｋ2
のフェーズ１において出力確定素子92に出力される。従
って、この場合には、フェーズ２において取り込みが行
われる出力確定素子93からのみ上記（５）式に示す出力
が出力系列信号ｆ＝｛ｖ（ｉ＋２）｝として出力され
る。

【００５６】上記（４）式，（５）式は、期間Ｋ2 、即
ち、入力端子51に標本化系列信号ａ＝ｘ(i+2) が入力さ
れるタイミングにおける出力系列信号ｅ，ｆを示してい
る。従って、例えば、入力される標本化系列信号ａがｘ
(i) である期間Ｋ1 における出力系列信号ｅ，ｆは夫々
下記（６）式及び（７）式によって示される。

【００５７】 ｕ（ｉ）＝ｗ(i-4,1) −Ｂ0 ・ｙ(i-2) −Ｂ1 ・ｙ(i-3) −Ｂ2 ・ｙ(i-4) ＋Ａ0 ・ｘ(i-2) ＋Ａ1 ・ｘ(i-3) ＋Ａ2 ・ｘ(i-4) …（６） ｖ（ｉ）＝ｗ(i-4,2) ＋Ｂ0 ・ｘ(i-2) ＋Ｂ1 ・ｘ(i-3) ＋Ｂ2 ・ｘ(i-4) ＋Ａ0 ・ｙ(i-2) ＋Ａ1 ・ｙ(i-3) ＋Ａ2 ・ｙ(i-4) …（７） 出力端子96からは期間Ｋ-1 のフェーズ１，フェーズ２
において、上記（６）式，（７）式と同一のカスケード
出力系列信号ｒが出力される。カスケード入力端子53に
は、本実施の形態と同様の構成のトランスバーサルフィ
ルタにおけるカスケード出力端子から周期Ｔ／２のカス
ケード出力系列信号が供給される。カスケード接続され
ていない場合には、カスケード入力端子53の入力は０で
ある。この場合に、上記（６）式，（７）式をまとめる
と、夫々下記（８）式，（９）式が得られる。

【００５８】 これらの（８）式，（９）式は夫々上記（２）式，
（３）式に一致する。即ち、入力から４Ｔ後には、出力
端子94，95に所望のトランスバーサルフィルタ出力が得
られることが分かる。

【００５９】このように、本実施の形態においては、２
つの入力信号系列で用いるパイプライン型加算回路を共
用化する。即ち、本実施の形態においては、標本化系列
信号ｂを標本化系列信号ａに対して期間Ｔ／２だけ遅延
させることにより、パイプライン型加算回路の標本化系
列信号ａ用の加算回路と標本化系列信号ｂ用の加算回路
の加算タイミング同士を期間Ｔ／２だけずらし、加算器
と遅延素子とが交互に直列接続されたパイプライン型加
算回路によって２つの入力信号系列に対するパイプライ
ン型加算処理を同時に行うことを可能にする。これによ
り、加算器及び遅延素子の数を低減して回路規模を縮小
することができる。例えば、２入力２出力では、図１に
示すように、加算器は６個で、遅延素子は７個で、係数
器は６個あればよく、図６の従来例よりも著しく少ない
部品点数で構成可能である。なお、係数レジスタは切り
替え機能が必要であるが、レジスタのための回路増は僅
かであり、全体の回路規模を十分削減することができ
る。また、消費電力及び発熱量を抑制することができ、
ＩＣ化に適した構成にすることができる。なお、回路規
模を増大させることなく、タップ数を増やすことも可能
である。

【００６０】図３は本発明の他の実施の形態を示すブロ
ック図である。図３において図１と同一の構成要素には
同一符号を付して説明を省略する。本実施の形態も２つ
の入力系列に対して夫々タップ数が３である例を示して
いる。本実施の形態はタップ係数を時分割多重せず、入
力される標本化系列ａ，ｂを期間Ｔの間に２回入れ換え
るようにしたものである。

【００６１】本実施の形態は極性切換器54に代えて極性
反転器100 を用い、レジスタ61乃至63を省略すると共
に、セレクタ101 ，102 を採用した点が図１の実施の形
態と異なる。

【００６２】入力端子52を介して入力された標本化系列
信号ｂはセレクタ101 に与えられると共に、極性反転器
100 にも与えられる。極性反転器100 は標本化系列信号
ｂの極性を反転させてセレクタ102 に供給する。また、
入力端子51を介して入力された標本化系列信号ａはセレ
クタ101 ，102 に与えられる。

【００６３】セレクタ101 ，102 は、周期がＴのセレク
ト信号Ｓが入力され、セレクト信号Ｓに基づいて２入力
の一方を選択して出力する。即ち、セレクタ101 はセレ
クト信号Ｓの“１”で標本化系列信号ａを選択し、
“０”で標本化系列信号ｂを選択して出力する。また、
セレクタ102 はセレクト信号Ｓの“１”で極性反転器10
0の出力を選択し、“０”で標本化系列信号ａを選択し
て出力する。セレクタ101の出力は係数器55乃至57に供
給され、セレクタ102 の出力は遅延素子68を介して係数
器58乃至60に供給される。

【００６４】本実施の形態においては、係数器55乃至60
に設定されるタップ係数は１種類に固定されている。即
ち、係数器55乃至60には夫々タップ係数Ａ0 乃至Ａ2 ，
Ｂ0乃至Ｂ2 が設定される。係数器55乃至60の乗算結果
はパイプライン型加算回路90に供給される。他の構成は
図１と同様である。

【００６５】次に、このように構成された実施の形態の
動作について図４のタイミングチャートを参照して説明
する。図４（ａ）はクロックＣＫ及びセレクト信号Ｓを
示し、図４（ｂ）はクロックＣＫ２を示し、図４（ｃ）
は標本化系列信号ａを示し、図４（ｄ）は標本化系列信
号ｂを示し、図４（ｅ）はセレクタ101 の出力ｃを示
し、図４（ｆ）遅延素子68の出力ｄを示し、図４（ｇ）
は係数器55の出力ｑを示し、図４（ｈ）は係数器58の出
力ｈを示し、図４（ｉ）はカスケード入力系列信号ｄを
示し、図４（ｊ）はパイプライン型加算回路90の出力ｒ
を示し、図４（ｋ）は出力系列信号ｅを示し、図４
（ｌ）は出力系列信号ｆを示している。

【００６６】入力系列信号ｂは極性反転器100 によって
反転される。セレクタ101 には標本化系列信号ａ，ｂが
供給され、セレクタ102 には標本化系列信号ｂの反転信
号と標本化系列信号ａとが入力される。セレクタ101 ，
102 はセレクト信号Ｓに基づいて２入力の一方を選択す
る。セレクト信号Ｓが“１”の場合、即ち、フェーズ１
においては、セレクタ101 は標本化系列信号ａを出力
し、セレクタ102 は標本化系列信号ｂの反転信号を出力
する。また、フェーズ２においては、セレクタ101 は標
本化系列信号ｂを出力し、セレクタ102 は標本化系列信
号ａを出力する。

【００６７】標本化系列信号ａは、周期Ｔでサンプリン
グされており、入力端子51に入力されるデータ内容は、
クロックＣＫ及びセレクト信号Ｓの周期で変化し、図４
（ｃ）に示すように、データｘ(i-2) ，ｘ(i-1) ，ｘ
(i) ，ｘ(i+1) ，…となる。また、標本化系列信号ｂも
周期Ｔでサンプリングされており、入力端子52に入力さ
れるデータ内容は、クロックＣＫ及びセレクト信号Ｓの
周期で変化し、図４（ｄ）に示すように、データｙ(i-
2) ，ｙ(i-1) ，ｙ(i) ，ｙ(i+1) ，…となる。

【００６８】これに対し、上述したように、セレクタ10
1 ，102 はフェーズ１とフェーズ２とで出力を切換える
ので、セレクタ101 ，102 の出力はＴ／２の周期でデー
タ内容が変化する。即ち、セレクタ101 からは、図４
（ｅ）に示すように、フェーズ１とフェーズ２とで、ｘ
(i-2) ，ｙ(i-2) ，ｘ(i-1) ，ｙ（i-1) ，ｘ(i) ，ｙ
(i) ，ｘ(i+1) ，ｙ（i+1) ，…が出力される。セレク
タ101 の出力ｃは係数器55乃至57において夫々タップ係
数Ａ0 乃至Ａ2 と乗算される。

【００６９】一方、標本化系列信号ｂは極性反転器100
によって反転されてセレクタ102 に供給される。セレク
タ102 はフェーズ１において、−ｙ(i-2) ，−ｙ(i-1)
，−ｙ(i) ，−ｙ(i+1) ，…を出力し、フェーズ２に
おいて、ｘ(i-2) ，ｘ(i-1) ，ｘ(i) ，ｘ(i+1) ，…を
出力する。セレクタ102 の出力は、遅延素子68によって
Ｔ／２だけ遅延され、遅延素子68からは図４（ｆ）に示
す周期がＴ／２の出力ｄが得られる。遅延素子68からの
出力ｄは係数器58乃至60において夫々タップ係数Ｂ0 乃
至Ｂ2 と乗算される。

【００７０】係数器55の出力ｑは、図４（ｇ）に示すよ
うに、フェーズ１とフェーズ２とで、Ａ0 ・ｘ(i-2) ，
Ａ0 ・ｙ(i-2) ，Ａ0 ・ｘ(i-1) ，Ａ0 ・ｙ(i-1) ，Ａ
0 ・ｘ(i) ，Ａ0 ・ｙ(i) ，Ａ0 ・ｘ(i+1) ，Ａ0 ・ｙ
(i+1) ，…となる。また、係数器56の出力はＡ1 ・ｘ(i
-2) ，Ａ1 ・ｙ(i-2) ，Ａ1 ・ｘ(i-1) ，Ａ1 ・ｙ(i-
1) ，Ａ1 ・ｘ(i) ，Ａ1 ・ｙ(i) ，Ａ1 ・ｘ(i+1) ，
Ａ1 ・ｙ(i+1) ，…となり、係数器57の出力はＡ2 ・ｘ
(i-2) ，Ａ2 ・ｙ(i-2) ，Ａ2 ・ｘ(i-1) ，Ａ2・ｙ(i-
1) ，Ａ2 ・ｘ(i) ，Ａ2 ・ｙ(i) ，Ａ2 ・ｘ(i+1) ，
Ａ2 ・ｙ(i+1) ，…となる。

【００７１】一方、係数器58の出力ｈは、図４（ｈ）に
示すように、フェーズ１とフェーズ２とで、Ｂ0 ・ｘ(i
-3) ，−Ｂ0 ・ｙ(i-2) ，Ｂ0 ・ｘ(i-2) ，−Ｂ0 ・ｙ
(i-1) ，Ｂ0 ・ｘ(i-1) ，−Ｂ0 ・ｙ(i) ，Ｂ0 ・ｘ
(i) ，−Ｂ0 ・ｙ(i+1) ，…となる。また、同様に、係
数器59の出力は、フェーズ１とフェーズ２とで、Ｂ1 ・
ｘ(i-3) ，−Ｂ1 ・ｙ(i-2) ，Ｂ1 ・ｘ(i-2) ，−Ｂ1
・ｙ(i-1) ，Ｂ1 ・ｘ(i-1) ，−Ｂ1 ・ｙ(i) ，Ｂ1 ・
ｘ(i) ，−Ｂ1 ・ｙ(i+1) ，…となり、係数器59の出力
は、フェーズ１とフェーズ２とで、Ｂ2 ・ｘ(i-3) ，−
Ｂ2 ・ｙ(i-2) ，Ｂ2 ・ｘ(i-2) ，−Ｂ2 ・ｙ(i-1) ，
Ｂ2 ・ｘ(i-1) ，−Ｂ2 ・ｙ(i) ，Ｂ2 ・ｘ(i) ，−Ｂ
2 ・ｙ(i+1) ，…となる。

【００７２】また、カスケード入力系列信号ｄは周期Ｔ
／２でサンプリングされているので、クロックＣＫ２の
周期でデータ内容が変化し、図４（ｉ）に示すように、
フェーズ１とフェーズ２とで、データｗ(i-2,1) ，ｗ(i
-2,2) ，ｗ(i-1,1) ，ｗ(i-1,2) ，ｗ(i,1) ，ｗ(i,2)
，ｗ(i+1,1) ，ｗ(i+1,2) ，…となる。このカスケー
ド入力系列信号ｄはパイプライン型加算回路90内の加算
器71に供給される。

【００７３】いま、入力端子51を介して標本化系列信号
ｘ(i-2) が入力される期間Ｋ-2であるものとする。この
期間Ｋ-2のフェーズ１においてクロックＣＫ２が“１”
になると、図４（ｉ）に示すカスケード入力系列信号ｗ
(i-2,1) がカスケード入力端子53を介して加算器71に供
給される。セレクト信号Ｓが“１”であるので、セレク
タ101 の出力ｃはｘ(i-2) となり、係数器57からはＡ2
・ｘ(i-2) が加算器71に供給される。加算器71はカスケ
ード入力系列信号ｄと係数器57の出力とを加算して遅延
素子81を介して加算器72に出力する。また、この期間Ｋ
-2のフェーズ１においては、セレクタ102 からは−ｙ(i
-2) が出力される。この標本化系列信号−ｙ(i-2) は遅
延素子68によってＴ／２だけ遅延され、期間Ｋ-2のフェ
ーズ２において係数器58乃至60に供給される。

【００７４】一方、遅延素子81は加算器71の出力をＴ／
２期間だけ遅延させて加算器72に出力する。即ち、加算
器72は期間Ｋ-2のフェーズ２において加算器71の出力と
係数器60の出力とを加算する。このタイミングでは、上
述したように、係数器60には−ｙ(i-2)が与えられてい
るので、係数器60の出力は−Ｂ2 ・ｙ(i-2) となる。

【００７５】こうして、期間Ｋ-2のフェーズ２において
は、加算器72の出力はｗ(i-2,1) ＋Ａ2 ・ｘ(i-2) −Ｂ
2 ・ｙ(i-2) となる。加算器72の出力は遅延素子82によ
ってＴ／２期間だけ遅延されて加算器73に与えられ、次
の期間Ｋ-1のフェーズ１において係数器56の出力と加算
される。この期間Ｋ-1のフェーズ１においては、係数器
56には入力端子51を介して標本化系列信号ｘ(i-1) が入
力されており（図４（ｅ））、係数器56の出力はＡ1 ・
ｘ(i-1) となる。こうして、この期間における加算器73
の出力は、ｗ(i-2,1) ＋Ａ2 ・ｘ(i-2) −Ｂ2 ・ｙ(i-
2) ＋Ａ1 ・ｘ(i-1) となる。

【００７６】以後同様にして、加算器74乃至76によって
順次加算が行われて、期間Ｋ0 のフェーズ２において、
加算器76の出力はｗ(i-2,1) ＋Ａ2 ・ｘ(i-2) −Ｂ2 ・
ｙ(i-2) ＋Ａ1 ・ｘ(i-1) −Ｂ1 ・ｙ(i-1) ＋Ａ0 ・ｘ
(i) −Ｂ0 ・ｙ(i) となる。係数順に整理すると、加算
器76の出力は下記（１０）式に示すものとなる。

【００７７】 ｗ(i-2,1) −Ｂ0 ・ｙ(i) −Ｂ1 ・ｙ(i-1) −Ｂ2 ・ｙ(i-2) ＋Ａ0 ・ｘ(i) ＋Ａ1 ・ｘ(i-1) ＋Ａ2 ・ｘ(i-2) …（１０） この出力は遅延素子86によってＴ／２だけ遅延され、図
４（ｊ）に示すように、期間Ｋ1 のフェーズ１において
出力ｒとしてパイプライン型加算回路90から出力され
る。パイプライン型加算回路90の出力ｒがカスケード出
力系列信号ｒ＝｛ｚ（ｉ，ｊ）｝として出力端子96に供
給されることは図１の実施の形態と同様である。また、
出力ｒは期間Ｋ1 のフェーズ１において出力確定素子93
に供給されると共に、遅延素子91によってＴ／２だけ遅
延されて期間Ｋ1 のフェーズ２において出力確定素子92
に供給される。この場合には、上記（１０）式に示す出
力ｒは、期間Ｋ1 のフェーズ２において取り込まれた出
力確定素子92からのみ出力される。つまり、（１０）式
の出力ｒは期間Ｋ2 において出力端子94から出力系列信
号ｅ＝｛ｕ（ｉ＋２）｝として出力される。

【００７８】一方、期間Ｋ-2のフェーズ２においてクロ
ックＣＫ２が“１”になると、図４（ｉ）に示すカスケ
ード入力系列信号ｗ(i-2,2) がカスケード入力端子53を
介して加算器71に供給される。このタイミングではセレ
クト信号Ｓが“０”であるので、セレクタ101 は標本化
系列信号ｙ(i-2) を出力ｃとして出力する。従って、係
数器57の出力はＢ2 ・ｙ(i-2) となり、加算器71の出力
はｗ(i-2,2) ＋Ｂ2 ・ｙ(i-2) となる。加算器71は加算
結果を遅延素子81を介して加算器72に出力する。また、
この場合期間Ｋ-2のフェーズ２おいては、セレクタ102
は標本化系列信号ａを遅延素子68に出力している。これ
により、標本化系列信号ｘ(i-2) は期間Ｋ-1のフェーズ
１において係数器58乃至60に供給される。

【００７９】遅延素子81は加算器71の出力をＴ／２期間
だけ遅延させて加算器72に出力する。即ち、加算器72は
期間Ｋ-1のフェーズ１において加算器71の出力と係数器
60の出力とを加算する。このタイミングでは、係数器60
には標本化系列信号ｘ(i-2)が与えられているので、係
数器60の出力はＡ2 ・ｘ(i-2) となる。

【００８０】こうして、期間Ｋ-1のフェーズ１において
は、加算器72の出力はｗ(i-2,2) ＋Ｂ2 ・ｙ(i-2) ＋Ａ
2 ・ｘ(i-2) となる。加算器72の出力は遅延素子82によ
ってＴ／２期間だけ遅延されて加算器73に与えられ、次
の期間Ｋ-1のフェーズ２において係数器56の出力と加算
される。この期間Ｋ-1のフェーズ２においては、係数器
56には入力端子52を介して標本化系列信号ｙ(i-1) が入
力されており、係数器56の出力はＢ1 ・ｙ(i-1) とな
る。こうして、この期間における加算器73の出力は、ｗ
(i-2,2) ＋Ｂ2 ・ｙ(i-2) ＋Ａ2 ・ｘ(i-2) ＋Ｂ1 ・ｙ
(i-1) となる。

【００８１】以後同様にして、加算器73乃至76によって
順次加算が行われて、期間Ｋ1 のフェーズ１において、
加算器76の出力はｗ(i-2,2) ＋Ｂ2 ・ｙ(i-2) ＋Ａ2 ・
ｘ(i-2) ＋Ｂ1 ・ｙ(i-1) ＋Ａ1 ・ｘ(i-1) ＋Ｂ0 ・ｙ
(i) ＋Ａ0 ・ｘ(i) となる。係数順に整理すると、加算
器76の出力は下記（１１）式に示すものとなる。

【００８２】 ｗ(i-2,2) ＋Ｂ0 ・ｘ(i) ＋Ｂ1 ・ｘ(i-1) ＋Ｂ2 ・ｘ(i-2) ＋Ａ0 ・ｙ(i) ＋Ａ1 ・ｙ(i-1) ＋Ａ2 ・ｙ(i-2) …（１１） この出力は遅延素子86によってＴ／２だけ遅延され、図
４（ｊ）に示すように、期間Ｋ1 のフェーズ２において
出力ｒとしてパイプライン型加算回路90から出力され
る。パイプライン型加算回路90の出力ｒは、期間Ｋ1 の
フェーズ２において出力確定素子93に供給されると共
に、遅延素子91によってＴ／２だけ遅延されて期間Ｋ2
のフェーズ１において出力確定素子92に出力される。従
って、この場合には、フェーズ２において取り込みが行
われる出力確定素子93からのみ上記（１１）式に示す出
力が出力系列信号ｆ＝｛ｖ（ｉ＋２）｝として出力され
る。

【００８３】上記（１０）式，（１１）式は、期間Ｋ2
、即ち、入力端子51に標本化系列信号ａ＝ｘ(i+2) が
入力されるタイミングにおける出力系列信号ｅ，ｆを示
している。従って、例えば、入力される標本化系列信号
ａがｘ(i) である期間Ｋ1 における出力系列信号ｅ，ｆ
は夫々下記（１２）式及び（１３）式によって示され
る。

【００８４】 ｕ（ｉ）＝ｗ(i-4,1) −Ｂ0 ・ｙ(i-2) −Ｂ1 ・ｙ(i-3) −Ｂ2 ・ｙ(i-4) ＋Ａ0 ・ｘ(i-2) ＋Ａ1 ・ｘ(i-3) ＋Ａ2 ・ｘ(i-4) …（１２） ｖ（ｉ）＝ｗ(i-4,2) ＋Ｂ0 ・ｘ(i-2) ＋Ｂ1 ・ｘ(i-3) ＋Ｂ2 ・ｘ(i-4) ＋Ａ0 ・ｙ(i-2) ＋Ａ1 ・ｙ(i-3) ＋Ａ2 ・ｙ(i-4) …（１３） 上記（１２），（１３）式は上記（６）式，（７）式に
一致している。従って、本実施の形態においても、図１
の実施の形態と同様のトランスバーサルフィルタ出力が
得られることが分かる。

【００８５】このように、本実施の形態においても図１
の実施の形態と同様の効果を得ることができる。

【００８６】図５は本発明の他の実施の形態を示すブロ
ック図である。図５において図３と同一の構成要素には
同一符号を付して説明を省略する。本実施の形態は１入
力１出力の高速トランスバーサルフィルタとして動作可
能にした例を示している。

【００８７】本実施の形態はセレクタ111 を付加した点
が図１の実施の形態と異なる。セレクタ111 には、入力
端子52からのセレクタ102 の出力が入力されるととも
に、遅延素子68の出力ｄも入力される。セレクタ111
は、セレクト信号Ｓ1 に基づいて２入力の一方を選択し
て係数器58乃至60に出力するようになっている。

【００８８】次に、このように構成された実施の形態の
動作について説明する。

【００８９】いま、セレクト信号Ｓ1 によって、セレク
タ111 が遅延素子68の出力を選択して係数器58乃至60に
出力するものとする。この場合には、図５のフィルタは
図３と同様の動作を行う。

【００９０】ここで、標本化系列信号ａのみを入力とす
る１入力１出力のトランスバーサルフィルタとして機能
させるものとする。この場合には、セレクト信号Ｓ1 に
よって、セレクタ111 にセレクタ102 の出力を選択させ
ると共に、セレクト信号Ｓを“０”とする。そうする
と、セレクタ101 からは入力端子52を介して入力された
信号が出力され、セレクタ111 からは入力端子51を介し
て入力された信号が出力される。標本化系列信号ａ＝ｂ
とすると、全ての係数器55乃至60に標本化系列信号ａが
供給されることになる。

【００９１】係数器58，55，59，56，60，57に夫々タッ
プ係数Ｃ0 乃至Ｃ5 を設定すると、タップ係数Ｃ0 乃至
Ｃ5 と標本化系列信号ａとの乗算が行われて、出力端子
95からは周期がＴのトランスバーサルフィルタ出力ｆを
得ることができる。

【００９２】このように本実施の形態においては、図３
と同様のトランスバーサルフィルタを構成することがで
きると共に、１入力１出力のトランスバーサルフィルタ
を構成することもできる。

【００９３】なお、本発明は上記実施の形態に限定され
るものではなく、種々の変形が考えられる。例えば、上
記各実施の形態においては、タップ数が３である例を説
明したが、４以上でもよい。なお、ＩＣ化する場合には
タップ数はある程度制限されるが、ＩＣを追加してカス
ケード接続することにより、膨大なタップ数が必要な場
合にも対応することができる。

【００９４】また、上記各実施の形態においては、極性
切換器54又は極性反転器100 と遅延素子68を同じ標本化
系列信号（ｂ＝｛ｙ（ｉ）｝）に対して配置したが、極
性切換器（あるいは極性反転器）と入力遅延素子は必ず
しも同じ標本化系列信号に対して配置されている必要は
ない。例えば、図１の実施の形態において、遅延素子68
を端子51からの入力信号ａ＝｛ｘ（ｉ）｝に対して配置
した場合を考えると、図２（ｆ）は、期間Ｋ-2のフェー
ズ１から、Ａ0 ・ｙ(i-2) ，−Ｂ0 ・ｙ(i-2) ，Ａ0 ・
ｙ(i-1) ，−Ｂ0 ・ｙ(i-1) ，Ａ0・ｙ(i) ，−Ｂ0 ・
ｙ(i) ，Ａ0 ・ｙ(i+1) ，−Ｂ0 ・ｙ(i+1) ，…とな
る。一方、図２（ｈ）は同じく期間Ｋ-2のフェーズ１か
らＡ0 ・ｘ(i-3) ，Ｂ0 ・ｘ(i-2) ，Ａ0 ・ｘ(i-2) ，
Ｂ0 ・ｘ(i-1) ，Ａ0 ・ｘ(i-1) ，Ｂ0 ・ｘ(i) ，Ａ0
・ｘ(i) ，Ｂ0 ・ｘ(i+1) ，Ａ0 ・ｘ(i+1) ，…とな
り、出力端子96からは期間Ｋ-1のフェーズ１において上
記（７）式、フェーズ２において上記（６）式と同一の
カスケード出力信号ｒが出力される。即ち、遅延素子68
を入力信号ａに対して配置した場合、出力系列信号ｆ＝
｛ｖ（ｉ）｝が出力端子94から、ｅ＝｛ｕ（ｉ）｝が出
力端子95から出力される。

【００９５】また、上記各実施の形態においては、極性
切換器54及び極性反転器100 を遅延時間Ｔ／２の遅延素
子68の前段に配置したが、遅延素子68の後段に設けても
よいことは明らかである。

【００９６】また、図５の実施の形態においては、入力
端子51，52に入力される信号がいずれもａであるものと
して説明したが、入力端子51を介して入力された信号を
セレクタ111 に供給する手段を設けると共に、入力端子
51を介して入力された信号を常に選択させるようにセレ
クト信号Ｓ1 を設定することにより、外部で入力系列信
号ａ＝ｂとする回路を不要にすることができる。

【００９７】また、本発明においては、カスケード入力
系列信号は必要であるものではなく、カスケード入力系
列信号が０である場合には回路を更に簡単に構成するこ
とができることは明らかである。

【００９８】このように、入力系列信号数に応じてタッ
プ係数の選択順序及び遅延量を適宜設定することによ
り、本発明を実施可能であり、式の対象性に着目すれ
ば、種々のトランスバーサルフィルタを実現することが
できることは明らかである。

【００９９】なお、本発明は上記各実施の形態に限定さ
れることなく、その要旨を逸脱しない範囲で種々様々に
変形実施可能であることは勿論である。

【０１００】

【発明の効果】以上説明したように本発明によれば、タ
ップ数を低減することなく、回路規模を縮小すると共
に、消費電力を抑制して発熱量を低減することができ、
また、回路規模及び消費電力を増大させることなく、タ
ップ数を増加させることができるという効果を有する。

【図面の簡単な説明】

【図１】本発明に係る入力加重型トランスバーサルフィ
ルタの一実施の形態を示すブロック図。

【図２】実施の形態の動作を説明するためのフローチャ
ート。

【図３】本発明の他の実施の形態を示すブロック図。

【図４】図３の実施の形態の動作を説明するためのフロ
ーチャート。

【図５】本発明の他の実施の形態を示すブロック図。

【図６】従来の入力加重型トランスバーサルフィルタを
示すブロック図。

【符号の説明】

54…極性切換器、55乃至60…係数器、61乃至66…レジス
タ、71乃至76…加算器、81乃至86，91…遅延素子、90…
パイプライン型加算回路、92，93…出力確定素子

Claims (7)

【特許請求の範囲】
1. 【請求項１】 期間Ｔ毎に標本化された２系統の標本化
   系列信号のいずれか１系統の標本化系列信号に対して
   （Ｔ／２）だけ遅延させる遅延処理を行う入力遅延手段
   と、 前記２系統の標本化系列信号のいずれか１系統の標本化
   系列信号に対して信号極性を前記期間Ｔの間に２回切換
   える極性切換処理を行う極性切換手段と、 前記入力遅延手段及び前記極性切換手段によって前記２
   系統の標本化系列信号に施された前記遅延処理及び前記
   極性切換処理のうち少なくとも前記遅延処理が施された
   一方系統の標本化系列信号と少なくとも前記遅延処理は
   施されていない他方系統の標本化系列信号とが夫々入力
   される２つの係数器群と、 前記２つの係数器群の各係数器群毎に前記標本化系列信
   号に対応した係数を、前記期間Ｔの間に２回切換えて設
   定する係数設定手段と、 前記各係数器群の各係数器による前記標本化系列信号と
   前記係数との乗算結果が前記各係数器群の全係数器から
   供給されて、パイプライン型加算処理を行うことにより
   ２系統の出力標本化系列信号を得るパイプライン型加算
   手段とを具備したことを特徴とする入力加重型トランス
   バーサルフィルタ。
2. 【請求項２】 期間Ｔ毎に標本化された２系統の標本化
   系列信号のいずれか１系統の標本化系列信号に対して
   （Ｔ／２）だけ遅延させる遅延処理を行う入力遅延手段
   と、 前記２系統の標本化系列信号のいずれか１系統の標本化
   系列信号に対して信号極性を前記期間Ｔの間に２回切換
   える極性切換処理を行う極性切換手段と、 前記入力遅延手段及び前記極性切換手段によって前記２
   系統の標本化系列信号に施された前記遅延処理及び前記
   極性切換処理のうち少なくとも前記遅延処理が施された
   一方系統の標本化系列信号と少なくとも前記遅延処理は
   施されていない他方系統の標本化系列信号とが夫々入力
   される２つの係数器群と、 前記２つの係数器群に夫々与える標本化系列信号の系統
   を前記期間Ｔの間に２回交換する信号交換手段と、 前記各係数器群の各係数器による前記標本化系列信号と
   前記係数との乗算結果が前記各係数器群の全係数器から
   供給されて、パイプライン型加算処理を行うことにより
   ２系統の出力標本化系列信号を得るパイプライン型加算
   手段とを具備したことを特徴とする入力加重型トランス
   バーサルフィルタ。
3. 【請求項３】 前記パイプライン型加算手段は、加算手
   段及び遅延手段の直列接続体によって構成され前記係数
   器からの乗算結果が前記加算手段に供給されることを特
   徴とする請求項１又は２のいずれか一方に記載の入力加
   重型トランスバーサルフィルタ。
4. 【請求項４】 前記加算手段は、前記係数器の乗算結果
   が入力される直列接続された複数の加算器を具備し、 前記遅延手段は、前記複数の加算器相互間に設けられて
   （Ｔ／２）の遅延時間を有することを特徴とする請求項
   ３に記載の入力加重型トランスバーサルフィルタ。
5. 【請求項５】 前記パイプライン型加算手段は、パイプ
   ライン型加算処理結果を（Ｔ／２）を単位とする複数種
   類の遅延時間を有する出力遅延手段を介して取り出すこ
   とにより前記２系統の出力標本化系列信号を得る出力手
   段を具備したことを特徴とする請求項１又は２のいずれ
   か一方に記載の入力加重型トランスバーサルフィルタ。
6. 【請求項６】 前記複数の標本化系列信号を単一の標本
   化系列信号とすると共に前記２つの係数器群に与える入
   力標本化系列信号の時間軸を一致させる切換手段を具備
   したことを特徴とする請求項１又は２のいずれか一方に
   記載の入力加重型トランスバーサルフィルタ。
7. 【請求項７】 前記パイプライン型加算手段は、周期が
   （Ｔ／２）のカスケード入力標本化系列信号を入力する
   入力手段と、 周期が（Ｔ／２）のカスケード出力標本化系列信号を出
   力する出力手段とを具備したこと特徴とする請求項１又
   は２のいずれか一方に記載の入力加重型トランスバーサ
   ルフィルタ。