JPH0993084A - 入力加重型トランスバーサルフィルタ - Google Patents

Abstract

(57)【要約】 【課題】回路規模を縮小すると共に、消費電力を低減し
てＩＣ化に適した構成とする。 【解決手段】標本化系列信号ａは係数器55乃至57に与
え、標本化系列信号ｂは遅延素子68によってＴ／２だけ
遅延させた後係数器58乃至60に与える。これにより、加
算器と遅延素子とが交互に直列接続されたパイプライン
型加算回路90によって係数器55乃至60の出力の加算が可
能となる。レジスタ61乃至66は、パイプライン型加算回
路90による１回目の加算処理時にはタップ係数Ｃ3 乃至
Ｃ5 ，Ｄ3乃至Ｄ5 を選択し、２回目の加算処理時には
タップ係数Ｃ0 乃至Ｃ2 ，Ｄ0 乃至Ｄ2 を選択する。こ
れにより、全タップ係数が係数器に設定されて、所望の
トランスバーサルフィルタ出力が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の入力信号を
実時間でフィルタ演算する入力加重型トランスバーサル
フィルタに関する。

【０００２】

【従来の技術】従来、ディジタル処理による波形等化器
としてトランスバーサルフィルタが用いられている。入
力加重型のトランスバーサルフィルタについては特開平
４一２６６２１０号公報等において開示されている。ト
ランスバーサルフィルタは、複数の単位遅延素子、タッ
プ係数器及び加算器によって構成されている。各タップ
係数器にタップ係数を設定し、遅延された入力信号と各
タップ係数とを乗算して加算する。入力信号の波形歪に
応じたタップ係数を求めることで、入力信号の波形等化
が可能である。

【０００３】更に、タップを時分割に設定することによ
り、タップ係数器の数を低減して回路規模を縮小したト
ランスバーサルフィルタも提案されている。また、多入
力多出力に対応したトランスバーサルフィルタも開発さ
れている。

【０００４】図８は２つの入力加重型トランスバーサル
フィルタを並列接続して２入力１出力を可能にした従来
の入力加重型トランスバーサルフィルタを示すブロック
図である。図８の装置は３個のタップ係数器を時分割多
重度２で動作させて６タップのフィルタを構成したもの
であり、時分割多重技術を用いることにより、複数の入
力信号を実時間演算でディジタル処理して合成するもの
である。

【０００５】トランスバーサルフィルタ21，１の各入力
端子22，２には夫々期間Ｔ毎にサンプリングされて標本
化された２つの入力系列信号ａ＝｛ｘ（ｉ）｝，ｂ＝
｛ｙ（ｉ）｝が入力される。係数器28乃至26，８乃至６
において、レジスタ25乃至23，５乃至３から与えられる
タップ係数Ｃ0 乃至Ｃ5 ，Ｄ0 乃至Ｄ5 と入力系列信号
ａ＝｛ｘ（ｉ）｝，ｂ＝｛ｙ（ｉ）｝とが乗算される。

【０００６】レジスタ25乃至23は、セレクト信号Ｓの
“１”でタップ係数Ｃ0 乃至Ｃ2 を選択し、“０”でタ
ップ係数Ｃ3 乃至Ｃ5 を選択する。レジスタ５乃至３
は、セレクト信号Ｓの“１”でタップ係数Ｄ0 乃至Ｄ2
を選択し、“０”でタップ係数Ｄ3 乃至Ｄ5 を選択す
る。セレクト信号Ｓは周期Ｔの信号であり、各レジスタ
25乃至23，５乃至３からのタップ係数は１Ｔ期間に２回
切換ることになる。

【０００７】係数器28乃至26，８乃至６の出力は夫々加
算器31乃至29，11乃至９に与えられる。加算器29の出力
は遅延素子32，33を介して加算器30に与えられ、加算器
30の出力は遅延素子34，35を介して加算器31に与えられ
る。同様に、加算器９の出力は遅延素子12，13を介して
加算器10に与えられ、加算器10の出力は遅延素子14，15
を介して加算器11に与えられる。遅延素子32乃至35，12
乃至15の遅延時間は単位時間Ｔの１／２である。

【０００８】加算器29乃至31及び遅延素子32乃至35によ
ってパイプライン型加算回路45が構成される。また、加
算器９乃至11及び遅延素子12乃至15によってパイプライ
ン型加算回路46が構成される。パイプライン型加算回路
45によって係数器28乃至26の乗算結果の遅延信号が加算
され、加算結果は遅延時間がＴ／２の遅延素子36を介し
て出力される。また、パイプライン型加算回路46によっ
て係数器８乃至６の乗算結果の遅延信号が加算され、加
算結果は遅延時間がＴ／２の遅延素子16を介して出力さ
れる。

【０００９】遅延素子36，16の出力は夫々遅延時間Ｔで
動作する出力確定遅延素子37，17を介して出力される。
出力確定遅延素子37，17の出力は加算器40によって加算
され、出力ｅ＝｛ｚ（ｉ）｝として出力端子41から出力
される。

【００１０】遅延素子36，16の出力は夫々セレクタ38，
18の一方入力端にも出力される。セレクタ38，18は一方
入力端と他方入力端とをセレクト信号Ｓに基づいて切換
え選択する。セレクト信号Ｓは１Ｔ周期の信号である。
セレクタ38の他方入力端には端子39を介して期間Ｔ毎に
標本化されたカスケード入力系列信号ｄ＝｛ｗ（ｉ）｝
も入力される。セレクタ38は標本化系列信号ｄと遅延素
子36の出力とをセレクト信号Ｓに基づいて切換えて出力
する。セレクタ38はセレクト信号Ｓが“１”の場合には
遅延素子36の出力を選択し、“０”の場合には標本化系
列信号ｄを選択する。セレクタ38の出力はパイプライン
型加算回路45内の加算器29に与えられて係数器26の出力
と加算される。また、セレクタ18の出力はパイプライン
型加算回路46内の加算器９に与えられて係数器６の出力
と加算される。

【００１１】トランスバーサルフィルタ１の遅延素子17
の出力系列信号｛ｚ１（ｉ）｝は、下記（１）式で表さ
れる。

【００１２】 また、トランスバーサルフィルタ21の遅延素子37の出力
系列信号｛ｚ２（ｉ）｝下記（２）式で表される。

【００１３】 従って、図８のトランスバーサルフィルタの最終的な出
力系列信号｛ｚ（ｉ）｝は下記（３）式で示される。

【００１４】 上記（３）式で示される演算処理は、広範囲な技術分野
で用いられている。例えば、ディジタル画像処理、ディ
ジタル通信、ディジタル変復調に対応するディジタルフ
ィルタ及び等化器等において用いられる。

【００１５】ところで、図８のトランスバーサルフィル
タを集積回路（ＩＣ）化することが考えられる。しかし
ながら、図８に示すように、６タップの場合には、６個
の係数器、６個のレジスタ、７個の加算器、１２個の遅
延素子及び２個のセレクタが必要であり、回路規模が比
較的大きい。係数器の時分割多重度を高くすることによ
り係数器の数を減少させることはできるが、パイプライ
ン型加算回路内の遅延素子の数はほとんど低下させるこ
とはできず、十分に回路規模を小さくすることはできな
い。特に、近年この種のトランスバーサルフィルタはタ
ップ数が増大してきており、構成要素数の増加によって
集積度を高くすることはできず、また、発熱量が大きく
なってしまうという問題も発生している。

【００１６】

【発明が解決しようとする課題】このように、上述した
従来の入力加重型トランスバーサルフィルタは、複数の
入力信号に対して実時間演算処理で出力系列信号を得る
ようになっているが、構成要素数が比較的多く回路規模
が大きくなると共に、ＩＣ化した場合には消費電力の増
加によって発熱量も増大してしまうという問題点があっ
た。

【００１７】本発明はかかる問題点に鑑みてなされたも
のであって、タップ数を低減することなく、回路規模を
縮小すると共に、消費電力を抑制して発熱量を低減する
ことができる入力加重型トランスバーサルフィルタを提
供することを目的とする。

【００１８】また、本発明は、回路規模及び消費電力を
増大させることなく、タップ数を増加させることができ
る入力加重型トランスバーサルフィルタを提供すること
を目的とする。

【００１９】

【課題を解決するための手段】本発明に係る入力加重型
トランスバーサルフィルタは、期間Ｔ毎に標本化された
複数の標本化系列信号が夫々入力される複数の係数器群
と、前記複数の係数器群の各係数器群毎に前記標本化系
列信号に対応した係数を、前記期間Ｔの間にｎ（ｎは２
以上の自然数）回切換えて設定する係数設定手段と、前
記各係数器群の各係数器による前記標本化系列信号と前
記係数との乗算結果が前記各係数器群の全係数器から供
給されて、パイプライン型加算処理を行うことにより出
力系列信号を得るパイプライン型加算手段とを具備した
ものである。

【００２０】本発明において、複数の標本化系列信号は
対応する係数器群の各係数器に与えられ、係数設定手段
によって設定された係数と乗算される。係数設定手段は
期間Ｔにｎ回係数を切換える。これにより時分割処理が
可能となる。全係数器からの乗算結果はパイプライン型
加算手段に供給され、複数の係数器群の出力に対してパ
イプライン型加算手段が共用化される。パイプライン型
加算手段によって、各係数器の乗算結果はパイプライン
型加算処理されて出力系列信号が得られる。

【００２１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について詳細に説明する。図１は本発明に係る
入力加重型トランスバーサルフィルタの一実施の形態を
示すブロック図である。

【００２２】本実施の形態は２入力１出力であって、タ
ップ数ｋは６、タップ係数の時分割多重度ｎは２の例を
示している。

【００２３】入力端子51には、期間Ｔ毎に標本化された
標本化系列信号ａ＝｛ｘ（ｉ）｝が入力される。この標
本化系列信号ａは、係数器55乃至57に与えられる。係数
器55乃至57には夫々レジスタ61乃至63によってタップ係
数が設定される。レジスタ61乃至63は夫々タップ係数Ｃ
0 ，Ｃ3 、タップ係数Ｃ1 ，Ｃ4 又はタップ係数Ｃ2，
Ｃ5 を格納している。レジスタ61乃至63は、周期がＴの
セレクト信号Ｓの“１”でタップ係数Ｃ0 ，Ｃ1 ，Ｃ2
を選択し、セレクト信号Ｓの“０”でタップ係数Ｃ3 ，
Ｃ4 ，Ｃ5 を選択して出力するようになっている。即
ち、係数器55乃至57には期間Ｔの間に２種類のタップ係
数が設定されるようになっている。係数器55乃至57は、
設定されたタップ係数と標本化系列信号ａとの乗算を行
い、乗算結果を出力するようになっている。

【００２４】一方、入力端子52には、期間Ｔ毎に標本化
された標本化系列信号ｂ＝｛ｙ（ｉ）｝が入力される。
この標本化系列信号ｂは、遅延素子68を介して係数器55
乃至60に入力される。遅延素子68は周期がＴ／２のクロ
ックＣＫ２によって動作して、入力された信号をＴ／２
だけ遅延させて出力する。

【００２５】係数器58乃至60には夫々レジスタ64乃至66
からタップ係数が設定される。レジスタ64乃至66は夫々
タップ係数Ｄ0 ，Ｄ3 、タップ係数Ｄ1 ，Ｄ4 又はタッ
プ係数Ｄ2 ，Ｄ5 を格納している。レジスタ64乃至66
は、周期がＴのセレクト信号Ｓの“０”でタップ係数Ｄ
0 ，Ｄ1 ，Ｄ2 を選択し、セレクト信号Ｓの“１”でタ
ップ係数Ｄ3 ，Ｄ4 ，Ｄ5 を選択して出力するようにな
っている。即ち、係数器58乃至60には期間Ｔの間に２回
タップ係数が設定されるようになっている。係数器58乃
至60は、設定されたタップ係数と標本化系列信号ｂとの
乗算を行い、乗算結果を出力するようになっている。

【００２６】係数器55乃至57の出力は夫々加算器75，7
3，71に与えられ、係数器58乃至60の出力は夫々加算器7
6，74，72に与えられる。加算器71乃至76相互間には、
夫々遅延素子81乃至85が接続されている。遅延素子81乃
至85はクロックＣＫ２によって動作して入力された信号
をＴ／２だけ遅延させて出力するようになっている。

【００２７】加算器71乃至76及び遅延素子81乃至85によ
って、パイプライン型加算回路90が構成される。パイプ
ライン型加算回路90は係数器55乃至60の出力の遅延信号
を加算して出力するようになっている。パイプライン型
加算回路90の出力は、出力確定遅延素子91に与えられ
る。出力確定遅延素子91は周期がＴのクロックＣＫによ
って動作して、クロックＣＫの立上りタイミングで入力
された信号を取込んで、出力端子92に出力系列信号ｅ＝
｛Ｚ（ｉ）｝として出力するようになっている。また、
パイプライン型加算回路90の出力はセレクタ93の一方入
力端にも与えられる。

【００２８】セレクタ93の他方入力端にはカスケード入
力端子53を介して期間Ｔ毎に標本化されたカスケード入
力系列信号ｄ＝｛ｗ（ｉ）｝が入力される。セレクタ93
は周期がＴのセレクト信号Ｓによって２入力を切換えて
出力する。即ち、セレクタ93は、セレクト信号Ｓの
“１”で加算器76の出力を選択し、“０”で標本化系列
信号ｄを選択して出力する。セレクタ93の出力はパイプ
ライン型加算回路90の加算器71に供給されるようになっ
ている。

【００２９】次に、このように構成された実施の形態の
動作について図２のタイミングチャートを参照して説明
する。図２（ａ）はクロックＣＫ及びセレクト信号Ｓを
示し、図２（ｂ）はクロックＣＫ２を示し、図２（ｃ）
は標本化系列信号ａを示し、図２（ｄ）はレジスタ61か
らのタップ係数ｇを示し、図２（ｅ）は係数器55の出力
ｈを示し、図２（ｆ）は標本化系列信号ｂを示し、図２
（ｇ）は遅延素子68の出力ｂ′を示し、図２（ｈ）はレ
ジスタ64からのタップ係数ｐを示し、図２（ｉ）は係数
器58の出力ｑを示し、図２（ｊ）はカスケード入力系列
信号ｄを示し、図２（ｋ）はパイプライン型加算回路90
の出力ｆを示し、図２（ｌ）は出力系列信号ｅを示して
いる。

【００３０】図２（ａ），（ｂ）に示すように、出力確
定遅延素子91で使用されるクロックＣＫ及びセレクト信
号Ｓは周期がＴであり、クロックＣＫ２は周期がＴ／２
である。本実施の形態においては、周期Ｔの第１のクロ
ックＣＫに対して周波数がｎ倍（ｎは２以上の整数）の
第２のクロックＣＫ２（図２ではｎ＝２）を採用する。
クロックＣＫ２によってクロックＣＫの１周期をｎ等分
し、等分した各区間を夫々フェーズ１，フェーズ２，…
とする。なお、図２ではクロックＣＫの１周期はフェー
ズ１とフェーズ２とに等分される。

【００３１】標本化系列信号ａは周期Ｔでサンプリング
されており、入力端子51に入力されるデータ内容はクロ
ックＣＫ及びセレクト信号Ｓの周期で変化し、図２
（ｃ）に示すように、データｘ(i-2) ，ｘ(i-1) ，ｘ
(i) ，ｘ(i+1) ，…となる。これに対し、図２（ｄ），
（ｈ）に示すように、係数器55乃至60に入力されるタッ
プ係数はＴ／２周期で切換えられるので、フェーズ１と
フェーズ２とで各係数器55乃至60の出力は変化する。な
お、図１においては、フェーズ１において選択されるタ
ップ係数は図の上側に示し、フェーズ２において選択さ
れるタップ係数は図の下側に示している。

【００３２】例えば、係数器55の出力ｈは、図２（ｅ）
に示すように、フェーズ１とフェーズ２とで、Ｃ0 ・ｘ
(i-2) ，Ｃ3 ・ｘ(i-2) ，Ｃ0 ・ｘ(i-1) ，Ｃ3 ・ｘ(i
-1)，Ｃ0 ・ｘ(i) ，Ｃ3 ・ｘ(i) ，Ｃ0 ・ｘ(i+1) ，
Ｃ3 ・ｘ(i+1) ，…となる。また、同様に、係数器56の
出力はＣ1 ・ｘ(i-2) ，Ｃ4 ・ｘ(i-2) ，Ｃ1 ・ｘ(i-
1) ，Ｃ4 ・ｘ(i-1) ，Ｃ1 ・ｘ(i) ，Ｃ4 ・ｘ(i) ，
Ｃ1 ・ｘ(i+1) ，Ｃ4 ・ｘ(i+1)，…となり、係数器57
の出力はＣ2 ・ｘ(i-2) ，Ｃ5 ・ｘ(i-2) ，Ｃ2・ｘ(i-
1) ，Ｃ5 ・ｘ(i-1) ，Ｃ2 ・ｘ(i) ，Ｃ5 ・ｘ(i) ，
Ｃ2 ・ｘ(i+1) ，Ｃ5 ・ｘ(i+1)，…となる。

【００３３】一方、図２（ｆ）に示す標本化系列信号ｂ
は、遅延時間がＴ／２の遅延素子68によって遅延され
て、フェーズ２の先頭タイミングで内容が変化し、図２
（ｇ）の信号系列ｂ′に示すように、データｙ(i-2) ，
ｙ(i-1) ，ｙ(i) ，ｙ(i+1) ，…となる。一方、レジス
タ64乃至66はセレクト信号Ｓの“０”でタップ係数Ｄ0
乃至Ｄ2 を選択し、“１”でタップ係数Ｄ3 乃至Ｄ5 を
選択するので、係数器58の出力ｑは、図２（ｉ）に示す
ように、フェーズ１とフェーズ２とで、Ｄ0 ・ｙ(i-2)
，Ｄ3 ・ｙ(i-2) ，Ｄ0 ・ｙ(i-1) ，Ｄ3 ・ｙ(i-1)
，Ｄ0 ・ｙ(i) ，Ｄ3 ・ｙ(i) ，Ｄ0 ・ｙ(i+1) ，Ｄ3
・ｙ(i+1) ，…となる。また、係数器59の出力はＤ1
・ｙ(i-2) ，Ｄ4 ・ｙ(i-2) ，Ｄ1 ・ｙ(i-1) ，Ｄ4 ・
ｙ(i-1) ，Ｄ1・ｙ(i) ，Ｄ4 ・ｙ(i) ，Ｄ1 ・ｙ(i+1)
，Ｄ4 ・ｙ(i+1) ，…となり、係数器60の出力はＤ2
・ｙ(i-2) ，Ｄ5 ・ｙ(i-2) ，Ｄ2 ・ｙ(i-1) ，Ｄ5 ・
ｙ(i-1)，Ｄ2 ・ｙ(i) ，Ｄ5 ・ｙ(i) ，Ｄ2 ・ｙ(i+1)
，Ｄ5 ・ｙ(i+1) ，…となる。

【００３４】図２（ｅ）と図２（ｉ）との比較から明ら
かなように、標本化系列信号ａの演算を行う係数器55乃
至57の出力に対して、標本化系列信号ｂの演算を行う係
数器58乃至60からは（Ｔ／２）だけ遅延した周期（Ｔ／
２）の系列の出力が得られる。

【００３５】また、図２（ｊ）に示すように、カスケー
ド入力系列信号ｄは周期Ｔでサンプリングされているの
で、クロックＣＫ及びセレクト信号Ｓの周期で、データ
ｗ(i-2) ，ｗ(i-1) ，ｗ(i) ，ｗ(i+1) ，…が変化す
る。セレクタ93はセレクト信号Ｓの“０”、即ち、フェ
ーズ２においてカスケード入力系列信号ｄをパイプライ
ン型加算回路90内の加算器71に与える。

【００３６】こうして、この場合には、パイプライン型
加算回路90の加算器71にはセレクタ93の出力及び係数器
57の出力が与えられ、加算器72乃至76には夫々係数器6
0，56，59，55，58の出力が与えられる。加算器71乃至7
5の出力は夫々遅延素子81乃至85によってＴ／２だけ遅
延されて加算器72乃至76に与えられる。

【００３７】いま、入力端子51を介して標本化系列信号
ｘ(i-2) が入力される期間Ｋ-2であるものとする。この
期間Ｋ-2のフェーズ２においてセレクト信号Ｓが“０”
になると、図２（ｊ）に示すカスケード入力系列信号ｗ
(i-2) がセレクタ93から加算器71に供給される。セレク
ト信号Ｓが“０”であるので、レジスタ63はタップ係数
Ｃ5 を選択して係数器57に与え、係数器57からはＣ5 ・
ｘ(i-2) が加算器71に供給される。加算器71はセレクタ
93の出力と係数器57の出力とを加算して遅延素子81を介
して加算器72に出力する。

【００３８】遅延素子81は加算器71の出力をＴ／２期間
だけ遅延させて加算器72に出力する。即ち、加算器72は
次の期間Ｋ-1のフェーズ１において加算器71の出力と係
数器60の出力とを加算する。このタイミングでは、セレ
クタ信号Ｓは“１”であって、レジスタ66はＤ5 を選択
しており、また、標本化系列信号ｂは遅延素子68によっ
てＴ／２期間だけ遅延されているので、係数器60の出力
はＤ5 ・ｙ(i-2) となる。

【００３９】こうして、期間Ｋ-1のフェーズ１において
は、加算器72の出力はｗ(i-2) ＋Ｃ5 ・ｘ(i-2) ＋Ｄ5
・ｙ(i-2) となる。加算器72の出力は遅延素子82によっ
てＴ／２期間だけ遅延されて加算器73に与えられ、期間
Ｋ-1のフェーズ２において係数器56の出力と加算され
る。この期間Ｋ-1のフェーズ２においては、係数器56に
は入力端子51を介して標本化系列信号ｘ(i-1) が入力さ
れており、セレクト信号Ｓは“０”であるので、係数器
56の出力はＣ4 ・ｘ(i-1) となる。こうして、この期間
における加算器73の出力は、ｗ(i-2) ＋Ｃ5 ・ｘ(i-2)
＋Ｄ5 ・ｙ(i-2)＋Ｃ4 ・ｘ(i-1) となる。

【００４０】以後同様にして、加算器73乃至76によって
順次加算が行われて、期間Ｋ1 のフェーズ１において、
加算器76の出力ｆはｗ(i-2) ＋Ｃ5 ・ｘ(i-2) ＋Ｄ5 ・
ｙ(i-2) ＋Ｃ4 ・ｘ(i-1) ＋Ｄ4 ・ｙ(i-1) ＋Ｃ3 ・ｘ
(i) ＋Ｄ3 ・ｙ(i) となる。係数順に整理すると、加算
器76の出力ｆは下記（４）式に示すものとなる（図２
（ｋ）参照）。この（４）式はタップ係数Ｃ3 乃至Ｃ5
，Ｄ3 乃至Ｄ5 に対応した項を含んでいる。

【００４１】 ｗ(i-2) ＋Ｃ3 ・ｘ(i) ＋Ｃ4 ・ｘ(i-1) ＋Ｃ5 ・ｘ(i-2) ＋Ｄ3 ・ｙ(i) ＋Ｄ 4 ・ｙ(i-1) ＋Ｄ5 ・ｙ(i-2) …（４） このように、セレクタ93の出力時間を基準とすると、遅
延時間５・Ｔ／２の後にパイプライン型加算回路90から
セレクタ93の出力に対応した出力が出力される。（４）
式に示すパイプライン型加算回路90の出力はセレクタ93
に供給され、セレクト信号Ｓの“１”によってパイプラ
イン型加算回路90の加算器71に供給される。更に、期間
５・Ｔ／２の後、即ち、入力端子51から標本化系列信号
ｘ(i+3)が入力される期間Ｋ3 のフェーズ２において、
パイプライン型加算回路90から演算結果は出力される。

【００４２】つまり、期間Ｋ1 のフェーズ１において、
タップ係数Ｃ2 と標本化系列信号ｘ(i+1) との乗算結果
が加算器71において加算され、期間Ｋ1 のフェーズ２に
おいて、タップ係数Ｄ2 と標本化系列信号ｙ(i+1) との
乗算結果が加算器72において加算され、期間Ｋ2 のフェ
ーズ１において、タップ係数Ｃ1 と標本化系列信号ｘ(i
+2) との乗算結果が加算器73において加算され、期間Ｋ
2 のフェーズ２において、タップ係数Ｄ1 と標本化系列
信号ｙ(i+2) との乗算結果が加算器74において加算さ
れ、期間Ｋ3 のフェーズ１において、タップ係数Ｃ0 と
標本化系列信号ｘ(i+3) との乗算結果が加算器75におい
て加算され、期間Ｋ3 のフェーズ２において、タップ係
数Ｄ0 と標本化系列信号ｙ(i+3) との乗算結果が加算器
76において加算されて出力される。

【００４３】こうして、期間Ｋ3 のフェーズ２において
は、パイプライン型加算回路90からは下記（５）式に示
す出力が得られる。

【００４４】 ｗ(i-2) ＋Ｃ0 ・ｘ(i+3) ＋Ｃ1 ・ｘ(i+2) ＋Ｃ2 ・ｘ(i+1) ＋Ｃ3 ・ｘ(i) ＋ Ｃ4 ・ｘ(i-1) ＋Ｃ5 ・ｘ(i-2) ＋Ｄ0 ・ｙ(i+3) ＋Ｄ1 ・ｙ(i+2) ＋Ｄ2 ・ｙ(i+1) ＋Ｄ3 ・ｙ(i) ＋ Ｄ4 ・ｙ(i-1) ＋Ｄ5 ・ｙ(i-2) …（５） この（５）式は（４）式の各項を含んでいる。即ち、セ
レクタ93はセレクト信号Ｓが“１”のときにパイプライ
ン型加算回路90の出力を選択するので、フェーズ１にお
いてパイプライン型加算回路90から出力された（４）式
の出力は、セレクタ93を介して入力側の加算器71に供給
されて、再度、パイプライン型加算回路90によって演算
処理されることになる。また、パイプライン型加算回路
90の入力に対して出力は５Ｔ／２だけ遅延しているの
で、２回目の演算処理においては加算器71乃至76の加算
処理のタイミングはフェーズ１と２とで切換る。従っ
て、２回目の演算処理においては、タップ係数Ｃ0 乃至
Ｃ2 ，Ｄ0 乃至Ｄ2 が用いられ、（５）式に示す２回目
の演算結果は加算器76からフェーズ２のタイミングで出
力される。

【００４５】上記（４）式は期間Ｋ1 、即ち、入力端子
51に標本化系列信号ａ＝ｘ(i+1) が入力されるタイミン
グにおけるパイプライン型加算回路90の出力である。従
って、例えば、標本化系列信号ａがｘ(i+3) である期間
Ｋ3 のフェーズ１におけるパイプライン型加算回路90の
出力は下記（６）式によって示される。

【００４６】 ｗ(i) ＋Ｃ3 ・ｘ(i+2) ＋Ｃ4 ・ｘ(i+1) ＋Ｃ5 ・ｘ(i) ＋Ｄ3 ・ｙ(i+2) ＋Ｄ 4 ・ｙ(i+1) ＋Ｄ5 ・ｙ(i) …（６） 即ち、期間Ｋ3 においては、フェーズ１においてパイプ
ライン型加算回路90から上記（６）式の出力ｆが出力さ
れ、フェーズ２において上記（５）式の出力ｆが出力さ
れる。これらのフェーズ１，２の出力ｆは出力確定遅延
素子91に与えられる。出力確定遅延素子91はクロックＣ
Ｋの立上りタイミングで出力を取込む。フェーズ１にお
いてはクロックＣＫは“１”であるので、パイプライン
型加算回路90からのフェーズ１の出力は無視され、フェ
ーズ２の出力、即ち、（５）式に示す出力のみが出力系
列信号｛ｚ（ｉ）｝として出力端子92に供給される。な
お、上述したように、（６）式に示すフェーズ１の出力
はセレクタ93を介して加算器71に供給されて２回目の演
算が行われる。

【００４７】ここで、上記（３）式との比較を行うため
に、セレクタ93に入力されたカスケード入力系列信号ｗ
(i-6) に対応する出力系列信号ｅを求める。このカスケ
ード入力系列信号ｄの入力から遅延時間５Ｔ／２後、即
ち、標本化系列信号ｘ(i-3)が入力される期間のフェー
ズ１において、パイプライン型加算回路90からは下記
（７）式に示す１回目の演算結果が得られる。

【００４８】 ｗ(i-6) ＋Ｃ3 ・ｘ(i-4) ＋Ｃ4 ・ｘ(i-5) ＋Ｃ5 ・ｘ(i-6) ＋Ｄ3 ・ｙ(i-4) ＋Ｄ4 ・ｙ(i-5) ＋Ｄ5 ・ｙ(i-6) …（７） （７）式の演算結果はセレクタ93を介して加算器71に供
給されて２回目の演算が行われる。セレクタ93から
（７）式の出力が加算器71に供給された後の５Ｔ／２期
間後、即ち、標本化系列信号ｘ(i-1) が入力される期間
Ｋ-1のフェーズ２において、下記（８）式に示す演算結
果が得られる。

【００４９】 この（８）式は上記（３）式に一致する。即ち、入力か
ら６Ｔ後には、出力端子92に所望のトランスバーサルフ
ィルタ出力が得られることが分かる。

【００５０】このように、本実施の形態においては、２
つの入力信号系列で用いるパイプライン型加算回路を共
用化する。即ち、本実施の形態においては、標本化系列
信号ｂを標本化系列信号ａに対して期間Ｔ／２だけ遅延
させることにより、パイプライン型加算回路の標本化系
列信号ａ用の加算回路と標本化系列信号ｂ用の加算回路
の加算タイミング同士を期間Ｔ／２だけずらし、加算器
と遅延素子とが交互に直列接続されたパイプライン型加
算回路によって２つの入力信号系列に対するパイプライ
ン型加算処理を行うことを可能にする。これにより、遅
延素子の数を低減して回路規模を縮小することができ
る。また、消費電力及び発熱量を抑制することができ、
ＩＣ化に適した構成にすることができる。また、回路規
模を増大させることなく、タップ数を増やすことも可能
である。

【００５１】図３は本発明の他の実施の形態を示すブロ
ック図である。図３において図１と同一の構成要素には
同一符号を付して説明を省略する。本実施の形態におい
ても、タップ数ｋが６で、タップ係数の時分割多重度ｎ
が２の例を示している。

【００５２】本実施の形態はレジスタ61乃至66及びセレ
クタ93に代えて夫々レジスタ101 乃至106 及びセレクタ
109 を採用すると共に、遅延素子107 ，108 を付加した
点が図１の実施の形態と異なる。本実施の形態はタップ
係数の選択の順序を変更したものである。

【００５３】レジスタ101 乃至103 は夫々タップ係数Ｃ
0 ，Ｃ3 、タップ係数Ｃ1 ，Ｃ4 又はタップ係数Ｃ2 ，
Ｃ5 を設定することができる。レジスタ101 乃至103 は
セレクト信号Ｓの“１”でタップ係数Ｃ3 ，Ｃ4 ，Ｃ5
を選択し、“０”でタップ係数Ｃ0 ，Ｃ1 ，Ｃ2 を選択
して出力するようになっている。

【００５４】レジスタ104 乃至106 は夫々タップ係数Ｄ
0 ，Ｄ3 、タップ係数Ｄ1 ，Ｄ4 又はタップ係数Ｄ2 ，
Ｄ5 を設定することができる。レジスタ104 乃至106 は
セレクト信号Ｓの“１”でタップ係数Ｄ0 ，Ｄ1 ，Ｄ2
を選択し、“０”でタップ係数Ｄ3 ，Ｄ4 ，Ｄ5 を選択
して出力するようになっている。

【００５５】パイプライン型加算回路90の出力端からセ
レクタ109 の入力端までの帰還路中に遅延素子107 ，10
8 が設けられている。即ち、パイプライン型加算回路90
の出力は遅延素子107 に与えられる。遅延素子107 の出
力は出力確定遅延素子91に与えられると共に、遅延素子
108 にも与えられるようになっている。遅延素子107，1
08 はクロックＣＫ２によって動作して、入力された信
号をＴ／２期間だけ遅延させて出力するようになってい
る。

【００５６】セレクタ109 はカスケード入力端子53を介
してカスケード入力系列信号ｄ＝｛ｗ（ｉ）｝も入力さ
れる。セレクタ109 は、セレクト信号Ｓの“１”でカス
ケード入力系列信号ｄを選択し、“０”で遅延素子108
の出力を選択してパイプライン型加算回路90の加算器71
に出力するようになっている。

【００５７】他の構成は図一の実施の形態と同様であ
る。

【００５８】次に、このように構成された実施の形態の
動作について図４のタイミングチャートを参照して説明
する。図４（ａ）はクロックＣＫ及びセレクト信号Ｓを
示し、図４（ｂ）はクロックＣＫ２を示し、図４（ｃ）
は標本化系列信号ａを示し、図４（ｄ）はレジスタ101
からのタップ係数ｇを示し、図４（ｅ）は係数器55の出
力ｈを示し、図４（ｆ）は標本化系列信号ｂを示し、図
４（ｇ）遅延素子68の出力ｂ′を示し、図４（ｈ）はレ
ジスタ104 からのタップ係数ｐを示し、図４（ｉ）は係
数器58の出力ｑを示し、図４（ｊ）はカスケード入力系
列信号ｄを示し、図４（ｋ）は遅延素子107 の出力ｆを
示し、図４（ｌ）は出力系列信号ｅを示している。

【００５９】レジスタ101 乃至106 には図４（ａ）に示
すセレクト信号Ｓが供給される。セレクト信号Ｓはフェ
ーズ１において“１”であり、フェーズ２では“０”で
ある。レジスタ101 乃至106 はフェーズ１において図中
上側に示したタップ係数Ｃ3乃至Ｃ5 ，Ｄ0 乃至Ｄ2 を
選択し、フェーズ２において図中下側に示したタップ係
数Ｃ0 乃至Ｃ2 ，Ｄ3 乃至Ｄ5 を選択する。こうして、
レジスタ101 乃至103，104 乃至106 からは夫々図４
（ｄ），（ｈ）に示すタップ係数が出力される。

【００６０】これにより、例えば、係数器55の出力ｈ
は、図４（ｅ）に示すように、フェーズ１とフェーズ２
とで、Ｃ3 ・ｘ(i-2) ，Ｃ0 ・ｘ(i-2) ，Ｃ3 ・ｘ(i-
1) ，Ｃ0 ・ｘ(i-1) ，Ｃ3 ・ｘ(i) ，Ｃ0 ・ｘ(i) ，
Ｃ3 ・ｘ(i+1) ，Ｃ0 ・ｘ(i+1)，…となる。また、同
様に、係数器56の出力はＣ4 ・ｘ(i-2) ，Ｃ1 ・ｘ(i-
2)，Ｃ4 ・ｘ(i-1) ，Ｃ1 ・ｘ(i-1) ，Ｃ4 ・ｘ(i) ，
Ｃ1 ・ｘ(i) ，Ｃ4 ・ｘ(i+1) ，Ｃ1 ・ｘ(i+1)，…と
なり、係数器57の出力はＣ5 ・ｘ(i-2) ，Ｃ2 ・ｘ(i-
2) ，Ｃ5 ・ｘ(i-1) ，Ｃ2 ・ｘ(i-1) ，Ｃ5 ・ｘ(i)
，Ｃ2 ・ｘ(i) ，Ｃ5・ｘ(i+1) ，Ｃ2 ・ｘ(i+1)，…
となる。

【００６１】また、係数器58の出力ｑは、図４（ｉ）に
示すように、フェーズ１とフェーズ２とで、Ｄ0 ・ｙ(i
-3) ，Ｄ3 ・ｙ(i-2) ，Ｄ0 ・ｙ(i-2) ，Ｄ3 ・ｙ(i-
1) ，Ｄ0 ・ｙ(i-1) ，Ｄ3 ・ｙ(i) ，Ｄ0 ・ｙ(i) ，
Ｄ3 ・ｙ(i+1) ，Ｄ0 ・ｙ(i+1) ，…となる。また、係
数器59の出力はＤ4 ・ｙ(i-2) ，Ｄ1 ・ｙ(i-2) ，Ｄ4
・ｙ(i-1) ，Ｄ1 ・ｙ(i-1) ，Ｄ4 ・ｙ(i) ，Ｄ1 ・ｙ
(i) ，Ｄ4 ・ｙ(i+1) ，Ｄ1 ・ｙ(i+1) ，…となり、係
数器60の出力はＤ5 ・ｙ(i-2) ，Ｄ2 ・ｙ(i-2)，Ｄ5
・ｙ(i-1) ，Ｄ2 ・ｙ(i-1) ，Ｄ5 ・ｙ(i) ，Ｄ2 ・ｙ
(i) ，Ｄ5 ・ｙ(i+1) ，Ｄ2 ・ｙ(i+1) ，…となる。

【００６２】図４（ｅ）と図４（ｉ）との比較から明ら
かなように、標本化系列信号ａの演算を行う係数器55乃
至57の出力に対して、標本化系列信号ｂの演算を行う係
数器58乃至60からは（Ｔ／２）だけ遅延した周期（Ｔ／
２）の系列の出力が得られる。

【００６３】セレクタ109 はセレクト信号Ｓの“１”、
即ち、フェーズ１においてカスケード入力系列信号ｄを
パイプライン型加算回路90内の加算器71に与える。ま
た、セレクタ109 はセレクト信号Ｓの“０”で遅延素子
108 の出力を加算器71に与える。

【００６４】いま、標本化系列信号ｘ(i-2) が入力され
る期間のフェーズ１において、カスケード入力系列信号
ｗ(i-2) が加算器71に入力されるものとする。加算器71
はタップ係数Ｃ5 と標本化系列信号ｘ(i-2) との乗算結
果とカスケード入力系列信号ｄとを加算する。この場合
の加算結果はＣ5 ・ｘ(i-2) ＋ｗ(i-2) となる。加算器
71，73，75は期間Ｔずつずれたフェーズ１において加算
を行い、加算器72，74，76は期間Ｔずつずれたフェーズ
２において加算を行う。

【００６５】これにより、パイプライン型加算回路90か
らは、セレクタ109 の出力時間を基準として５Ｔ／２期
間後に、標本化系列信号ｘ(i-2) ，ｙ(i-2) に対応する
出力が現れる。この出力は遅延素子107 によってＴ／２
だけ遅延され、結局、標本化系列信号ｘ(i+1) が入力さ
れる期間のフェーズ１において出力ｆとして出力され
る。更に、この出力ｆは遅延素子108 によってＴ／２だ
け遅延され、この期間のフェーズ２においてセレクタ10
9 から加算器71に与えられる。

【００６６】こうして、パイプライン型加算回路90の２
回目の演算時には、加算器71，73，75は期間Ｔずつずれ
たフェーズ２において加算を行い、加算器72，74，76は
期間Ｔずつずれたフェーズ１において加算を行う。つま
り、パイプライン型加算回路90の２回目の演算時には、
タップ係数Ｃ0 乃至Ｃ2 ，Ｄ0 乃至Ｄ2 が用いられる。
加算器71からは、標本化系列信号ｘ(i+1) が入力される
期間のフェーズ１において、下記（９）式に示す加算結
果が得られる。

【００６７】 ｗ(i-2) ＋Ｃ3 ・ｘ(i) ＋Ｃ4 ・ｘ(i-1) ＋Ｃ5 ・ｘ(i-2) ＋Ｄ3 ・ｘ(i) ＋Ｄ4 ・ｘ(i-1) ＋Ｄ5 ・ｘ(i-2) ＋Ｃ2 ・ｘ(i+1) …（９） （９）式の出力は、パイプライン型加算回路90に与えら
れて、２回目の演算が行われる。こうして、セレクタ10
9 の出力からは５Ｔ／２後のフェーズ１において下記
（１０）式に示す演算結果が出力される。

【００６８】 ｗ(i-2) ＋Ｃ0 ・ｘ(i+3) ＋Ｃ1 ・ｘ(i+2) ＋Ｃ2 ・ｘ(i+1) ＋Ｃ3 ・ｘ(i) ＋Ｃ4 ・ ｘ(i-1) ＋Ｃ5 ・ｘ(i-2) ＋Ｄ0 ・ｙ(i+3) ＋Ｄ1 ・ｙ(i+2) ＋Ｄ2 ・ｙ(i+1) ＋Ｄ3 ・ｙ(i) ＋Ｄ4 ・ ｙ(i-1) ＋Ｄ5 ・ｙ(i-2) …（１０） 上記（１０）式の演算結果は遅延素子107 によってＴ／
２期間遅延され、フェーズ２において出力確定遅延素子
91に供給される。出力確定遅延素子91はフェーズ２の出
力のみを出力系列信号ｅとして出力する。

【００６９】（１０）式の出力は各タップ係数Ｃ0 乃至
Ｃ5 ，Ｄ0 乃至Ｄ5 の項を含むと共に、標本化系列信号
ａ，ｂの項も含んでおり、上記（３）式に一致する。こ
うして、図１と同様に、出力端子92から所望のトランス
バーサルフィルタ出力を得ることができる。

【００７０】なお、出力ｅは入力に対して図１の実施の
形態よりも更に１クロック分遅延した７Ｔ後に出力端子
92から出力されるが、この種の演算においては１サンプ
ル時間分のズレは特には問題となることはない。逆に、
パイプライン型加算回路の帰還路に２つの遅延素子を挿
入していることから、タイミングに余裕ができ、システ
ム設計が容易となるという利点がある。

【００７１】このように、本実施の形態は、図１の実施
の形態に対してタップ係数の選択順序を変更したもので
あり、パイプライン型加算回路の帰還路に遅延素子を設
けると共にセレクタの選択順序を変更することにより、
図１と同様の出力を得ることができる。

【００７２】図５は本発明の他の実施の形態を示すブロ
ック図である。本実施の形態はタップ数が６で、タップ
係数の時分割多重度ｎが３の例を示している。

【００７３】入力端子111 には、期間Ｔ毎に標本化され
た標本化系列信号ａ＝｛ｘ（ｉ）｝が入力される。この
標本化系列信号ａは遅延素子114 に与えられる。遅延素
子114 はクロックＣＫ３によって動作して、入力された
信号Ｔ／３だけ遅延させて係数器121 ，122 に出力す
る。なお、クロックＣＫ３は標本化クロックの３倍の周
波数のクロックである。標本化系列信号ａ，ｂの標本化
クロックの１周期（Ｔ）のうちの立上がりタイミングか
らＴ／３の区間をフェーズ１といい、中央のＴ／３の区
間をフェーズ２といい、最後のＴ／３の区間をフェーズ
３という。

【００７４】係数器121 ，122 には夫々係数レジスタ12
5 ，126 によってタップ係数が設定される。レジスタ12
5 ，126 は夫々タップ係数Ｃ0 ，Ｃ2 ，Ｃ4 又はタップ
係数Ｃ1 ，Ｃ3 ，Ｃ5 を格納している。レジスタ125 ，
126 はクロックＣＫ３によって期間Ｔの間に３つのタッ
プ係数を切換えて出力する。即ち、レジスタ125 ，126
は、夫々、フェーズ１において図中上部に示したタップ
係数Ｃ4 ，Ｃ5 を選択して出力し、フェーズ２において
図中中央に示したタップ係数Ｃ0 ，Ｃ1 を選択して出力
し、フェーズ３において図中下部に示したタップ係数Ｃ
2 ，Ｃ3 を選択して出力する。

【００７５】一方、入力端子112 には、期間Ｔ毎に標本
化された標本化系列信号ｂ＝｛ｙ（ｉ）｝が入力され
る。この標本化系列信号ｂは、遅延素子115 、116 を介
して係数器123 ，124 に与えられる。遅延素子115 ，11
6 はクロックＣＫ３によって動作して入力された信号を
夫々Ｔ／３だけ遅延させて出力するようになっている。

【００７６】係数器123 ，124 は夫々レジスタ127 ，12
8 からタップ係数が設定される。レジスタ127 ，128 は
夫々タップ係数Ｄ0 ，Ｄ2 ，Ｄ4 又はタップ係数Ｄ1 ，
Ｄ3，Ｄ5 を格納している。レジスタ127 ，128 はクロ
ックＣＫ３によって期間Ｔの間に３つのタップ係数を切
換えて出力する。即ち、レジスタ127 ，128 は、夫々、
フェーズ１において図中上部に示したタップ係数Ｄ2 ，
Ｄ3 を選択して出力し、フェーズ２において図中中央に
示したタップ係数Ｄ4 ，Ｄ5 を選択して出力し、フェー
ズ３において図中下部に示したタップ係数Ｄ0 ，Ｄ1 を
選択して出力する。

【００７７】係数器121 乃至124 の出力は夫々加算器13
7 ，135 ，138 ，136 に与えられる。加算器135 ，136
相互間及び加算器137 ，138 相互間には夫々遅延素子13
1 ，134 が接続されている。また、加算器136 ，137 相
互間には遅延素子132 ，133が直列接続されている。遅
延素子131 乃至134 はクロックＣＫ３によって動作して
入力された信号をＴ／３だけ遅延させて出力するように
なっている。

【００７８】加算器135 乃至138 及び遅延素子131 乃至
134 によってパイプライン型加算回路140 が構成され
る。パイプライン型加算回路140 は係数器121 乃至124
の出力の遅延信号を加算して出力するようになってい
る。パイプライン型加算回路140の出力は、出力確定遅
延素子141 に与えられる。出力確定遅延素子141 は周期
がＴのクロックＣＫによって動作して、クロックＣＫの
立上りタイミングで入力された信号を取込んで、出力端
子142 に出力系列信号ｅ＝｛Ｚ（ｉ）｝として出力する
ようになっている。また、パイプライン型加算回路140
の出力はセレクタ129 に２系統の入力として供給され
る。

【００７９】セレクタ129 の他の１系統の入力端にはカ
スケード入力端子113 を介して期間Ｔ毎に標本化された
カスケード入力系列信号ｄ＝｛ｗ（ｉ）｝が入力され
る。セレクタ129 は周期がＴ／３のクロックＣＫ３によ
って３入力を切換えて出力する。即ち、セレクタ129
は、フェーズ１の区間にパイプライン型加算回路140 の
出力のうちのフェーズ１の区間のタップ係数に基づく演
算結果を選択し、フェーズ２の区間にパイプライン型加
算回路140 の出力のうちのフェーズ２の区間のタップ係
数に基づく演算結果を選択し、フェーズ３の区間に標本
化系列信号ｄを選択して出力するようになっている。セ
レクタ129 の出力は遅延素子130 を介してパイプライン
型加算回路140 の加算器135 に供給されるようになって
いる。遅延素子130 はクロックＣＫ３によって動作して
入力された信号Ｔ／３だけ遅延させて出力する。

【００８０】次に、このように構成された実施の形態の
動作について図６のタイミングチャートを参照して説明
する。図６（ａ）はクロックＣＫを示し、図６（ｂ）は
クロックＣＫ３を示し、図６（ｃ）は標本化系列信号ａ
を示し、図６（ｄ）は遅延素子114 の出力を示し、図６
（ｅ）はレジスタ125 からのタップ係数ｇを示し、図６
（ｆ）は係数器121 の出力ｈを示し、図６（ｇ）は標本
化系列信号ｂを示し、図６（ｈ）は遅延素子116 の出力
ｂ′を示し、図６（ｉ）はレジスタ127 からのタップ係
数ｐを示し、図６（ｊ）は係数器123 の出力ｑを示し、
図６（ｋ）はカスケード入力系列信号ｄを示し、図６
（ｌ）はパイプライン型加算回路140 の出力ｆを示し、
図６（ｍ）は出力系列信号ｅを示している。

【００８１】図６（ａ），（ｂ）に示すように、クロッ
クＣＫ３は標本化クロック周期Ｔの１／３の周期であ
り、このクロックＣＫ３によって、レジスタ125 乃至12
8 のタップ係数の設定が変更される。

【００８２】標本化系列信号ａは遅延素子114 によって
Ｔ／３期間だけ遅延され、図６（ｄ）に示す出力ａ′が
係数器121 ，122 に与えられる。一方、係数器121 ，12
2 に入力されるタップ係数はＴ／３周期で切換えられる
ので、各フェーズ１，２，３において係数器121 ，122
から出力が得られる。

【００８３】例えば、係数器121 の出力ｈは、図６
（ｆ）に示すように、フェーズ１，２，３で、Ｃ4 ・ｘ
(i-2) ，Ｃ0 ・ｘ(i-1) ，Ｃ2 ・ｘ(i-1) ，Ｃ4 ・ｘ(i
-1) ，Ｃ0 ・ｘ(i) ，Ｃ2 ・ｘ(i) ，Ｃ4 ・ｘ(i) ，Ｃ
0 ・ｘ(i+1) ，…となる。また、同様に、係数器122 の
出力はＣ5 ・ｘ(i-2) ，Ｃ1 ・ｘ(i-1) ，Ｃ3 ・ｘ(i-
1)，Ｃ5 ・ｘ(i-1) ，Ｃ1 ・ｘ(i) ，Ｃ3 ・ｘ(i) ，Ｃ
5 ・ｘ(i) ，Ｃ1 ・ｘ(i+1) ，…となる。

【００８４】一方、図６（ｇ）に示す標本化系列信号ｂ
は、遅延時間がＴ／３の遅延素子115 ，116 によって遅
延されて、図６（ｈ）に示す信号系列ｂ′が係数器123
，124 に供給される。信号系列ｂ′のデータｙ(i-2)
，ｙ(i-1) ，ｙ(i) ，ｙ(i+1)，…はフェーズ３の開始
タイミングで内容が変化する。一方、レジスタ127 ，12
8 はフェーズ１でタップ係数Ｄ2 ，Ｄ3 を選択し、フェ
ーズ２でタップ係数Ｄ4，Ｄ5 を選択し、フェーズ３で
タップ係数Ｄ0 ，Ｄ1 を選択する。従って、係数器123
の出力ｑは、図６（ｊ）に示すように、フェーズ１，
２，３において、Ｄ2 ・ｙ(i-2) ，Ｄ4 ・ｙ(i-2) ，Ｄ
0 ・ｙ(i-1) ，Ｄ2 ・ｙ(i-1) ，Ｄ4 ・ｙ(i-1) ，Ｄ0
・ｙ(i) ，Ｄ2 ・ｙ(i) ，Ｄ4 ・ｙ(i) ，……となり、
係数器124 の出力はＤ3 ・ｙ(i-2) ，Ｄ5 ・ｙ(i-2) ，
Ｄ1 ・ｙ(i-1) ，Ｄ3 ・ｙ(i-1) ，Ｄ5 ・ｙ(i-1) ，Ｄ
1 ・ｙ(i) ，Ｄ3 ・ｙ(i) ，Ｄ5 ・ｙ(i) ，…となる。

【００８５】図６（ｆ）と図６（ｊ）との比較から明ら
かなように、標本化系列信号ａの演算を行う係数器121
，122 の出力に対して、標本化系列信号ｂの演算を行
う係数器123 ，124 からは（Ｔ／３）だけ遅延した周期
（Ｔ／３）の系列の出力が得られる。

【００８６】また、図６（ｋ）に示すように、カスケー
ド入力系列信号ｄは周期Ｔでサンプリングされているの
で、クロックＣＫの周期でデータｗ(i-2) ，ｗ(i-1) ，
ｗ(i) ，ｗ(i+1) ，…が入力される。セレクタ129 はフ
ェーズ３においてカスケード入力系列信号ｄを遅延素子
130 に出力し、遅延素子130 はフェーズ１において信号
ｄをパイプライン型加算回路140 内の加算器135 に与え
る。

【００８７】パイプライン型加算回路140 の出力ｆは、
セレクタ129 に２系統入力されている。この例ではこれ
らの入力は同一のものであり、ＣＫ３によってフェーズ
１又はフェーズ２の区間で選択されて遅延素子130 に与
えられる。

【００８８】いま、入力端子111 を介して標本化系列信
号ｘ(i-2) が入力される期間Ｋ-2であるものとする。こ
の期間Ｋ-2のフェーズ３において、図６（ｋ）に示すカ
スケード入力系列信号ｗ(i-2) がセレクタ129 から遅延
素子130 に供給される。カスケード入力系列信号ｗ(i-
2) は遅延素子130 によってＴ／３期間だけ遅延され、
期間Ｋ-1のフェーズ１において加算器135 に供給され
る。期間Ｋ-1のフェーズ１においてはレジスタ126 はタ
ップ係数Ｃ5 を選択しており、係数器122 からはＣ5 ・
ｘ(i-2) が加算器135 に供給される。加算器135 は遅延
素子130 の出力と係数器122 の出力とを加算して遅延素
子131 を介して加算器136 に出力する。

【００８９】遅延素子131 の出力は期間Ｋ-1のフェーズ
２において加算器136 に供給される。このフェーズ２で
はレジスタ128 はタップ係数Ｄ5 を選択しており、ま
た、標本化系列信号ｂは遅延素子115 ，116 によって２
Ｔ／３期間だけ遅延されて係数器124 には系列信号ｙ(i
-2) が入力されているので、係数器124 の出力はＤ5 ・
ｙ(i-2) となって、加算器136 の加算結果はｗ(i-2) ＋
Ｃ5 ・ｘ(i-2) ＋Ｄ5 ・ｙ(i-2) となる。

【００９０】加算器136 の加算結果は遅延素子132 ，13
3 によって２Ｔ／３期間だけ遅延され、期間Ｋ0 のフェ
ーズ１において加算器137 に供給される。このフェーズ
１ではレジスタ125 はタップ係数Ｃ4 を選択し、係数器
121 には系列信号ｘ(i-1) が入力されているので、係数
器121 の出力ｈはＣ4 ・ｘ(i-1) となり（図６
（ｆ））、加算器137 の出力はｗ(i-2) ＋Ｃ5 ・ｘ(i-
2) ＋Ｄ5 ・ｙ(i-2) ＋Ｃ4 ・ｘ(i-1) となる。

【００９１】加算器137 の出力は遅延素子134 によって
Ｔ／３期間だけ遅延され、期間Ｋ0のフェーズ２におい
て加算器138 に与えられる。このフェーズ２では係数器
123に系列信号ｙ（i-1）が入力されており、加算器138
の出力はｗ(i-2) ＋Ｃ5 ・ｘ(i-2) ＋Ｄ5 ・ｙ(i-2) ＋
Ｃ4 ・ｘ(i-1) ＋Ｄ4 ・ｙ(i-1) となる。係数順に整理
すると、加算器138 の出力ｆは下記（１１）式に示すも
のとなる（図６（ｌ））。

【００９２】 Ｃ4 ・ｘ(i-1) ＋Ｃ5 ・ｘ(i-2) ＋Ｄ4 ・ｙ(i-1)＋Ｄ5 ・ｙ(i-2) ＋ｗ(i-2) …（１１） この出力ｆは期間Ｋ0 のフェーズ２においてセレクタ12
9 及び出力確定素子141 に出力される。

【００９３】このように、本実施の形態においては、セ
レクタ129 の出力時間を基準とすると、遅延時間５・Ｔ
／３の後にパイプライン型加算回路140 から出力が現れ
る。（１１）式に示すパイプライン型加算回路90の出力
はセレクタ129 に供給され、フェーズ２において遅延素
子130 に出力される。セレクタ129 の出力は遅延素子13
0 によってＴ／３期間だけ遅延され、期間Ｋ0 のフェー
ズ３においてパイプライン型加算回路140 の加算器135
に供給される。

【００９４】こうして、パイプライン型加算回路140 の
２回目の演算ではタップ係数Ｃ2 ，Ｃ3 ，Ｄ2 ，Ｄ3 が
用いられる。期間５・Ｔ／３の後、即ち、入力端子111
から標本化系列信号ｘ(i+2) が入力される期間Ｋ2 のフ
ェーズ１において、パイプライン型加算回路140 から下
記（１２）式に示す２回目の演算結果が出力される。

【００９５】 Ｃ2 ・ｘ(i+1) ＋Ｃ3 ・ｘ(i) ＋Ｃ4 ・ｘ(i-1) ＋Ｃ5 ・ｘ(i-2) Ｄ2 ・ｘ(i+1) ＋Ｄ3 ・ｘ(i) ＋Ｄ4 ・ｙ(i-1) ＋Ｄ5 ・ｙ(i-2) ＋ｗ(i-2) …（１２） 更に、（１２）式に示す出力ｆは期間Ｋ2 のフェーズ１
においてセレクタ129に供給されて遅延素子130 に与え
られる。遅延素子130 はこの出力ｆを期間Ｋ2のフェー
ズ２において加算器135 に与える。こうして、パイプラ
イン型加算回路140 においてタップ係数Ｃ0 ，Ｃ1 ，Ｄ
0 ，Ｄ1 を用いた３回目の演算が行われて、下記（１
３）式に示す出力ｆが期間Ｋ3 のフェーズ３において出
力される。

【００９６】 Ｃ0 ・ｘ(i+3) ＋Ｃ1 ・ｘ(i+2) ＋Ｃ2 ・ｘ(i+1) ＋Ｃ3 ・ｘ(i) ＋Ｃ4 ・ｘ (i-1) ＋Ｃ5 ・ｘ(i-2) ＋Ｄ0 ・ｘ(i+3) ＋Ｄ1 ・ｘ(i+2) ＋Ｄ2 ・ｘ(i+1) ＋Ｄ3 ・ｘ(i) ＋Ｄ4 ・ｙ (i-1) ＋Ｄ5 ・ｙ(i-2) ＋ｗ(i-2) …（１３） この（１３）式は（１１）式及び（１２）式の各項を含
んでいる。即ち、パイプライン型加算回路140 の１回目
の演算によってタップ係数Ｃ4 ，Ｃ5 ，Ｄ4 ，Ｄ5 が用
いられ、２回目の演算によってタップ係数Ｃ2 ，Ｃ3 ，
Ｄ2 ，Ｄ3 が用いられ、３回目の演算によってタップ係
数Ｃ0 ，Ｃ1 ，Ｄ0 ，Ｄ1 が用いられており、全てのタ
ップ係数Ｃ0 乃至Ｃ5 ，Ｄ0 乃至Ｄ5 の項と対応する入
力系列信号の項とが含まれる。つまり、上記（１３）式
は上記（３）式と同一である。

【００９７】フェーズ３において加算器138 から出力さ
れた出力ｆは、次の期間のフェーズ１において出力確定
遅延素子141 に取り込まれて出力端子142 から出力系列
信号ｅ＝｛ｚ（ｉ）｝として出力される。

【００９８】このように、本実施の形態においては、タ
ップ係数の時分割多重度を変更すると共に、この変更に
応じてセレクタ129 の選択及びパイプライン型加算回路
140の遅延素子の数を調整することにより、図１の実施
の形態と同様の作用及び効果を得ている。また、図１の
実施の形態に比して、加算器及び係数器の数を低減させ
ることができる。

【００９９】図７は本発明の他の実施の形態を示すブロ
ック図である。図７において図１と同一の構成要素には
同一符号を付して説明を省略する。本実施の形態はタッ
プ係数が６で、タップ係数の時分割多重度ｎが２の場合
であり、１入力１出力の高速トランスバーサルフィルタ
として動作可能にした例を示している。

【０１００】本実施の形態はセレクタ151 を付加した点
が図１の実施の形態と異なる。セレクタ151 は、入力端
子52からの標本化系列信号が入力されると共に、遅延素
子68から出力ｂ′も入力される。セレクタ151 は、セレ
クト信号Ｓ1 に基づいて２入力の一方を選択して係数器
58乃至60に出力するようになっている。

【０１０１】次に、このように構成された実施の形態の
動作について説明する。

【０１０２】いま、セレクト信号Ｓ1 によって、セレク
タ151 が遅延素子68の出力を選択して係数器58乃至60に
出力するものとする。この場合には、図７のフィルタは
図１と同様の動作を行う。

【０１０３】ここで、標本化系列信号ａのみを入力とす
る１入力１出力のトランスバーサルフィルタとして機能
させるものとする。即ち、入力端子52からも標本化系列
信号ａを入力する。この場合には、セレクト信号Ｓ1 に
よって、セレクタ151 に入力端子52からの標本化系列信
号を選択させる。そうすると、全ての係数器55乃至60に
標本化系列信号ａが供給される。

【０１０４】ここで、レジスタ61乃至66に供給するセレ
クト信号Ｓを固定すると共に、レジスタ61，66，62，6
5，61，64から夫々タップ係数Ｃ0 乃至Ｃ5 を出力させ
るものとする。更に、クロックＣＫに代えてクロックＣ
Ｋ２を用いることにより、パイプライン型加算回路90か
らは、標本化系列信号ａに対するトランスバーサルフィ
ルタ出力がクロックＣＫ２の周期で得られる。

【０１０５】このように本実施の形態においては、図１
と同様の２入力１出力のトランスバーサルフィルタを構
成することができると共に、高速で動作し、Ｔ／ｎの周
期で出力を得る１入力１出力のトランスバーサルフィル
タを構成することもできる。

【０１０６】なお、本発明は上記各実施の形態に限定さ
れるものではなく、種々の変形が考えられる。例えば、
上記各実施の形態においては、入力標本化系列信号が２
つの場合を説明したが、入力標本化系列信号の数が３つ
以上でもよく、パイプライン型加算回路の入力を選択す
るセレクタの選択順序、パイプライン型加算回路内の遅
延量及びパイプライン型加算回路の出力から出力確定遅
延素子との間の遅延量等を適宜設定することにより、所
望のトランスバーサルフィルタを構成することができ
る。

【０１０７】また、図５の実施の形態においてはタップ
係数の時分割多重度ｎが３の例を説明したが、図１の実
施の形態に対する図３の実施の形態と同様に、図５の実
施の形態においてもタップ係数の選択の順序は種々変更
可能である。この場合には、パイプライン型加算回路14
0 の出力から入力までの帰還路の遅延量、セレクタ129
の選択順序、パイプライン型加算回路140 の出力から出
力確定遅延素子141 との間の遅延量等を適宜設定すれば
よい。

【０１０８】また、図７の実施の形態においては、入力
端子51，52に入力される信号がいずれもａであるものと
して説明したが、入力端子51を介して入力された信号を
セレクタ151 に供給する手段を設けると共に、入力端子
51を介して入力された信号を常に選択させるようにセレ
クト信号Ｓ1 を設定することにより、外部で入力系列信
号ａ＝ｂとする回路を不要にすることができる。また、
本発明においては、カスケード入力系列信号は必要であ
るものではなく、カスケード入力系列信号が０である場
合には回路を更に簡単に構成することができることは明
らかである。

【０１０９】このように、入力系列信号数に応じてタッ
プ係数の選択順序及び遅延量を適宜設定することによ
り、本発明を実施可能であり、複数の入力系列信号の演
算を行うタップ数ｋ（ｋは２以上の自然数）のトランス
バーサルフィルタを所定の時分割多重度ｎで構成するこ
とができる。

【０１１０】なお、本発明は上記各実施の形態に限定さ
れることなく、その要旨を逸脱しない範囲で種々様々に
変形実施可能であることは勿論である。

【０１１１】

【発明の効果】以上説明したように本発明によれば、タ
ップ数を低減することなく、回路規模を縮小すると共
に、消費電力を抑制して発熱量を低減することができ、
また、回路規模及び消費電力を増大させることなく、タ
ップ数を増加させることができるという効果を有する。

【図面の簡単な説明】

【図１】本発明に係る入力加重型トランスバーサルフィ
ルタの一実施の形態を示すブロック図。

【図２】図１の実施の形態の動作を説明するためのタイ
ミングチャート。

【図３】本発明の他の実施の形態を示すブロック図。

【図４】図３の実施の形態の動作を説明するためのタイ
ミングチャート。

【図５】本発明の他の実施の形態を示すブロック図。

【図６】図５の実施の形態の動作を説明するためのタイ
ミングチャート。

【図７】本発明の他の実施の形態を示すブロック図。

【図８】従来の入力加重型トランスバーサルフィルタを
示すブロック図。

【符号の説明】

55乃至60…係数器、61乃至66…レジスタ、71乃至76…加
算器、81乃至85…遅延素子、90…パイプライン型加算回
路、92…出力確定遅延素子、93…セレクタ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 期間Ｔ毎に標本化された複数の標本化系
   列信号が夫々入力される複数の係数器群と、 前記複数の係数器群の各係数器群毎に前記標本化系列信
   号に対応した係数を、前記期間Ｔの間にｎ（ｎは２以上
   の自然数）回切換えて設定する係数設定手段と、 前記各係数器群の各係数器による前記標本化系列信号と
   前記係数との乗算結果が前記各係数器群の全係数器から
   供給されて、パイプライン型加算処理を行うことにより
   出力系列信号を得るパイプライン型加算手段とを具備し
   たことを特徴とする入力加重型トランスバーサルフィル
   タ。
2. 【請求項２】 前記複数の標本化系列信号は、相互にｍ
   ・Ｔ／ｎ（ｍは自然数）だけ時間軸がずれていることを
   特徴とする請求項１に記載の入力加重型トランスバーサ
   ルフィルタ。
3. 【請求項３】 前記パイプライン型加算手段は、加算手
   段及び遅延手段の直列接続体によって構成され前記係数
   器からの乗算結果が前記加算手段に供給されることを特
   徴とする請求項１に記載の入力加重型トランスバーサル
   フィルタ。
4. 【請求項４】 前記加算手段は、前記係数器の乗算結果
   が入力される直列接続された複数の加算器を具備し、 前記遅延手段は、前記複数の加算器相互間に設けられて
   （Ｔ／ｎ）の遅延時間を有することを特徴とする請求項
   ３に記載の入力加重型トランスバーサルフィルタ。
5. 【請求項５】 前記パイプライン型加算手段の出力端と
   入力端との帰還路中に、前記パイプライン型加算手段の
   出力以外の信号も前記パイプライン型加算手段に供給可
   能にする選択手段を具備したことを特徴とする請求項１
   に記載の入力加重型トランスバーサルフィルタ。
6. 【請求項６】 前記帰還路は、前記係数設定手段による
   前記係数の設定順及び前記選択手段による選択順に応じ
   て、Ｔ／ｎの整数倍の遅延量の第２の遅延手段を有する
   ことを特徴とする入力加重型トランスバーサルフィル
   タ。
7. 【請求項７】 前記パイプライン型加算手段から出力さ
   れ前記帰還路を介して帰還された前記パイプライン型加
   算手段の出力は、（整数＋Ｔ／ｎ）時間後に前記パイプ
   ライン型加算手段から出力されることを特徴とする請求
   項５に記載の入力加重型トランスバーサルフィルタ。
8. 【請求項８】 前記複数の標本化系列信号を単一の標本
   化系列信号とすると共に時間軸を一致させる切換手段を
   具備したことを特徴とする請求項１に記載の入力加重型
   トランスバーサルフィルタ。