JPH0993960A - インバータ装置 - Google Patents
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- JPH0993960A JPH0993960A JP7248157A JP24815795A JPH0993960A JP H0993960 A JPH0993960 A JP H0993960A JP 7248157 A JP7248157 A JP 7248157A JP 24815795 A JP24815795 A JP 24815795A JP H0993960 A JPH0993960 A JP H0993960A
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- 239000003990 capacitor Substances 0.000 claims abstract description 163
- 238000010586 diagram Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B20/00—Energy efficient lighting technologies, e.g. halogen lamps or gas discharge lamps
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- Inverter Devices (AREA)
- Circuit Arrangements For Discharge Lamps (AREA)
Abstract
(57)【要約】
【課題】スイッチング電流の大幅な増大を招くことな
く、入力歪みを改善し、安定した矩形波を出力可能なイ
ンバータ装置を実現する。 【解決手段】電源キャパシタＥＣと並列に、この電源キ
ャパシタＥＣよりも静電容量の小さい少なくとも２つの
小容量キャパシタＣ１，Ｃ２の直列回路を接続し、少な
くとも１つの小容量キャパシタＣ１，Ｃ２に整流回路を
介して交流電源ＰＯＷを接続すると共に、少なくとも１
つのスイッチング手段とインピーダンス要素を介して負
荷回路ＬＯを接続し、少なくとも１つの小容量キャパシ
タに少なくとも１つのスイッチング手段を介してインピ
ーダンス要素を接続した。
く、入力歪みを改善し、安定した矩形波を出力可能なイ
ンバータ装置を実現する。 【解決手段】電源キャパシタＥＣと並列に、この電源キ
ャパシタＥＣよりも静電容量の小さい少なくとも２つの
小容量キャパシタＣ１，Ｃ２の直列回路を接続し、少な
くとも１つの小容量キャパシタＣ１，Ｃ２に整流回路を
介して交流電源ＰＯＷを接続すると共に、少なくとも１
つのスイッチング手段とインピーダンス要素を介して負
荷回路ＬＯを接続し、少なくとも１つの小容量キャパシ
タに少なくとも１つのスイッチング手段を介してインピ
ーダンス要素を接続した。
Description
【０００１】
【発明の属する技術分野】本発明は、交流電源を整流平
滑して直流電圧に変換した後、再び交流電圧に変換して
負荷回路を交流駆動するインバータ装置に関するもので
あり、特に、交流電源からの入力電流歪みの改善に関す
るものである。
滑して直流電圧に変換した後、再び交流電圧に変換して
負荷回路を交流駆動するインバータ装置に関するもので
あり、特に、交流電源からの入力電流歪みの改善に関す
るものである。
【０００２】
【従来の技術】従来例１の回路図を図６に示す。この装
置は、ダイオードＤ１〜Ｄ４よりなる整流ブリッジを交
流電源ＰＯＷに接続し、この整流ブリッジの直流出力
に、第１及び第２のスイッチング素子Ｑ１，Ｑ２の直列
回路と、第３及び第４のスイッチング素子Ｑ３，Ｑ４の
直列回路及びキャパシタＣ２を並列に接続し、各スイッ
チング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４にそれぞれ逆方向通
電要素を並列接続し、第１及び第２のスイッチング素子
Ｑ１，Ｑ２の接続点と第３及び第４のスイッチング素子
Ｑ３，Ｑ４の接続点の間にインダクタＬＭと負荷ＬＯの
直列回路を接続している。また、キャパシタＣ２と並列
にダイオードＤ５を介して電源キャパシタＥＣが接続さ
れている。ダイオードＤ５はスイッチング素子Ｑ１〜Ｑ
４の通電方向とは逆方向に配置されており、キャパシタ
Ｃ１を並列に接続されている。
置は、ダイオードＤ１〜Ｄ４よりなる整流ブリッジを交
流電源ＰＯＷに接続し、この整流ブリッジの直流出力
に、第１及び第２のスイッチング素子Ｑ１，Ｑ２の直列
回路と、第３及び第４のスイッチング素子Ｑ３，Ｑ４の
直列回路及びキャパシタＣ２を並列に接続し、各スイッ
チング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４にそれぞれ逆方向通
電要素を並列接続し、第１及び第２のスイッチング素子
Ｑ１，Ｑ２の接続点と第３及び第４のスイッチング素子
Ｑ３，Ｑ４の接続点の間にインダクタＬＭと負荷ＬＯの
直列回路を接続している。また、キャパシタＣ２と並列
にダイオードＤ５を介して電源キャパシタＥＣが接続さ
れている。ダイオードＤ５はスイッチング素子Ｑ１〜Ｑ
４の通電方向とは逆方向に配置されており、キャパシタ
Ｃ１を並列に接続されている。
【０００３】図６の従来例では、スイッチング素子Ｑ
１，Ｑ２，Ｑ３，Ｑ４はいずれもＭＯＳＦＥＴよりな
り、そのドレイン・ソース間に接続された逆方向ダイオ
ードを逆方向通電要素として用いている。各スイッチン
グ素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の動作については、スイ
ッチング素子Ｑ１，Ｑ４、又はスイッチング素子Ｑ２，
Ｑ３を同時にオン・オフさせるものであり、スイッチン
グ素子Ｑ１，Ｑ４を同時にオン・オフした場合には、負
荷回路ＬＯのスイッチング素子Ｑ１，Ｑ２の側が高電位
となり、スイッチング素子Ｑ３，Ｑ２を同時にオン・オ
フした場合には、負荷回路ＬＯのスイッチング素子Ｑ
３，Ｑ４の側が高電位となる。
１，Ｑ２，Ｑ３，Ｑ４はいずれもＭＯＳＦＥＴよりな
り、そのドレイン・ソース間に接続された逆方向ダイオ
ードを逆方向通電要素として用いている。各スイッチン
グ素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の動作については、スイ
ッチング素子Ｑ１，Ｑ４、又はスイッチング素子Ｑ２，
Ｑ３を同時にオン・オフさせるものであり、スイッチン
グ素子Ｑ１，Ｑ４を同時にオン・オフした場合には、負
荷回路ＬＯのスイッチング素子Ｑ１，Ｑ２の側が高電位
となり、スイッチング素子Ｑ３，Ｑ２を同時にオン・オ
フした場合には、負荷回路ＬＯのスイッチング素子Ｑ
３，Ｑ４の側が高電位となる。
【０００４】以下、スイッチング素子Ｑ１，Ｑ４を同時
にオン・オフする場合について図６の従来例の動作を説
明する。交流電源ＰＯＷは、ダイオードＤ１，Ｄ２側が
正電位であるものとして説明する。初期状態として、ス
イッチング素子Ｑ１，Ｑ４がオフの状態で、キャパシタ
Ｃ２の両端電圧Ｖｃ2 は電源キャパシタＥＣの両端電圧
Ｖｅｃに等しく、入力電圧Ｖｉｎのピーク電圧よりも高
いものとする。スイッチング素子Ｑ１，Ｑ４が同時にオ
ンすると、キャパシタＣ２、スイッチング素子Ｑ１、イ
ンダクタＬＭ、負荷回路ＬＯ、スイッチング素子Ｑ４の
経路で電流が流れる。キャパシタＣ２の電荷が放出され
て、キャパシタＣ２の両端電圧Ｖｃ2 が低下し、入力電
圧の瞬時値Ｖｉｎと等しくなると、交流電源ＰＯＷ、ダ
イオードＤ１、スイッチング素子Ｑ１、インダクタＬ
Ｍ、負荷回路ＬＯ、スイッチング素子Ｑ４、ダイオード
Ｄ４の経路で電流が流れる。ここで、スイッチング素子
Ｑ１，Ｑ２，Ｑ３，Ｑ４を全てオフにすると、スイッチ
ング素子Ｑ１，Ｑ４がオンの期間にインダクタＬＭに蓄
えられたエネルギーがインダクタＬＭの両端に誘起させ
る起電力を電源として、インダクタＬＭ、負荷回路Ｌ
Ｏ、スイッチング素子Ｑ３、キャパシタＣ２、スイッチ
ング素子Ｑ２の経路でキャパシタＣ２を充電する。な
お、このとき、同時に、インダクタＬＭ、負荷回路Ｌ
Ｏ、スイッチング素子Ｑ３、キャパシタＣ１、電源キャ
パシタＥＣ、スイッチング素子Ｑ２の電流経路も生じて
いる。キャパシタＣ２に流れる電流により、キャパシタ
Ｃ２の両端電圧Ｖｃ2 が上昇し、電源キャパシタＥＣの
電圧Ｖｅｃに達すると、電流経路がインダクタＬＭ、負
荷回路ＬＯ、スイッチング素子Ｑ３、ダイオードＤ５、
電源キャパシタＥＣ、スイッチング素子Ｑ２の経路とな
り、インダクタＬＭのエネルギーが放出し終わると、電
流が停止して初期状態となる。出力極性を逆にするため
には、スイッチング素子Ｑ３，Ｑ２を同時にオン・オフ
させるものである。以上の動作を繰り返すことにより、
入力電圧Ｖｉｎが山部のときも谷部のときも入力側から
電流を取り込み、入力力率を改善することができる。
にオン・オフする場合について図６の従来例の動作を説
明する。交流電源ＰＯＷは、ダイオードＤ１，Ｄ２側が
正電位であるものとして説明する。初期状態として、ス
イッチング素子Ｑ１，Ｑ４がオフの状態で、キャパシタ
Ｃ２の両端電圧Ｖｃ2 は電源キャパシタＥＣの両端電圧
Ｖｅｃに等しく、入力電圧Ｖｉｎのピーク電圧よりも高
いものとする。スイッチング素子Ｑ１，Ｑ４が同時にオ
ンすると、キャパシタＣ２、スイッチング素子Ｑ１、イ
ンダクタＬＭ、負荷回路ＬＯ、スイッチング素子Ｑ４の
経路で電流が流れる。キャパシタＣ２の電荷が放出され
て、キャパシタＣ２の両端電圧Ｖｃ2 が低下し、入力電
圧の瞬時値Ｖｉｎと等しくなると、交流電源ＰＯＷ、ダ
イオードＤ１、スイッチング素子Ｑ１、インダクタＬ
Ｍ、負荷回路ＬＯ、スイッチング素子Ｑ４、ダイオード
Ｄ４の経路で電流が流れる。ここで、スイッチング素子
Ｑ１，Ｑ２，Ｑ３，Ｑ４を全てオフにすると、スイッチ
ング素子Ｑ１，Ｑ４がオンの期間にインダクタＬＭに蓄
えられたエネルギーがインダクタＬＭの両端に誘起させ
る起電力を電源として、インダクタＬＭ、負荷回路Ｌ
Ｏ、スイッチング素子Ｑ３、キャパシタＣ２、スイッチ
ング素子Ｑ２の経路でキャパシタＣ２を充電する。な
お、このとき、同時に、インダクタＬＭ、負荷回路Ｌ
Ｏ、スイッチング素子Ｑ３、キャパシタＣ１、電源キャ
パシタＥＣ、スイッチング素子Ｑ２の電流経路も生じて
いる。キャパシタＣ２に流れる電流により、キャパシタ
Ｃ２の両端電圧Ｖｃ2 が上昇し、電源キャパシタＥＣの
電圧Ｖｅｃに達すると、電流経路がインダクタＬＭ、負
荷回路ＬＯ、スイッチング素子Ｑ３、ダイオードＤ５、
電源キャパシタＥＣ、スイッチング素子Ｑ２の経路とな
り、インダクタＬＭのエネルギーが放出し終わると、電
流が停止して初期状態となる。出力極性を逆にするため
には、スイッチング素子Ｑ３，Ｑ２を同時にオン・オフ
させるものである。以上の動作を繰り返すことにより、
入力電圧Ｖｉｎが山部のときも谷部のときも入力側から
電流を取り込み、入力力率を改善することができる。
【０００５】
【発明が解決しようとする課題】図６の従来例では、入
力電圧Ｖｉｎと電源キャパシタＥＣの両端電圧Ｖｅｃと
の関係や、負荷回路のインピーダンス等によっては、電
源電圧の谷部において、スイッチング素子がオフする際
に、インダクタＬＭが有しているエネルギーが少ないた
めに、キャパシタＣ２の充電を十分に行うことができ
ず、キャパシタＣ２の電圧Ｖｃ2 が電源キャパシタＥＣ
の両端電圧Ｖｅｃに達しないまま、インダクタＬＭのエ
ネルギーの放出が完了してしまう場合がある。このた
め、スイッチング素子をオンしてから、キャパシタＣ２
の電圧Ｖｃ2 が低下して、入力電圧Ｖｉｎに達するまで
の期間にキャパシタＣ２から供給されるエネルギーが減
少し、結果的に出力電流が低下してしまう場合がある。
このように、図６の従来例では、負荷や電源電圧によっ
ては、電源の谷部において出力電流が低下してしまうと
いう問題があった。
力電圧Ｖｉｎと電源キャパシタＥＣの両端電圧Ｖｅｃと
の関係や、負荷回路のインピーダンス等によっては、電
源電圧の谷部において、スイッチング素子がオフする際
に、インダクタＬＭが有しているエネルギーが少ないた
めに、キャパシタＣ２の充電を十分に行うことができ
ず、キャパシタＣ２の電圧Ｖｃ2 が電源キャパシタＥＣ
の両端電圧Ｖｅｃに達しないまま、インダクタＬＭのエ
ネルギーの放出が完了してしまう場合がある。このた
め、スイッチング素子をオンしてから、キャパシタＣ２
の電圧Ｖｃ2 が低下して、入力電圧Ｖｉｎに達するまで
の期間にキャパシタＣ２から供給されるエネルギーが減
少し、結果的に出力電流が低下してしまう場合がある。
このように、図６の従来例では、負荷や電源電圧によっ
ては、電源の谷部において出力電流が低下してしまうと
いう問題があった。
【０００６】本発明は、このような問題点を解決しよう
とするものであり、その目的とするところは、スイッチ
ング電流の大幅な増大を招くことなく、入力歪みを改善
できると共に、安定した出力電流を供給できるインバー
タ装置を提供することにある。
とするものであり、その目的とするところは、スイッチ
ング電流の大幅な増大を招くことなく、入力歪みを改善
できると共に、安定した出力電流を供給できるインバー
タ装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明にあっては、上記
の課題を解決するために、図１に示すように、電源キャ
パシタＥＣと並列に、この電源キャパシタＥＣよりも静
電容量の小さい少なくとも２つの小容量キャパシタＣ
１，Ｃ２の直列回路を接続し、少なくとも１つの小容量
キャパシタＣ１，Ｃ２に整流回路を介して交流電源ＰＯ
Ｗを接続すると共に、少なくとも１つのスイッチング手
段とインピーダンス要素を介して負荷回路ＬＯを接続
し、少なくとも１つの小容量キャパシタに少なくとも１
つのスイッチング手段を介してインピーダンス要素を接
続したことを特徴とするものである。
の課題を解決するために、図１に示すように、電源キャ
パシタＥＣと並列に、この電源キャパシタＥＣよりも静
電容量の小さい少なくとも２つの小容量キャパシタＣ
１，Ｃ２の直列回路を接続し、少なくとも１つの小容量
キャパシタＣ１，Ｃ２に整流回路を介して交流電源ＰＯ
Ｗを接続すると共に、少なくとも１つのスイッチング手
段とインピーダンス要素を介して負荷回路ＬＯを接続
し、少なくとも１つの小容量キャパシタに少なくとも１
つのスイッチング手段を介してインピーダンス要素を接
続したことを特徴とするものである。
【０００８】
【発明の実施の形態】以下、本発明の好ましい実施の形
態を図１により説明する。この装置は、ダイオードＤ１
〜Ｄ４よりなる整流ブリッジを交流電源ＰＯＷに接続
し、この整流ブリッジの直流出力に、キャパシタＣ２を
並列に接続し、このキャパシタＣ２にインダクタＬＭを
介して、第１及び第２のスイッチング素子Ｑ１，Ｑ２の
直列回路と、第３及び第４のスイッチング素子Ｑ３，Ｑ
４の直列回路を並列に接続し、第１及び第２のスイッチ
ング素子Ｑ１，Ｑ２の接続点と第３及び第４のスイッチ
ング素子Ｑ３，Ｑ４の接続点の間に負荷ＬＯを接続して
いる。ただし、スイッチング素子Ｑ３，Ｑ４にはそれぞ
れダイオードＤ５，Ｄ６が直列に接続されており、逆方
向電流を阻止している。また、キャパシタＣ２と直列に
キャパシタＣ１を接続し、キャパシタＣ１，Ｃ２の直列
回路と並列に電源キャパシタＥＣを接続している。キャ
パシタＣ１とインダクタＬＭの直列回路の両端には、ス
イッチング素子Ｑ５が接続されている。スイッチング素
子Ｑ５の通電方向は、スイッチング素子Ｑ１〜Ｑ４の通
電方向と同方向に配置されている。各スイッチング素子
Ｑ１，Ｑ２，Ｑ５には、それぞれ逆方向通電要素が並列
接続されている。
態を図１により説明する。この装置は、ダイオードＤ１
〜Ｄ４よりなる整流ブリッジを交流電源ＰＯＷに接続
し、この整流ブリッジの直流出力に、キャパシタＣ２を
並列に接続し、このキャパシタＣ２にインダクタＬＭを
介して、第１及び第２のスイッチング素子Ｑ１，Ｑ２の
直列回路と、第３及び第４のスイッチング素子Ｑ３，Ｑ
４の直列回路を並列に接続し、第１及び第２のスイッチ
ング素子Ｑ１，Ｑ２の接続点と第３及び第４のスイッチ
ング素子Ｑ３，Ｑ４の接続点の間に負荷ＬＯを接続して
いる。ただし、スイッチング素子Ｑ３，Ｑ４にはそれぞ
れダイオードＤ５，Ｄ６が直列に接続されており、逆方
向電流を阻止している。また、キャパシタＣ２と直列に
キャパシタＣ１を接続し、キャパシタＣ１，Ｃ２の直列
回路と並列に電源キャパシタＥＣを接続している。キャ
パシタＣ１とインダクタＬＭの直列回路の両端には、ス
イッチング素子Ｑ５が接続されている。スイッチング素
子Ｑ５の通電方向は、スイッチング素子Ｑ１〜Ｑ４の通
電方向と同方向に配置されている。各スイッチング素子
Ｑ１，Ｑ２，Ｑ５には、それぞれ逆方向通電要素が並列
接続されている。
【０００９】図１の基本回路を図６の従来例と比較する
と、図６のダイオードＤ５の代わりに、逆方向通電要素
を備えるスイッチング素子Ｑ５が接続されている点と、
図６の負荷回路ＬＯと直列に接続されたインダクタＬＭ
をキャパシタＣ１，Ｃ２の接続点とスイッチング素子Ｑ
１，Ｑ３とＱ５の接続点の間に配置した点と、スイッチ
ング素子Ｑ３，Ｑ４と直列に逆方向電流を阻止するダイ
オードＤ５，Ｄ６を設けた点が異なる。
と、図６のダイオードＤ５の代わりに、逆方向通電要素
を備えるスイッチング素子Ｑ５が接続されている点と、
図６の負荷回路ＬＯと直列に接続されたインダクタＬＭ
をキャパシタＣ１，Ｃ２の接続点とスイッチング素子Ｑ
１，Ｑ３とＱ５の接続点の間に配置した点と、スイッチ
ング素子Ｑ３，Ｑ４と直列に逆方向電流を阻止するダイ
オードＤ５，Ｄ６を設けた点が異なる。
【００１０】以下、スイッチング素子Ｑ１，Ｑ４が同時
にオン・オフする場合について、交流電源ＰＯＷのダイ
オードＤ１，Ｄ２側が正極、負荷回路ＬＯのスイッチン
グ素子Ｑ１，Ｑ２側が正極として、図１の基本回路の動
作を説明する。初期状態として、スイッチング素子Ｑ
１，Ｑ４がオフの状態で、キャパシタＣ２の両端電圧Ｖ
ｃ2 は電源キャパシタＥＣの両端電圧Ｖｅｃに等しく、
入力電圧Ｖｉｎのピーク電圧よりも高いものとする。ス
イッチング素子Ｑ１，Ｑ４がオンすると、キャパシタＣ
２、インダクタＬＭ、スイッチング素子Ｑ１、負荷回路
ＬＯ、スイッチング素子Ｑ４の経路で電流が流れる。こ
のとき、同時に、電源キャパシタＥＣ、キャパシタＣ
１、インダクタＬＭ、スイッチング素子Ｑ１、負荷回路
ＬＯ、スイッチング素子Ｑ４の経路でも電流が流れる。
キャパシタＣ２の電荷が放出されて、その電圧Ｖｃ2 が
入力電圧Ｖｉｎに等しくなると、交流電源ＰＯＷ、ダイ
オードＤ１、インダクタＬＭ、スイッチング素子Ｑ１、
負荷回路ＬＯ、スイッチング素子Ｑ４、ダイオードＤ４
の経路で電流が流れる。その後、全スイッチング素子が
オフされると、インダクタＬＭ、スイッチング素子Ｑ
５、電源キャパシタＥＣ、ダイオードＤ４、交流電源Ｐ
ＯＷ、ダイオードＤ１を通る経路で電流が流れる。
にオン・オフする場合について、交流電源ＰＯＷのダイ
オードＤ１，Ｄ２側が正極、負荷回路ＬＯのスイッチン
グ素子Ｑ１，Ｑ２側が正極として、図１の基本回路の動
作を説明する。初期状態として、スイッチング素子Ｑ
１，Ｑ４がオフの状態で、キャパシタＣ２の両端電圧Ｖ
ｃ2 は電源キャパシタＥＣの両端電圧Ｖｅｃに等しく、
入力電圧Ｖｉｎのピーク電圧よりも高いものとする。ス
イッチング素子Ｑ１，Ｑ４がオンすると、キャパシタＣ
２、インダクタＬＭ、スイッチング素子Ｑ１、負荷回路
ＬＯ、スイッチング素子Ｑ４の経路で電流が流れる。こ
のとき、同時に、電源キャパシタＥＣ、キャパシタＣ
１、インダクタＬＭ、スイッチング素子Ｑ１、負荷回路
ＬＯ、スイッチング素子Ｑ４の経路でも電流が流れる。
キャパシタＣ２の電荷が放出されて、その電圧Ｖｃ2 が
入力電圧Ｖｉｎに等しくなると、交流電源ＰＯＷ、ダイ
オードＤ１、インダクタＬＭ、スイッチング素子Ｑ１、
負荷回路ＬＯ、スイッチング素子Ｑ４、ダイオードＤ４
の経路で電流が流れる。その後、全スイッチング素子が
オフされると、インダクタＬＭ、スイッチング素子Ｑ
５、電源キャパシタＥＣ、ダイオードＤ４、交流電源Ｐ
ＯＷ、ダイオードＤ１を通る経路で電流が流れる。
【００１１】次に、スイッチング素子Ｑ５がオンする
と、キャパシタＣ１、スイッチング素子Ｑ５、インダク
タＬＭの経路で電流が流れる。このとき、同時に、電源
キャパシタＥＣから、スイッチング素子Ｑ５、インダク
タＬＭ、キャパシタＣ２を通る経路で電流が流れる。次
に、スイッチング素子Ｑ５がオフすると、インダクタＬ
Ｍの蓄積エネルギーによる起電力により、インダクタＬ
Ｍ、キャパシタＣ２、スイッチング素子Ｑ２、スイッチ
ング素子Ｑ１の経路で電流が流れる。このとき、同時
に、インダクタＬＭ、キャパシタＣ１、電源キャパシタ
ＥＣ、スイッチング素子Ｑ２、スイッチング素子Ｑ１の
経路でも電流が流れる。
と、キャパシタＣ１、スイッチング素子Ｑ５、インダク
タＬＭの経路で電流が流れる。このとき、同時に、電源
キャパシタＥＣから、スイッチング素子Ｑ５、インダク
タＬＭ、キャパシタＣ２を通る経路で電流が流れる。次
に、スイッチング素子Ｑ５がオフすると、インダクタＬ
Ｍの蓄積エネルギーによる起電力により、インダクタＬ
Ｍ、キャパシタＣ２、スイッチング素子Ｑ２、スイッチ
ング素子Ｑ１の経路で電流が流れる。このとき、同時
に、インダクタＬＭ、キャパシタＣ１、電源キャパシタ
ＥＣ、スイッチング素子Ｑ２、スイッチング素子Ｑ１の
経路でも電流が流れる。
【００１２】以上の動作を繰り返すことにより、負荷回
路ＬＯには、スイッチング素子Ｑ１，Ｑ２の側を正極と
する直流電圧が出力される。交流電源ＰＯＷのダイオー
ドＤ３，Ｄ４側が正極である場合には、ダイオードＤ１
に代えてダイオードＤ３、ダイオードＤ２に代えてダイ
オードＤ４がそれぞれ電流経路となる。出力極性を逆に
するためには、スイッチング素子Ｑ１，Ｑ４に代えて、
スイッチング素子Ｑ３，Ｑ２を同時にオン・オフさせれ
ば良い。これにより、負荷回路ＬＯには低周波の矩形波
電圧を供給することができ、また、交流電源ＰＯＷから
入力電流が流れる期間を長くして、入力電流歪みを改善
することができるものである。
路ＬＯには、スイッチング素子Ｑ１，Ｑ２の側を正極と
する直流電圧が出力される。交流電源ＰＯＷのダイオー
ドＤ３，Ｄ４側が正極である場合には、ダイオードＤ１
に代えてダイオードＤ３、ダイオードＤ２に代えてダイ
オードＤ４がそれぞれ電流経路となる。出力極性を逆に
するためには、スイッチング素子Ｑ１，Ｑ４に代えて、
スイッチング素子Ｑ３，Ｑ２を同時にオン・オフさせれ
ば良い。これにより、負荷回路ＬＯには低周波の矩形波
電圧を供給することができ、また、交流電源ＰＯＷから
入力電流が流れる期間を長くして、入力電流歪みを改善
することができるものである。
【００１３】
【実施例】本発明の実施例１を図２に示す。本実施例で
は、ダイオードＤ１，Ｄ２の直列回路と、ダイオードＤ
３，Ｄ４の直列回路と、ダイオードＤ７，Ｄ８の直列回
路を、電源キャパシタＥＣに逆並列接続すると共に、キ
ャパシタＣ１，Ｃ２の直列回路と、スイッチング素子Ｑ
１，Ｑ２の直列回路と、スイッチング素子Ｑ３，Ｑ４を
並列接続している。ただし、スイッチング素子Ｑ３，Ｑ
４には、逆方向電流を阻止するダイオードＤ５，Ｄ６を
直列に接続している。スイッチング素子Ｑ１，Ｑ２には
逆方向通電要素が並列接続されている。ダイオードＤ
１，Ｄ２の接続点とダイオードＤ３，Ｄ４の接続点の間
には、交流電源ＰＯＷが接続されている。キャパシタＣ
１，Ｃ２の接続点はダイオードＤ３，Ｄ４の接続点に接
続されている。ダイオードＤ３，Ｄ４の接続点とスイッ
チング素子Ｑ１，Ｑ２の接続点との間には、インダクタ
ＬＤが接続されており、また、ダイオードＤ７，Ｄ８の
接続点との間には、インダクタＬＭが接続されている。
さらに、ダイオードＤ７，Ｄ８の接続点と、スイッチン
グ素子Ｑ３，Ｑ４の接続点の間には、負荷回路ＬＯが接
続されている。
は、ダイオードＤ１，Ｄ２の直列回路と、ダイオードＤ
３，Ｄ４の直列回路と、ダイオードＤ７，Ｄ８の直列回
路を、電源キャパシタＥＣに逆並列接続すると共に、キ
ャパシタＣ１，Ｃ２の直列回路と、スイッチング素子Ｑ
１，Ｑ２の直列回路と、スイッチング素子Ｑ３，Ｑ４を
並列接続している。ただし、スイッチング素子Ｑ３，Ｑ
４には、逆方向電流を阻止するダイオードＤ５，Ｄ６を
直列に接続している。スイッチング素子Ｑ１，Ｑ２には
逆方向通電要素が並列接続されている。ダイオードＤ
１，Ｄ２の接続点とダイオードＤ３，Ｄ４の接続点の間
には、交流電源ＰＯＷが接続されている。キャパシタＣ
１，Ｃ２の接続点はダイオードＤ３，Ｄ４の接続点に接
続されている。ダイオードＤ３，Ｄ４の接続点とスイッ
チング素子Ｑ１，Ｑ２の接続点との間には、インダクタ
ＬＤが接続されており、また、ダイオードＤ７，Ｄ８の
接続点との間には、インダクタＬＭが接続されている。
さらに、ダイオードＤ７，Ｄ８の接続点と、スイッチン
グ素子Ｑ３，Ｑ４の接続点の間には、負荷回路ＬＯが接
続されている。
【００１４】本実施例の動作を図３に示す。図中、
（ａ）は交流電源ＰＯＷからの入力電圧、（ｂ）はキャ
パシタＣ１の電圧、（ｃ）はキャパシタＣ２の電圧、
（ｄ）はスイッチング素子Ｑ１のゲート・ソース間電
圧、（ｅ）はスイッチング素子Ｑ２のゲート・ソース間
電圧、（ｆ）はスイッチング素子Ｑ３のゲート・ソース
間電圧、（ｇ）はスイッチング素子Ｑ４のゲート・ソー
ス間電圧、（ｈ）はインダクタＬＭに流れる電流、
（ｉ）は交流電源ＰＯＷからの入力電流、（ｊ）は負荷
回路ＬＯに流れる電流、（ｋ）はインダクタＬＤに流れ
る電流である。
（ａ）は交流電源ＰＯＷからの入力電圧、（ｂ）はキャ
パシタＣ１の電圧、（ｃ）はキャパシタＣ２の電圧、
（ｄ）はスイッチング素子Ｑ１のゲート・ソース間電
圧、（ｅ）はスイッチング素子Ｑ２のゲート・ソース間
電圧、（ｆ）はスイッチング素子Ｑ３のゲート・ソース
間電圧、（ｇ）はスイッチング素子Ｑ４のゲート・ソー
ス間電圧、（ｈ）はインダクタＬＭに流れる電流、
（ｉ）は交流電源ＰＯＷからの入力電流、（ｊ）は負荷
回路ＬＯに流れる電流、（ｋ）はインダクタＬＤに流れ
る電流である。
【００１５】以下、スイッチング素子Ｑ２，Ｑ３が交互
にオン・オフする場合について、交流電源ＰＯＷのダイ
オードＤ１，Ｄ２側が正極、負荷回路ＬＯのスイッチン
グ素子Ｑ３，Ｑ４側が正極の場合について、本実施例の
動作を説明する。初期状態として、スイッチング素子Ｑ
２，Ｑ３がオフの状態で、キャパシタＣ１の両端電圧Ｖ
ｃ1 は電源キャパシタＥＣの両端電圧Ｖｅｃに等しく、
入力電圧Ｖｉｎよりも高いものとする。スイッチング素
子Ｑ３がオンすると、キャパシタＣ１、ダイオードＤ
５、スイッチング素子Ｑ３、負荷回路ＬＯ、インダクタ
ＬＭの経路で電流が流れると同時に、電源キャパシタＥ
Ｃから、ダイオードＤ５、スイッチング素子Ｑ３、負荷
回路ＬＯ、インダクタＬＭ、キャパシタＣ２を介して電
流が流れる。キャパシタＣ１の電荷が放出されて、その
電圧Ｖｃ1 が入力電圧Ｖｉｎに達すると、交流電源ＰＯ
Ｗから、ダイオードＤ１、ダイオードＤ５、スイッチン
グ素子Ｑ３、負荷回路ＬＯ、インダクタＬＭを介して電
流が流れる。その後、全スイッチング素子がオフする
と、インダクタＬＭの蓄積エネルギーによる起電力を電
源として、インダクタＬＭから交流電源ＰＯＷ、ダイオ
ードＤ１、電源キャパシタＥＣ、ダイオードＤ８を介し
て電流が流れる。次に、スイッチング素子Ｑ２がオンす
ると、キャパシタＣ２からインダクタＬＤ、スイッチン
グ素子Ｑ２を介して電流が流れると同時に、電源キャパ
シタＥＣからキャパシタＣ１、インダクタＬＤ、スイッ
チング素子Ｑ２を介して電流が流れる。その後、スイッ
チング素子Ｑ２がオフすると、インダクタＬＤ、スイッ
チング素子Ｑ１、キャパシタＣ１を介して電流が流れる
と同時に、インダクタＬＤ、スイッチング素子Ｑ１、電
源キャパシタＥＣ、キャパシタＣ２を介して電流が流れ
る。これにより、負荷回路ＬＯには一方向の電流が流れ
る。交流電源ＰＯＷの極性が反転すると、スイッチング
素子Ｑ２，Ｑ３に代えて、スイッチング素子Ｑ１，Ｑ４
を交互にオン・オフさせる。これにより、負荷回路ＬＯ
には逆方向の電流が流れる。
にオン・オフする場合について、交流電源ＰＯＷのダイ
オードＤ１，Ｄ２側が正極、負荷回路ＬＯのスイッチン
グ素子Ｑ３，Ｑ４側が正極の場合について、本実施例の
動作を説明する。初期状態として、スイッチング素子Ｑ
２，Ｑ３がオフの状態で、キャパシタＣ１の両端電圧Ｖ
ｃ1 は電源キャパシタＥＣの両端電圧Ｖｅｃに等しく、
入力電圧Ｖｉｎよりも高いものとする。スイッチング素
子Ｑ３がオンすると、キャパシタＣ１、ダイオードＤ
５、スイッチング素子Ｑ３、負荷回路ＬＯ、インダクタ
ＬＭの経路で電流が流れると同時に、電源キャパシタＥ
Ｃから、ダイオードＤ５、スイッチング素子Ｑ３、負荷
回路ＬＯ、インダクタＬＭ、キャパシタＣ２を介して電
流が流れる。キャパシタＣ１の電荷が放出されて、その
電圧Ｖｃ1 が入力電圧Ｖｉｎに達すると、交流電源ＰＯ
Ｗから、ダイオードＤ１、ダイオードＤ５、スイッチン
グ素子Ｑ３、負荷回路ＬＯ、インダクタＬＭを介して電
流が流れる。その後、全スイッチング素子がオフする
と、インダクタＬＭの蓄積エネルギーによる起電力を電
源として、インダクタＬＭから交流電源ＰＯＷ、ダイオ
ードＤ１、電源キャパシタＥＣ、ダイオードＤ８を介し
て電流が流れる。次に、スイッチング素子Ｑ２がオンす
ると、キャパシタＣ２からインダクタＬＤ、スイッチン
グ素子Ｑ２を介して電流が流れると同時に、電源キャパ
シタＥＣからキャパシタＣ１、インダクタＬＤ、スイッ
チング素子Ｑ２を介して電流が流れる。その後、スイッ
チング素子Ｑ２がオフすると、インダクタＬＤ、スイッ
チング素子Ｑ１、キャパシタＣ１を介して電流が流れる
と同時に、インダクタＬＤ、スイッチング素子Ｑ１、電
源キャパシタＥＣ、キャパシタＣ２を介して電流が流れ
る。これにより、負荷回路ＬＯには一方向の電流が流れ
る。交流電源ＰＯＷの極性が反転すると、スイッチング
素子Ｑ２，Ｑ３に代えて、スイッチング素子Ｑ１，Ｑ４
を交互にオン・オフさせる。これにより、負荷回路ＬＯ
には逆方向の電流が流れる。
【００１６】次に、本発明の実施例２を図４に示す。本
実施例では、ダイオードＤ１，Ｄ２の直列回路と、ダイ
オードＤ３，Ｄ４の直列回路を、電源キャパシタＥＣに
逆並列接続すると共に、キャパシタＣ１，Ｃ２の直列回
路と、スイッチング素子Ｑ１，Ｑ２の直列回路と、スイ
ッチング素子Ｑ３，Ｑ４の直列回路を並列接続してい
る。ただし、スイッチング素子Ｑ３，Ｑ４には、逆方向
電流を阻止するダイオードＤ５，Ｄ６を直列に接続して
いる。スイッチング素子Ｑ１，Ｑ２には逆方向通電要素
が並列接続されている。ダイオードＤ１，Ｄ２の接続点
とダイオードＤ３，Ｄ４の接続点の間には、交流電源Ｐ
ＯＷが接続されている。キャパシタＣ１，Ｃ２の接続点
はダイオードＤ３，Ｄ４の接続点に接続されている。ス
イッチング素子Ｑ１，Ｑ２の接続点とダイオードＤ３，
Ｄ４の接続点との間には、インダクタＬＭが接続されて
おり、また、スイッチング素子Ｑ３，Ｑ４の接続点との
間には、負荷回路ＬＯが接続されている。
実施例では、ダイオードＤ１，Ｄ２の直列回路と、ダイ
オードＤ３，Ｄ４の直列回路を、電源キャパシタＥＣに
逆並列接続すると共に、キャパシタＣ１，Ｃ２の直列回
路と、スイッチング素子Ｑ１，Ｑ２の直列回路と、スイ
ッチング素子Ｑ３，Ｑ４の直列回路を並列接続してい
る。ただし、スイッチング素子Ｑ３，Ｑ４には、逆方向
電流を阻止するダイオードＤ５，Ｄ６を直列に接続して
いる。スイッチング素子Ｑ１，Ｑ２には逆方向通電要素
が並列接続されている。ダイオードＤ１，Ｄ２の接続点
とダイオードＤ３，Ｄ４の接続点の間には、交流電源Ｐ
ＯＷが接続されている。キャパシタＣ１，Ｃ２の接続点
はダイオードＤ３，Ｄ４の接続点に接続されている。ス
イッチング素子Ｑ１，Ｑ２の接続点とダイオードＤ３，
Ｄ４の接続点との間には、インダクタＬＭが接続されて
おり、また、スイッチング素子Ｑ３，Ｑ４の接続点との
間には、負荷回路ＬＯが接続されている。
【００１７】本実施例の動作を図５に示す。図中、
（ａ）は交流電源ＰＯＷからの入力電圧、（ｂ）はキャ
パシタＣ１の電圧、（ｃ）はキャパシタＣ２の電圧、
（ｄ）はスイッチング素子Ｑ１のゲート・ソース間電
圧、（ｅ）はスイッチング素子Ｑ２のゲート・ソース間
電圧、（ｆ）はスイッチング素子Ｑ３のゲート・ソース
間電圧、（ｇ）はスイッチング素子Ｑ４のゲート・ソー
ス間電圧、（ｈ）はインダクタＬＭに流れる電流、
（ｉ）は交流電源ＰＯＷからの入力電流、（ｊ）は負荷
回路ＬＯに流れる電流である。
（ａ）は交流電源ＰＯＷからの入力電圧、（ｂ）はキャ
パシタＣ１の電圧、（ｃ）はキャパシタＣ２の電圧、
（ｄ）はスイッチング素子Ｑ１のゲート・ソース間電
圧、（ｅ）はスイッチング素子Ｑ２のゲート・ソース間
電圧、（ｆ）はスイッチング素子Ｑ３のゲート・ソース
間電圧、（ｇ）はスイッチング素子Ｑ４のゲート・ソー
ス間電圧、（ｈ）はインダクタＬＭに流れる電流、
（ｉ）は交流電源ＰＯＷからの入力電流、（ｊ）は負荷
回路ＬＯに流れる電流である。
【００１８】以下、スイッチング素子Ｑ２，Ｑ３が交互
にオン・オフする場合について、交流電源ＰＯＷのダイ
オードＤ１，Ｄ２側が正極、負荷回路ＬＯのスイッチン
グ素子Ｑ３，Ｑ４側が正極の場合について、本実施例の
動作を説明する。初期状態として、スイッチング素子Ｑ
２，Ｑ３がオフの状態で、キャパシタＣ１の両端電圧Ｖ
ｃ1 は電源キャパシタＥＣの両端電圧Ｖｅｃに等しく、
入力電圧Ｖｉｎよりも高いものとする。スイッチング素
子Ｑ３がオンすると、キャパシタＣ１、ダイオードＤ
５、スイッチング素子Ｑ３、負荷回路ＬＯ、インダクタ
ＬＭの経路で電流が流れる。このとき、同時に、電源キ
ャパシタＥＣ、ダイオードＤ５、スイッチング素子Ｑ
３、負荷回路ＬＯ、インダクタＬＭ、キャパシタＣ２の
経路でも電流が流れる。キャパシタＣ１の電荷が放出さ
れて、その電圧Ｖｃ1 が入力電圧Ｖｉｎに達すると、交
流電源ＰＯＷから、ダイオードＤ１、ダイオードＤ５、
スイッチング素子Ｑ３、負荷回路ＬＯ、インダクタＬＭ
の経路で電流が流れる。その後、全スイッチング素子が
オフすると、インダクタＬＭの蓄積エネルギーによる起
電力を電源として、インダクタＬＭから交流電源ＰＯ
Ｗ、ダイオードＤ１、電源キャパシタＥＣ、スイッチン
グ素子Ｑ２の経路で電流が流れる。次に、スイッチング
素子Ｑ２がオンされると、キャパシタＣ２、インダクタ
ＬＭ、スイッチング素子Ｑ２の経路で電流が流れると同
時に、電源キャパシタＥＣから、キャパシタＣ１、イン
ダクタＬＭ、スイッチング素子Ｑ２の経路で電流が流れ
る。その後、スイッチング素子Ｑ２がオフされると、イ
ンダクタＬＭ、スイッチング素子Ｑ１、キャパシタＣ１
の経路で電流が流れると同時に、インダクタＬＭ、スイ
ッチング素子Ｑ１、電源キャパシタＥＣ、キャパシタＣ
２の経路で電流が流れる。これにより、負荷回路ＬＯに
は一方向の電流が流れる。交流電源ＰＯＷの極性が反転
すると、スイッチング素子Ｑ２，Ｑ３に代えて、スイッ
チング素子Ｑ１，Ｑ４を交互にオン・オフさせる。これ
により、負荷回路ＬＯには逆方向の電流が流れる。
にオン・オフする場合について、交流電源ＰＯＷのダイ
オードＤ１，Ｄ２側が正極、負荷回路ＬＯのスイッチン
グ素子Ｑ３，Ｑ４側が正極の場合について、本実施例の
動作を説明する。初期状態として、スイッチング素子Ｑ
２，Ｑ３がオフの状態で、キャパシタＣ１の両端電圧Ｖ
ｃ1 は電源キャパシタＥＣの両端電圧Ｖｅｃに等しく、
入力電圧Ｖｉｎよりも高いものとする。スイッチング素
子Ｑ３がオンすると、キャパシタＣ１、ダイオードＤ
５、スイッチング素子Ｑ３、負荷回路ＬＯ、インダクタ
ＬＭの経路で電流が流れる。このとき、同時に、電源キ
ャパシタＥＣ、ダイオードＤ５、スイッチング素子Ｑ
３、負荷回路ＬＯ、インダクタＬＭ、キャパシタＣ２の
経路でも電流が流れる。キャパシタＣ１の電荷が放出さ
れて、その電圧Ｖｃ1 が入力電圧Ｖｉｎに達すると、交
流電源ＰＯＷから、ダイオードＤ１、ダイオードＤ５、
スイッチング素子Ｑ３、負荷回路ＬＯ、インダクタＬＭ
の経路で電流が流れる。その後、全スイッチング素子が
オフすると、インダクタＬＭの蓄積エネルギーによる起
電力を電源として、インダクタＬＭから交流電源ＰＯ
Ｗ、ダイオードＤ１、電源キャパシタＥＣ、スイッチン
グ素子Ｑ２の経路で電流が流れる。次に、スイッチング
素子Ｑ２がオンされると、キャパシタＣ２、インダクタ
ＬＭ、スイッチング素子Ｑ２の経路で電流が流れると同
時に、電源キャパシタＥＣから、キャパシタＣ１、イン
ダクタＬＭ、スイッチング素子Ｑ２の経路で電流が流れ
る。その後、スイッチング素子Ｑ２がオフされると、イ
ンダクタＬＭ、スイッチング素子Ｑ１、キャパシタＣ１
の経路で電流が流れると同時に、インダクタＬＭ、スイ
ッチング素子Ｑ１、電源キャパシタＥＣ、キャパシタＣ
２の経路で電流が流れる。これにより、負荷回路ＬＯに
は一方向の電流が流れる。交流電源ＰＯＷの極性が反転
すると、スイッチング素子Ｑ２，Ｑ３に代えて、スイッ
チング素子Ｑ１，Ｑ４を交互にオン・オフさせる。これ
により、負荷回路ＬＯには逆方向の電流が流れる。
【００１９】なお、スイッチング素子の逆方向通電要素
は、ＭＯＳＦＥＴに内蔵されたドレイン・ソース間の逆
方向ダイオードを用いても良いし、あるいは、バイポー
ラトランジスタのコレクタ・エミッタ間に外付けのダイ
オードを逆並列接続したものでも良い。
は、ＭＯＳＦＥＴに内蔵されたドレイン・ソース間の逆
方向ダイオードを用いても良いし、あるいは、バイポー
ラトランジスタのコレクタ・エミッタ間に外付けのダイ
オードを逆並列接続したものでも良い。
【００２０】
【発明の効果】本発明によれば、電源キャパシタと並列
に、この電源キャパシタよりも静電容量の小さい少なく
とも２つの小容量キャパシタの直列回路を接続し、少な
くとも１つの小容量キャパシタに整流回路を介して交流
電源を接続すると共に、少なくとも１つのスイッチング
手段とインピーダンス要素を介して負荷回路を接続し、
少なくとも１つの小容量キャパシタに少なくとも１つの
スイッチング手段を介してインピーダンス要素を接続し
たので、スイッチング電流の大幅な増大を招くことな
く、入力歪みを改善することができ、また、安定した低
周波の矩形波出力が得られるという効果がある。
に、この電源キャパシタよりも静電容量の小さい少なく
とも２つの小容量キャパシタの直列回路を接続し、少な
くとも１つの小容量キャパシタに整流回路を介して交流
電源を接続すると共に、少なくとも１つのスイッチング
手段とインピーダンス要素を介して負荷回路を接続し、
少なくとも１つの小容量キャパシタに少なくとも１つの
スイッチング手段を介してインピーダンス要素を接続し
たので、スイッチング電流の大幅な増大を招くことな
く、入力歪みを改善することができ、また、安定した低
周波の矩形波出力が得られるという効果がある。
【図１】本発明の基本回路を示す回路図である。
【図２】本発明の実施例１の回路図である。
【図３】本発明の実施例１の動作波形図である。
【図４】本発明の実施例２の回路図である。
【図５】本発明の実施例２の動作波形図である。
【図６】従来例の回路図である。
【符号の説明】 ＰＯＷ 交流電源 ＬＯ 負荷回路 ＬＭ インダクタ ＥＣ 電源キャパシタ Ｑ１〜Ｑ４ スイッチング素子 Ｄ１〜Ｄ４ ダイオード Ｃ１，Ｃ２ キャパシタ
Claims (19)
- 【請求項１】 電源キャパシタと並列に、この電源キ
ャパシタよりも静電容量の小さい少なくとも２つの小容
量キャパシタの直列回路を接続し、少なくとも１つの小
容量キャパシタに整流回路を介して交流電源を接続する
と共に、少なくとも１つのスイッチング手段とインピー
ダンス要素を介して負荷回路を接続し、少なくとも１つ
の小容量キャパシタに少なくとも１つのスイッチング手
段を介してインピーダンス要素を接続したことを特徴と
するインバータ装置。 - 【請求項２】 前記直列に接続された小容量キャパシ
タの数が２個であり、一方の小容量キャパシタに整流回
路を介して交流電源を接続すると共に、少なくとも１つ
のスイッチング手段とインピーダンス要素を介して負荷
回路を接続し、他方の小容量キャパシタに少なくとも１
つのスイッチング手段を介してインピーダンス要素を接
続したことを特徴とする請求項１記載のインバータ装
置。 - 【請求項３】 前記インピーダンス要素がインダクタ
であることを特徴とする請求項２記載のインバータ装
置。 - 【請求項４】 第１の小容量キャパシタと少なくとも
１つのスイッチング素子と共に閉ループを形成するイン
ダクタの一端を、第１の小容量キャパシタと第２の小容
量キャパシタの接続点に接続し、インダクタの他端を少
なくとも１つのスイッチング素子を介して第１の小容量
キャパシタの他端に接続すると共に、該スイッチング素
子の通電方向と逆極性のダイオードを介して第２の小容
量キャパシタの他端に接続したことを特徴とする請求項
３記載のインバータ装置。 - 【請求項５】 交流電源の極性が正の場合に一方のキ
ャパシタに電源電圧が印加され、交流電源の極性が負の
場合に他方のキャパシタに電源電圧が印加されるように
構成したことを特徴とする請求項３又は４に記載のイン
バータ装置。 - 【請求項６】 電源キャパシタの両端に、第１及び第
２のダイオードを直列接続した回路を逆並列に接続し、
第１及び第２のダイオードの接続点と前記２個の小容量
キャパシタの接続点との間に交流電源を接続したことを
特徴とする請求項５記載のインバータ装置。 - 【請求項７】 電源キャパシタの両端に、第１及び第
２のスイッチング素子を直列接続した回路を並列に接続
し、第１及び第２のスイッチング素子の接続点と前記２
個の小容量キャパシタの接続点との間にインダクタを接
続したことを特徴とする請求項６記載のインバータ装
置。 - 【請求項８】 前記第１及び第２のスイッチング素子
にそれぞれ逆方向通電要素を並列接続したことを特徴と
する請求項７記載のインバータ装置。 - 【請求項９】 電源キャパシタの両端に、第３及び第
４のダイオードを直列接続した回路を逆並列に接続し、
第３及び第４のダイオードの接続点と前記２個の小容量
キャパシタの接続点を接続したことを特徴とする請求項
６乃至８のいずれかに記載のインバータ装置。 - 【請求項１０】 電源キャパシタの両端に、第３及び第
４のスイッチング素子を直列接続した回路を並列に接続
し、第３及び第４のスイッチング素子の接続点と前記２
個の小容量キャパシタの接続点との間にインダクタと負
荷回路の直列回路を接続したことを特徴とする請求項６
乃至９のいずれかに記載のインバータ装置。 - 【請求項１１】 第１及び第２のスイッチング素子の接
続点と前記２個の小容量キャパシタの接続点との間に接
続されるインダクタと、第３及び第４のスイッチング素
子の接続点と前記２個の小容量キャパシタの接続点との
間で負荷回路と直列に接続されるインダクタを兼用した
ことを特徴とする請求項１０に記載のインバータ装置。 - 【請求項１２】 電源キャパシタと並列に、この電源キ
ャパシタよりも静電容量の小さい第１及び第２の小容量
キャパシタの直列回路を接続し、電源キャパシタの両端
に、第１及び第２のダイオードを直列接続した回路並び
に第３及び第４のダイオードを直列接続した回路をそれ
ぞれ逆並列に接続すると共に、第１及び第２のスイッチ
ング素子を直列接続した回路並び第３及び第４のスイッ
チング素子を直列接続した回路をそれぞれ電源キャパシ
タと並列に接続し、前記第１及び第２のスイッチング素
子にそれぞれ逆方向通電要素を並列接続し、第１及び第
２のダイオードの接続点と前記２個の小容量キャパシタ
の接続点との間に交流電源を接続し、前記２個の小容量
キャパシタの接続点と第１及び第２のスイッチング素子
の接続点との間にインダクタを接続し、第３及び第４の
ダイオードの接続点を前記２個の小容量キャパシタの接
続点に接続し、第１及び第２のスイッチング素子の接続
点と第３及び第４のスイッチング素子の接続点との間に
負荷回路を接続したことを特徴とするインバータ装置。 - 【請求項１３】 交流電源が一方の極性のときに、第１
及び第４のスイッチング素子が交互にオン・オフ動作
し、交流電源が他方の極性のときに、第３及び第２のス
イッチング素子が交互にオン・オフ動作を行うことを特
徴とする請求項１２記載のインバータ装置。 - 【請求項１４】 第１及び第２の小容量キャパシタの容
量が略同一の静電容量であることを特徴とする請求項１
２記載のインバータ装置。 - 【請求項１５】 前記第１及び第２の小容量キャパシタ
の接続点に一端を接続されたインダクタの他端と、第２
の小容量キャパシタの他端の間に、少なくとも１つのス
イッチング素子からなるスイッチング手段と負荷回路の
直列回路を接続したことを特徴とする請求項４に記載の
インバータ装置。 - 【請求項１６】 前記第１及び第２の小容量キャパシタ
の接続点に一端を接続されたインダクタの他端と、第２
の小容量キャパシタの他端の間に、第２の小容量キャパ
シタと逆極性のダイオードを接続したことを特徴とする
請求項１５記載のインバータ装置。 - 【請求項１７】 電源キャパシタと並列に、この電源キ
ャパシタよりも静電容量の小さい第１及び第２の小容量
キャパシタの直列回路を接続し、第１の小容量キャパシ
タと第２の小容量キャパシタの接続点にインダクタの一
端を接続し、インダクタの他端を、スイッチング手段を
介して第１の小容量キャパシタの他端に接続すると共
に、該スイッチング手段の通電方向と逆極性のダイオー
ドを介して第２の小容量キャパシタの他端に接続し、前
記ダイオードと並列に、第１及び第２のスイッチング素
子を直列接続した回路並び第３及び第４のスイッチング
素子を直列接続した回路を並列に接続し、第１及び第２
のスイッチング素子の接続点と第３及び第４のスイッチ
ング素子の接続点との間に負荷回路を接続し、第２のキ
ャパシタの両端に、第１及び第２のダイオードを直列接
続した回路並びに第３及び第４のダイオードを直列接続
した回路をそれぞれ逆並列に接続すると共に、第１及び
第２のダイオードの接続点と第３及び第４のダイオード
の接続点との間に交流電源を接続したことを特徴とする
インバータ装置。 - 【請求項１８】 電源キャパシタと並列に、この電源キ
ャパシタよりも静電容量の小さい第１及び第２の小容量
キャパシタの直列回路を接続し、電源キャパシタの両端
に、第１及び第２のダイオードを直列接続した回路と第
３及び第４のダイオードを直列接続した回路並びに第５
及び第６のダイオードを直列接続した回路をそれぞれ逆
並列に接続すると共に、第１及び第２のスイッチング素
子を直列接続した回路並び第３及び第４のスイッチング
素子を直列接続した回路をそれぞれ電源キャパシタと並
列に接続し、前記第１及び第２のスイッチング素子にそ
れぞれ逆方向通電要素を並列接続し、第１及び第２のダ
イオードの接続点と第３及び第４のダイオードの接続点
との間に交流電源を接続し、第３及び第４のダイオード
の接続点を前記２個の小容量キャパシタの接続点に接続
し、前記２個の小容量キャパシタの接続点と第１及び第
２のスイッチング素子の接続点との間に第１のインダク
タを接続し、前記２個の小容量キャパシタの接続点と第
５及び第６のダイオードの接続点との間に第２のインダ
クタを接続し、第５及び第６のダイオードと第３及び第
４のスイッチング素子の接続点との間に負荷回路を接続
したことを特徴とするインバータ装置。 - 【請求項１９】 電源キャパシタと並列に、この電源キ
ャパシタよりも静電容量の小さい第１及び第２の小容量
キャパシタの直列回路を接続し、電源キャパシタの両端
に、第１及び第２のダイオードを直列接続した回路並び
に第３及び第４のダイオードを直列接続した回路をそれ
ぞれ逆並列に接続すると共に、第１及び第２のスイッチ
ング素子を直列接続した回路並び第３及び第４のスイッ
チング素子を直列接続した回路をそれぞれ電源キャパシ
タと並列に接続し、前記第１及び第２のスイッチング素
子にそれぞれ逆方向通電要素を並列接続し、第１及び第
２のダイオードの接続点と前記２個の小容量キャパシタ
の接続点との間に交流電源を接続し、前記２個の小容量
キャパシタの接続点と第１及び第２のスイッチング素子
の接続点との間にインダクタを接続し、第３及び第４の
ダイオードの接続点を前記２個の小容量キャパシタの接
続点に接続し、第１及び第２のスイッチング素子の接続
点と第３及び第４のスイッチング素子の接続点との間に
負荷回路を接続し、交流電源が一方の極性のときに、第
１及び第４のスイッチング素子が交互にオン・オフ動作
し、交流電源が他方の極性のときに、第３及び第２のス
イッチング素子が交互にオン・オフ動作を行うことを特
徴とするインバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7248157A JPH0993960A (ja) | 1995-09-26 | 1995-09-26 | インバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7248157A JPH0993960A (ja) | 1995-09-26 | 1995-09-26 | インバータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0993960A true JPH0993960A (ja) | 1997-04-04 |
Family
ID=17174076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7248157A Pending JPH0993960A (ja) | 1995-09-26 | 1995-09-26 | インバータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0993960A (ja) |
-
1995
- 1995-09-26 JP JP7248157A patent/JPH0993960A/ja active Pending
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