JPH0997211A

JPH0997211A - バス制御装置、及びバス制御装置を含む情報処理装置

Info

Publication number: JPH0997211A
Application number: JP7252709A
Authority: JP
Inventors: Hideyo Tsuruta; 英世鶴田; Toru Kakiage; 透書上; Yuji Kamiyama; 祐史神山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-09-29
Filing date: 1995-09-29
Publication date: 1997-04-08

Abstract

(57)【要約】【目的】本来リトルエンディアンデータしか処理でき
ないマイコンで、応用によりビッグエンディアンデータ
の処理が必要である。しかもビッグエンディアンの処理
性能を、リトルエンディアンのそれと比べ劣化させたく
ない。【構成】エンディアンを識別するためのアドレス空間
判定器と、その判定の結果に従いデータのエンディアン
を切り替えるバイトアライナーを含む構成をなす。【効果】第１に、システムにおいて二つのエンディア
ンのデータ及び装置を両立する。第２に、データ長にか
かわらず、いずれのエンディアンのデータでも同じ速度
で高速に転送できる。第３に、エンディアン判定が容易
である。アドレス空間毎にエンディアンを固定して割り
当てているため、アドレス情報のみからエンディアンを
高速に識別できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置におい
て、二通りのバイト並び順形式で表現されたデータを同
等に処理できるバス制御装置に関する。

【０００２】

【従来の技術】いわゆるマイコン（マイクロコンピュー
タ，マイクロプロセッサ，マイクロコントローラを含
む）は処理するデータの形式により、上位バイトを高い
アドレスに置くバイト並び順形式（以下、リトルエンデ
ィアンと呼ぶ）と上位バイトを低いアドレスに置くバイ
ト並び順形式（以下、ビッグエンディアンと呼ぶ）の２
種類に大別できる。エンディアンにはビット単位のエン
ディアン（ビット極性）とバイト単位のエンディアン
（バイト極性）の２通りの意味があるが、本明細書中で
単にエンディアンと言えばバイト単位のエンディアンを
指す。

【０００３】マイコンは、暗黙にリトルまたはビッグい
ずれかのエンディアンで機能することを想定する。現在
利用されているほとんどの32ビット以上のマイコンは、
暗黙のエンディアンと異なる方のエンディアンデータも
処理できるように何らかのエンディアン切り替え機能を
持つ。主なエンディアン切り替え方式として、次のよう
な例が実現されている。

【０００４】・プログラム状態語(PSW)中のモードビッ
トへ書き込む方法・外部制御端子（信号）の値を切替える方法・アドレス空間を判定する方法また、主なバイト並べ換え方式として、次のような例が
実現されている。

【０００５】・バイト並べ換え命令によりソフトウェア
で交換する方法・アドレスの下位ビットを反転させる方法・バイトアライナーで並べ換える方法従来例のバス制御装置を含むシステムの構成を説明す
る。図９，図１０，図１１は、それぞれ第１，２，３従
来例のバス制御装置を含むシステム構成図を示す。従来
例は必ずしも32ビットのマイコンではないが、以下では
32ビットマイコンに統一して説明する。同図において、
32ビットマイコン９０１，１００１，１１０１は、シス
テム全体を制御する。バス制御装置９０２，１００２，
１１０２は、マイコンと外部バスとのインターフェイス
である。CPUコア９０３，１００３，１１０３は、マイ
コン９０１，１００１，１１０１の核として汎用的なプ
ログラム処理を行う。これらは、リトルエンディアンデ
ータのみを処理できるとする。内蔵命令メモリ９０４，
１００４，１１０４は、CPUコア９０３，１００３，１
１０３が処理する命令を格納する。内蔵データRAM９０
５，１００５，１１０５は、CPUコア９０３，１００
３，１１０３から高速にアクセスできる作業用のデータ
を格納する。DMAコントローラ(DMAC)９０６，１００
６，１１０６は、CPUコア９０３，１００３，１１０３
と独立にDMA処理を制御する。32ビットの外部アドレス
バス９０７，１００７，１１０７は、アドレスデータを
転送する。32ビットの外部データバス９０８，１００
８，１１０８は、１バイトから４バイトのデータを転送
する。ビッグエンディアン入出力装置９０９，１００
９，１１０９は、インターフェイスがビッグエンディア
ン形式である周辺機器である。これらは、外部メモリ空
間にアドレスを割り当てられ、CPUコア９０３，１００
３，１１０３から外部メモリと同様にアクセスできる。
特にビッグエンディアン入出力装置９０９は、外部メモ
リ空間のビッグエンディアン領域に置かれる。外部メモ
リ９１０，１０１０，１１１０は、通常DRAMなどであ
る。バイトアライナー９１１，１０１１，１１１１は、
データのバイト順を入れ替える。バイトアライナー９１
１，１０１１は、リトルエンディアンのみに対応するデ
ータ転送パスを持つ。バイトアライナー１１１１は、両
エンディアンに対応するデータ転送パスを持ち、データ
のエンディアンを他方のエンディアンに変換できる。ア
ドレス空間判定器９１２は、アドレスの一部のビットを
見てアドレス空間を判定し、更に他のビットを見ていず
れのエンディアン領域をアクセスするかを判定する。ア
ドレス下位ビット反転器９１３，１０１３は、ビッグエ
ンディアン空間をアクセスする場合アドレスの下位2ビ
ットを反転させる。

【０００６】外部のビッグエンディアン入出力装置また
は外部メモリにCPUコア９０３，１００３，１１０３が
アクセスする場合について、三つの従来例のバス制御装
置を含むシステムの動作を説明する。（１）第１従来例・アドレスを見て、アドレス空間判定器９１２でアクセ
スするデータのエンディアンを判定する。・ビッグエンディアン領域と判定したら、アドレス下位
ビット反転器９１３で外部アドレス出力の下位2ビット
を反転する。さもなければ、反転しない。・CPUコア９０３、あるいはDMAC９０６は、バイト単位
で外部空間とデータを入出力する。（２）第２従来例・リセット後に、CPUコア１００３中のPSW中のモードビ
ットにソフトウェアでエンディアンモードを書き込む。・ビッグエンディアンモードならば、アドレス下位ビッ
ト反転器１０１３で外部アドレス出力の下位2ビットを
反転する。さもなければ、反転しない。・CPUコア１００３、あるいはDMAC１００６は、バイト
単位で外部空間とデータを入出力する。（３）第３従来例・リセット後に、CPUコア１１０３中のPSW中のモードビ
ットにソフトウェアでエンディアンモードを書き込む。・バイトアライナー１１１１は、エンディアンモードで
指定されたエンディアンに対応する転送パスを選択し、
エンディアンを変換しながらデータを入出力する。

【０００７】ビッグエンディアン入出力装置９０９，１
００９，１１０９として、例えばCD-ROMドライブなどが
具体的に挙げられる。CD-ROMドライブでは、媒体のCD-R
OMのフォーマットがビッグエンディアンとして規定され
ている。逆にリトルエンディアン入出力装置としては、
インテル社のX86系マイクロプロセッサを使用するパソ
コンや、それを組み込んだ周辺機器が挙げられる。この
ように、周辺機器毎にエンディアンがばらばらであるた
め、一つのシステム中で異なるエンディアンの装置が混
在することがある。エンディアンにかかわらず、システ
ム中の両エンディアンデータをひとつのマイコンで同時
に処理することが求められている。

【０００８】

【発明が解決しようとする課題】第１と第２従来例で
は、ビッグエンディアンデータの転送の場合、1バイ
ト、2バイト、4バイトいずれのデータでもバイト単位に
転送せねばならないので転送速度が遅い。また、反転さ
れるアドレス下位2ビットの出力タイミングが遅れる。
第２と第３従来例では、一つのシステム中で二つのエン
ディアンが両立しないため両エンディアンのデータを同
時に処理できないし、データのエンディアンを変換する
こともできない。実際には、リセット直後にしかエンデ
ィアンモードを変更できない仕様としているマイコンが
多い。

【０００９】本発明はかかる点に鑑み、本発明は一つの
システム中で二つのエンディアンが両立し、しかも異な
るエンディアンのデータを処理する場合でも転送速度を
落とさない新規のバス制御装置を提供することを目的と
する。

【００１０】

【課題を解決するための手段】上記の課題を解決するた
め、本発明のバス制御装置は、アドレスの上位ビットを
見てアクセスするデータ領域がリトルとビッグいずれの
エンディアン領域にあるかを識別するアドレス空間判定
手段と、データ転送時に前記アドレス空間判定手段にお
いて外部データアドレス空間のリトルエンディアン領域
に対しアクセスすると判定した場合、リトルエンディア
ンのバイト並び順を保存するパスを通し、一方外部デー
タアドレス空間のビッグエンディアン領域に対しアクセ
スすると判定した場合、内部のリトルエンディアン形式
と外部のビッグエンディアン形式との間でバイト順を並
べ替えて互いに変換するパスを通すバイト並べ替え手段
を備える。

【００１１】

【作用】本発明のバス制御装置は前記の構成により、内
部においてデータをリトルエンディアン形式で処理し、
外部データアドレス空間をリトルエンディアン形式でデ
ータを格納するリトルエンディアン領域とビッグエンデ
ィアン形式でデータを格納するビッグエンディアン領域
とに分け、リトルエンディアンのデータや外部入出力装
置は、システム中のリトルエンディアン領域にあらかじ
め割り当て、ビッグエンディアンのデータや外部入出力
装置は、システム中のビッグエンディアン領域にあらか
じめ割り当てる。

【００１２】外部にデータアクセスする場合、アドレス
空間判定手段でデータアドレスの上位ビットに基づきど
のデータ空間にあるかを識別する。更に、データアドレ
ス中の他の1ビットに基づきいずれのエンディアンのデ
ータであるかを識別する。

【００１３】リトルエンディアンデータをアクセスする
場合、バイトアライナーでデータ長に応じて通常の整列
（アラインメント）処理を施した後、入出力する。ビッ
グエンディアンデータをロードする場合、バイトアライ
ナーでデータ長に応じて通常のアラインメント処理を施
すと同時に、データのバイト順をリトルエンディアンの
順序に並べ替え、リトルエンディアンデータに変換して
入力する。内部のリトルエンディアンデータをビッグエ
ンディアン領域にストアする場合、バイトアライナーで
データ長に応じて通常のアラインメント処理を施すと同
時に、データのバイト順をビッグエンディアンの順序に
並べ替え、ビッグエンディアンデータに変換して出力す
る。

【００１４】

【実施例】以下の説明中で、右側に表示されるバイトは
左側のバイトより下位である。また、ビット単位の並び
はリトルエンディアンであるとする。メモリ上にあるデ
ータは、その語長境界にアラインメントされたアドレス
に置かれるものとする。本実施例のバス制御装置を含む
システムは、外部32または16または8ビットバスをサポ
ートするものとする。

【００１５】まず、バイト極性に関連するメモリのアド
レシングとバスインターフェイスについて説明する。4
バイトのデータLを次のように1バイトのa,b,c,dの並び
で表現する。 L = (a b c d) ここでaが最上位バイト、dが最下位バイトである。外部
データバス幅が8ビットである場合、リトルエンディア
ンでは、メモリにLは図８（ａ）のように格納される。
ビッグエンディアンでは、メモリにLは図８（ｂ）のよ
うに格納される。外部データバス幅が16ビット及び32ビ
ットである場合、リトルエンディアンではメモリにLは
それぞれ図８の（ｃ）と（ｄ）のように格納される。図
中、左側のバイトが外部データバスの上位バイトに接続
されるとする。ビッグエンディアンでは、外部メモリと
システムバスとの物理的な接続方式の違いを反映して、
Lを格納するメモリモデルにいくつかの形式が考えられ
る。ここでは外部データバス幅が16ビット及び32ビット
である場合、Lは物理的にメモリにそれぞれ図８の
（ｅ）と（ｆ）のように格納されるものとする。つま
り、ビッグエンディアン入出力装置の高位側の（低いア
ドレスの）バイトが、16または32ビットのシステムバス
の高位側の（リトルエンディアンにおける高いアドレス
の）バイトに対応するように接続されるものとする。

【００１６】本実施例のシステム構成を説明する。図１
は、実施例のバス制御装置を含むシステム構成図を示
す。同図において、１０１から１１２は、従来例の対応
する構成要素と同等の役割を持つ。CPUコア１０３はリ
トルエンディアンデータのみを処理できるように設計さ
れているものとする。

【００１７】本実施例のシステムにおいて、図７に示す
ように、32ビットのアドレスマップの内、外部空間に割
り当てる領域を二つのエンディアンデータ用に二分す
る。図７（ａ）と図７（ｂ）は、それぞれ32ビットマイ
コン１０１が命令メモリを内蔵する動作モード（メモリ
拡張モード）と、内蔵しない動作モード（プロセッサモ
ード）におけるアドレスマップの一例である。外部空間
をアクセスする際、アドレス空間判定器１１２は32ビッ
トアドレスA31〜A0の上位3ビットA31〜A29を見て、いず
れのエンディアンの領域にアクセスしているかをアクセ
スの度に判定する。具体的には、A31とA30を見て内部ま
たは外部メモリのいずれにアクセスするかを判定し、外
部メモリ空間へのアクセスの場合、更にA29を見て、ビ
ッグあるいはリトルエンディアンいずれの領域にアクセ
スするかを判定する。但し、同図に示すように内部メモ
リ空間と命令メモリ空間と外部I/O空間は、リトルエン
ディアンデータのみを格納するものとする。従ってアド
レス(A31,A30,..,A0)にアクセスする場合、そのアドレ
スがビッグエンディアン領域にあることを示す論理BER
は、 BER=EXT・(A31・A30・A29)+PROC・(A31・A30・A29+A31
・A30・A29) である。ここで、EXTとPROCはそれぞれメモリ拡張モー
ドとプロセッサモードを示す論理であり、変数の上線は
論理反転を表わす。BERが真ならばビッグエンディアン
領域と、偽ならばリトルエンディアン領域と判断する。

【００１８】エンディアンに関する情報はバイトアライ
ナー１１１に伝えられる。バイトアライナー１１１は、
外部データバス幅，エンディアン，転送データの長さの
三つの情報に基づき、転送に必要なパスを選択すること
によりバイト順を並べ変える。図２〜図４にこれら三つ
の情報と選択されるバイトアライナー１１１のバイト並
べ替えパスとの関係を示す。同図において、BCBUSはCPU
コア１０３との間を接続する内部バスであり、EXBUSは
外部データバス１０８との間を接続する内部バスであ
る。矢印付き実線で示される一本のパスの幅は、1バイ
ト即ち8ビットである。外部データバス幅が8，16，32ビ
ットである場合、それぞれ図２，図３，図４に示され
る。各々について、外部のデータがリトル，ビッグエン
ディアンである場合、それぞれ（ａ），（ｂ）に示され
る。更に各々について、転送するデータ長が4，2，1バ
イトである場合に必要なパスが示される。図２〜図４の
中で、転送にかかるサイクル数と、何番目のサイクルに
どのパスを通るかに関し、丸で囲んだ数字で示す。本実
施例では、転送路が転送するデータ幅より狭い場合、常
に低いアドレスにあるバイトから先に転送するものとす
る。ここで付した数字は、転送するデータが4バイト境
界アドレスに整列されている場合に対応する。丸で囲ん
だ数字を付されていないパスは、4バイト境界に整列さ
れていない場合に使われる。

【００１９】図５に、図２〜図４に示されたアライナー
パスを外部バス幅毎にまとめた。図５（ａ），（ｂ），
（ｃ）は、それぞれ図２，図３，図４をまとめたもので
ある。図５（ｄ）はそれらをすべてまとめ、最終的に本
実施例のバイトアライナー１１１に必要なすべてのパス
を示す。（表１）に、外部データバスサイズとサポート
するエンディアン毎に、本実施例において必要となるバ
イトアライナー１１１の転送パスの本数を掲げる。

【００２０】

【表１】

【００２１】CPUコア１０３内部には別のバイトアライ
ナーが設けられる。このバイトアライナーは、8ビット
と16ビットのデータアクセス時に内部32ビットのデータ
パスとの間で整合をとる働きをする。このバイトアライ
ナーの動作は、エンディアンと外部データバスサイズに
依存しない。データをロードする場合、データの長さが
8ビットないし16ビットであれば、データを32ビット幅
の右詰めの位置に配置する。データをストアする場合、
データの長さが8ビットないし16ビットであれば、内部
レジスタ内で右詰めされたデータをアドレスに従って32
ビット幅内の適当な位置に配置する。CPUコア１０３内
部のバイトアライナーのバイト並べ替え操作用のパス構
成を（図６）に示す。データ長が4，2，1バイトである
場合、それぞれ（図６）の（ａ），（ｂ），（ｃ）にバ
イトアライナーのパスを示す。（図６）（ｄ）にそれら
をまとめ、CPUコア１０３内部のバイトアライナーに必
要なすべてのパスを示す。CPUコア１０３内部のバイト
アライナーでは、8本の8ビットパスが必要である。

【００２２】本実施例の動作を以下に説明する。本実施
例は、CPUコア１０３内部のレジスタと外部との間でリ
トルまたはビッグエンディアンデータを転送することが
できる。また、外部のビッグエンディアンデータをCPU
コア１０３内部のレジスタに転送した後に、外部のリト
ルエンディアン領域に転送することにより、ビッグエン
ディアンデータをリトルエンディアンデータに変換でき
る。逆も同様である。DMAの場合でも同様のデータ処理
が可能である。以下、（表２）に示すようにデータ転送
を場合分けし、それぞれについて動作の流れを記述す
る。

【００２３】

【表２】

【００２４】（１）リトルエンディアンデータのロード外部のリトルエンディアンデータをリトルエンディアン
領域からフェッチし、バイトアライナー１１１を経由し
てバイト順を並べ変えずにCPUコア１０３内部のレジス
タに格納する。（２）リトルエンディアン領域へのストア CPUコア１０３内部のレジスタ中のデータを読み出し、
バイトアライナー１１１を経由してバイト順を並べ変え
ずに外部のリトルエンディアン領域に格納する。（３）ビッグエンディアンデータのロード外部のビッグエンディアンデータをビッグエンディアン
領域からフェッチする。バイトアライナー１１１で外部
データバス幅とデータ長に応じてバイト並べ替え操作を
行うことにより、ビッグエンディアンデータをリトルエ
ンディアンデータに変換する。変換されたデータをCPU
コア１０３内部のレジスタに格納する。（４）ビッグエンディアン領域へのストア CPUコア１０３内部のレジスタ中のデータを読み出す。
バイトアライナー１１１でバイト並べ替え操作を行うこ
とにより、（３）と逆にリトルエンディアンデータをビ
ッグエンディアンデータに変換する。変換されたデータ
を指定された外部のビッグエンディアン領域に格納す
る。（５）リトルエンディアン領域からリトルエンディアン
領域へのDMA転送上記（１）の要領でリトルエンディアンデータをロード
し、DMAC１０６内部のレジスタに一旦格納する。続い
て、上記（２）の要領でDMAC１０６内部のレジスタ内の
データをストアする。DMAC１０６内部でのデータ形式
は、常にリトルエンディアンとする。（６）ビッグエンディアン領域からリトルエンディアン
領域へのDMA転送上記（３）の要領でビッグエンディアンデータをロード
し、DMAC１０６内部のレジスタに一旦格納する。続い
て、上記（２）の要領でDMAC１０６内部のレジスタ内の
データをストアする。（７）リトルエンディアン領域からビッグエンディアン
領域へのDMA転送上記（１）の要領でリトルエンディアンデータをロード
し、DMAC１０６内部のレジスタに一旦格納する。続い
て、上記（４）の要領でDMAC１０６内部のレジスタ内の
データをストアする。（８）ビッグエンディアン領域からビッグエンディアン
領域へのDMA転送上記（３）の要領でビッグエンディアンデータをロード
し、DMAC１０６内部のレジスタに一旦格納する。続い
て、上記（４）の要領でDMAC１０６内部のレジスタ内の
データをストアする。

【００２５】本実施例によれば、最大3ビットのアドレ
スをデコードしてアクセスすべきデータ領域のエンディ
アンを高速に判定し、更にバイト単位のパスを切り替え
てバイト順を高速に並べ替えることが可能となる。従っ
て、パイプライン制御されるマイコンのデータ転送サイ
クルを伸ばすことなく、データ転送毎のエンディアン切
り替え機能をマイコンに付加することができる。

【００２６】なお本実施例において、ビッグエンディア
ンのみに対応するCPUコアにリトルエンディアンデータ
を扱わせる場合でも、アライナーパスを変更すれば同じ
システム構成が適用できる。実施例の記述中でビッグと
リトルを入れ換えても、本発明は同様に有効である。ビ
ッグエンディアンの外部バス構成が異なる場合でも、ア
ライナーパスを変更すれば同じシステム構成が適用でき
る。

【００２７】

【発明の効果】従来は、アドレス出力の下位2ビットを
反転させてバイト単位でデータを転送することによりエ
ンディアンを交換するため、データ転送性能が劣化して
いた。またエンディアンを状態フラグ中のモードビット
や端子の値で切り替えるため、いずれか一方のエンディ
アンのデータしか処理できなかった。本発明のバス制御
装置によれば、アドレスの上位ビットを見てエンディア
ンを判定し、かつバイトアライナーによりデータのエン
ディアンを切り替えることにより、エンディアンによら
ない高速なデータ転送と両方のエンディアンデータの同
時処理が可能になる。

【図面の簡単な説明】

【図１】実施例のバス制御装置を含むシステム構成図

【図２】バス制御装置内のバイトアライナー１１１のパ
ス構成を示す図

【図３】バス制御装置内のバイトアライナー１１１のパ
ス構成を示す図

【図４】バス制御装置内のバイトアライナー１１１のパ
ス構成を示す図

【図５】外部バス幅毎のバイトアライナー１１１のパス
構成のまとめを示す図

【図６】CPUコア内のバイトアライナーのパス構成を示
す図

【図７】エンディアンを識別するためのアドレス空間の
領域分割を示す図

【図８】外部バスと外部メモリモデルの概念図

【図９】第１従来例のバス制御装置を含むシステム構成
図

【図１０】第２従来例のバス制御装置を含むシステム構
成図

【図１１】第３従来例のバス制御装置を含むシステム構
成図

【符号の説明】

１０１ 32ビットマイコン１０２バス制御装置１０３ CPUコア１０４内蔵命令メモリ１０５内蔵データRAM １０６ DMAコントローラ(DMAC) １０７外部アドレスバス１０８外部データバス１０９ビッグエンディアン入出力装置１１０外部メモリ１１１バイトアライナー１１２アドレス空間判定器

Claims

【特許請求の範囲】

【請求項１】データアドレス空間を第１のバイト並び順
形式でデータを格納する第１のバイト並び順領域と第２
のバイト並び順形式でデータを格納する第２のバイト並
び順領域とに分け、アドレスの特定のビットに基づいて
アクセスするデータ領域が第１と第２いずれのバイト並
び順領域にあるかを識別するアドレス空間判定手段と、
データ転送時に前記アドレス空間判定手段において第１
のバイト並び順領域に対しアクセスすると判定した場合
受け取った第１のバイト並び順のデータを同じバイト並
び順で入出力し、前記アドレス空間判定手段において第
２のバイト並び順領域に対しアクセスすると判定した場
合第１のバイト並び順形式と第２のバイト並び順形式と
の間でバイト順を並べ替えて変換し入出力するバイト並
べ替え手段を備えることを特徴とするバス制御装置。
【請求項２】アドレスの特定の1ビットに基づいてアク
セスするデータ領域が第１と第２いずれのバイト並び順
領域にあるかを識別するアドレス空間判定手段を備える
ことを特徴とする請求項１記載のバス制御装置。
【請求項３】データアドレス空間を第１のバイト並び順
形式でデータを格納する第１のバイト並び順領域と第２
のバイト並び順形式でデータを格納する第２のバイト並
び順領域とに分け、アドレスの特定のビットに基づいて
アクセスするデータ領域がどのデータアドレス空間にあ
るかを判断し、アクセスするデータ領域が特定のデータ
アドレス空間にあると判断した場合アドレスの他の特定
のビットに基づいてアクセスするデータ領域が第１と第
２いずれのバイト並び順領域にあるかを識別するアドレ
ス空間判定手段と、データ転送時に前記アドレス空間判
定手段において特定のデータアドレス空間の第１のバイ
ト並び順領域に対しアクセスすると判定した場合第１の
バイト並び順を同じバイト並び順で入出力し、前記アド
レス空間判定手段において特定のデータアドレス空間の
第２のバイト並び順領域に対しアクセスすると判定した
場合第１のバイト並び順形式と第２のバイト並び順形式
との間でバイト順を並べ替えて変換し入出力するバイト
並べ替え手段を備えることを特徴とするバス制御装置。
【請求項４】アドレスの特定のビットに基づいてアクセ
スするデータ領域がどのデータアドレス空間にあるかを
判断し、アクセスするデータ領域が特定のデータアドレ
ス空間にあると判断した場合アドレスの他の1ビットに
基づいてアクセスするデータ領域が第１と第２いずれの
バイト並び順領域にあるかを識別するアドレス空間判定
手段を備えることを特徴とする請求項３記載のバス制御
装置。
【請求項５】第１のバイト並び順形式で内部データを処
理するデータ処理手段と、外部データアドレス空間を第
１のバイト並び順形式でデータを格納する第１のバイト
並び順領域と第２のバイト並び順形式でデータを格納す
る第２のバイト並び順領域とに分け、アドレスの特定の
ビットに基づいてアクセスするデータ領域が第１と第２
いずれのバイト並び順領域にあるかを識別するアドレス
空間判定手段と、データ転送時に前記アドレス空間判定
手段において外部データアドレス空間の第１のバイト並
び順領域に対しアクセスすると判定した場合受け取った
第１のバイト並び順のデータを同じバイト並び順で入出
力し、前記アドレス空間判定手段において外部データア
ドレス空間の第２のバイト並び順領域に対しアクセスす
ると判定した場合第１のバイト並び順形式と第２のバイ
ト並び順形式との間でバイト順を並べ替えて変換し入出
力するバイト並べ替え手段を備えることを特徴とする情
報処理装置。
【請求項６】アドレスの1ビットに基づいてアクセスす
るデータ領域が第１と第２いずれのバイト並び順領域に
あるかを識別するアドレス空間判定手段を備えることを
特徴とする請求項５記載の情報処理装置。
【請求項７】第１のバイト並び順形式で内部データを処
理するデータ処理手段と、外部データアドレス空間を第
１のバイト並び順形式でデータを格納する第１のバイト
並び順領域と第２のバイト並び順形式でデータを格納す
る第２のバイト並び順領域とに分け、アドレスの特定の
ビットに基づいてアクセスするデータ領域が外部データ
アドレス空間にあるか否かを判断し、アクセスするデー
タ領域が外部データアドレス空間にあると判断した場合
アドレスの他の特定のビットに基づいてアクセスするデ
ータ領域が第１と第２いずれのバイト並び順領域にある
かを識別するアドレス空間判定手段と、データ転送時に
前記アドレス空間判定手段において外部データアドレス
空間の第１のバイト並び順領域に対しアクセスすると判
定した場合第１のバイト並び順を同じバイト並び順で入
出力し、前記アドレス空間判定手段において外部データ
アドレス空間の第２のバイト並び順領域に対しアクセス
すると判定した場合内部の第１のバイト並び順形式と外
部の第２のバイト並び順形式との間でバイト順を並べ替
えて変換し入出力するバイト並べ替え手段を備えること
を特徴とする情報処理装置。
【請求項８】アドレスの特定のビットに基づいてアクセ
スするデータ領域が外部データアドレス空間にあるか否
かを判断し、アクセスするデータ領域が外部データアド
レス空間にあると判断した場合アドレスの他の1ビット
に基づいてアクセスするデータ領域が第１と第２いずれ
のバイト並び順領域にあるかを識別するアドレス空間判
定手段を備えることを特徴とする請求項７記載の情報処
理装置。