JPS63174157A - マイクロプロセツサ装置 - Google Patents
マイクロプロセツサ装置Info
- Publication number
- JPS63174157A JPS63174157A JP62004882A JP488287A JPS63174157A JP S63174157 A JPS63174157 A JP S63174157A JP 62004882 A JP62004882 A JP 62004882A JP 488287 A JP488287 A JP 488287A JP S63174157 A JPS63174157 A JP S63174157A
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- JP
- Japan
- Prior art keywords
- data
- circuit
- memory
- data bus
- mpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
複数バイトのデータを転送する内部データバスをそなえ
、該内部データバスをそのまま外部データバスに接続す
る第１の回路と、該内部データバスをバイトスワツパ回
路を介して外部データバスに接続する第２の回路とが、
該内部データバスと該外部データバスとの間に選択的に
切換え接続されるようにしたマイクロプロセッサ装置で
あって、メモリアクセス時にアクセスされるデータのバ
イト並びを異にするマイクロプロセッサ装置同志間での
データの互換性が確保されている。
、該内部データバスをそのまま外部データバスに接続す
る第１の回路と、該内部データバスをバイトスワツパ回
路を介して外部データバスに接続する第２の回路とが、
該内部データバスと該外部データバスとの間に選択的に
切換え接続されるようにしたマイクロプロセッサ装置で
あって、メモリアクセス時にアクセスされるデータのバ
イト並びを異にするマイクロプロセッサ装置同志間での
データの互換性が確保されている。
本発明はマイクロプロセッサ装置に関し、複数バイトに
わたるデータ（例えば１６ビツトのデータ）をメモリか
ら読み出し、またはメモリに書き込むように構成されて
いるマイクロプロセッサ装置に関する。
わたるデータ（例えば１６ビツトのデータ）をメモリか
ら読み出し、またはメモリに書き込むように構成されて
いるマイクロプロセッサ装置に関する。
従来この種のマイクロプロセッサ装置（例えば１６ビツ
ト又は３２ビツトＭＰＵ）においては、複数バイトにわ
たるデータをメモリ （バイト単位にアドレスから付さ
れている）に格納する場合、下位アドレスが上位アドレ
スに向ってデータの下位バイトから順に格納していく方
法と、逆に該データの上位バイトから順に格納していく
方法の二種類が存在し、そのどちらを採用するがはプロ
セッサごとにまちまちであった。
ト又は３２ビツトＭＰＵ）においては、複数バイトにわ
たるデータをメモリ （バイト単位にアドレスから付さ
れている）に格納する場合、下位アドレスが上位アドレ
スに向ってデータの下位バイトから順に格納していく方
法と、逆に該データの上位バイトから順に格納していく
方法の二種類が存在し、そのどちらを採用するがはプロ
セッサごとにまちまちであった。
このため、異なるコンピュータシステム間のデータを互
換性や周辺ＩＣの互換性がなく （例えば一方のタイプ
のＭＰＵで該複数バイトのデータを書込んで他方のタイ
プのＭＰＵで該データを読出すとバイト並びが逆になっ
たデータが読出されてしまう）、この非互換性をソフト
ウェアや外付は回路で吸収しているために、システム性
能の低下、およびソフト／ハード開発の負担増加を招く
という問題点があった。
換性や周辺ＩＣの互換性がなく （例えば一方のタイプ
のＭＰＵで該複数バイトのデータを書込んで他方のタイ
プのＭＰＵで該データを読出すとバイト並びが逆になっ
たデータが読出されてしまう）、この非互換性をソフト
ウェアや外付は回路で吸収しているために、システム性
能の低下、およびソフト／ハード開発の負担増加を招く
という問題点があった。
本発明はかかる問題点を解決するためになされたもので
、ＭＰＵのメモリアクセス時にアクセスされるデータの
バイト並びを逆転するハード機構を該ＭＰＵ内部に設け
、該ＭＰＵからメモリに複数バイトのデータを格納する
（または該メモリから複数バイトのデータを読み出す）
にあたり、上記二種類の格、納方法（または読み出し方
法）を選択して使い分けることができるようにしたもの
である。
、ＭＰＵのメモリアクセス時にアクセスされるデータの
バイト並びを逆転するハード機構を該ＭＰＵ内部に設け
、該ＭＰＵからメモリに複数バイトのデータを格納する
（または該メモリから複数バイトのデータを読み出す）
にあたり、上記二種類の格、納方法（または読み出し方
法）を選択して使い分けることができるようにしたもの
である。
上記問題点を解決するために本発明においては、複数バ
イトのデータを転送する内部データバスをそなえ、該内
部データバスをそのまま外部データバスに接続する第１
の回路と、該内部データバスをバイトスワツパ回路を介
して外部データバスに接続する第２の回路とが、該内部
データバスと該外部データバスとの間に選択的に切換え
接続されるマイクロプロセッサ装置が提供される。
イトのデータを転送する内部データバスをそなえ、該内
部データバスをそのまま外部データバスに接続する第１
の回路と、該内部データバスをバイトスワツパ回路を介
して外部データバスに接続する第２の回路とが、該内部
データバスと該外部データバスとの間に選択的に切換え
接続されるマイクロプロセッサ装置が提供される。
上記構成によれば、該第１の回路と該第２の回路とが該
内部データバスと該外部データバスとの間に選択的に切
換え接続されるため、メモリアクセス時にアクセスされ
るデータのバイト並びを正逆二つの形態に選択的に切換
えることが可能となる。
内部データバスと該外部データバスとの間に選択的に切
換え接続されるため、メモリアクセス時にアクセスされ
るデータのバイト並びを正逆二つの形態に選択的に切換
えることが可能となる。
第１図は本発明の１実施例としてのマイクロプロセッサ
装置の内部構成を示すもので、例えば１６ビツトＭＰＵ
であるとすれば、ＭＰＵ内部のデータバスとして１６本
のデータバスが設けられ、１６本の外部データバスを通
して接続されるメモＵ ６との間での各アクセス毎に１
６ビツトのデータがアクセスされる。なお該メモリ６の
アドレス自体はバイト単位で付されている。
装置の内部構成を示すもので、例えば１６ビツトＭＰＵ
であるとすれば、ＭＰＵ内部のデータバスとして１６本
のデータバスが設けられ、１６本の外部データバスを通
して接続されるメモＵ ６との間での各アクセス毎に１
６ビツトのデータがアクセスされる。なお該メモリ６の
アドレス自体はバイト単位で付されている。
ｔｇＭｐｕ内部のデータバスと外部データバスとの間に
はバッファ回路１ （ＭＰＵ内部のデータを増巾して
ＭＰＵ外部に出力するゲート回路）を通して８亥１６ビ
ツトのデータをそのままメモリに転送する第１の回路の
ほかに、バイトスワツパ回路２およびバッファ回路３を
通して該１６ビツトのデータをそのバイト並びを反転し
て該メモリに転送する第２の回路が設けられ、該ＭＰＵ
内部から送られて（る命令（該１６ビツトのデータをそ
のまま転送するかそのバイト並びを反転して転送するか
を指令する）が命令デコーダ４において解読されること
により、選択回路５により、上記バッファ回路１又はバ
ッファ回路３の一方が、該命令の内容に応じて選択的に
オン状態とされる。
はバッファ回路１ （ＭＰＵ内部のデータを増巾して
ＭＰＵ外部に出力するゲート回路）を通して８亥１６ビ
ツトのデータをそのままメモリに転送する第１の回路の
ほかに、バイトスワツパ回路２およびバッファ回路３を
通して該１６ビツトのデータをそのバイト並びを反転し
て該メモリに転送する第２の回路が設けられ、該ＭＰＵ
内部から送られて（る命令（該１６ビツトのデータをそ
のまま転送するかそのバイト並びを反転して転送するか
を指令する）が命令デコーダ４において解読されること
により、選択回路５により、上記バッファ回路１又はバ
ッファ回路３の一方が、該命令の内容に応じて選択的に
オン状態とされる。
ここでバイトスワツパ回路２の内部では、第２図に示さ
れるように１６本のデータバスＤ０乃至Ｉ）ｔｓのバイ
ト並び（すなわち８本づつの並び）を反転するような結
線が形成されている。
れるように１６本のデータバスＤ０乃至Ｉ）ｔｓのバイ
ト並び（すなわち８本づつの並び）を反転するような結
線が形成されている。
また上述したようなメモリアクセスを伴う命令として、
例えばメモリからのデータ読出し命令としてはＬＤ（該
メモリからの１６ビツトデータをそのまま読出す）およ
びＬＤＸ （該メモリがらの１６ビツトデータをそのバ
イト並びを反転して読出す）の２種類の命令コードが用
意され、−労咳メモリへのデータ書込み命令してはＳＴ
（該メモリへ１６ビツトデータをそのまま書込む）およ
び５ＴＸ（該メモリへ１６ビツトデータをそのバイト並
びを反転して書込む）の２種類の命令コードが用意され
ている。そして該命令デコーダ４に該命令コードＬＤ又
はＳＴが送られてきたときには該選択回路５を介して該
バッファ回路１がオンとされ、一方、該命令コードＬＤ
Ｘ又はＳＴＸが送られてきたときには該選択回路５を介
して該バッファ回路３がオンとされる。すなわち演算等
の処理はＭＰＵ内部のレジスタ同志で行うことにして、
メモリアクセスは只−ド（Ｌ Ｄ）およびストア（ＳＴ
）命令だけで行なうこととし、該ロードおよびストア命
令についてのみそれぞれ２種類（ＬＤとＬＤＸ 、ＳＴ
と５ＴＸ）の命令を用意して上述した正逆両方のバイト
並びを扱いうるようにＭＰＵ内部データバスと外部デー
タバスとの間の接続を選択的に切換えうるように構成さ
れている。
例えばメモリからのデータ読出し命令としてはＬＤ（該
メモリからの１６ビツトデータをそのまま読出す）およ
びＬＤＸ （該メモリがらの１６ビツトデータをそのバ
イト並びを反転して読出す）の２種類の命令コードが用
意され、−労咳メモリへのデータ書込み命令してはＳＴ
（該メモリへ１６ビツトデータをそのまま書込む）およ
び５ＴＸ（該メモリへ１６ビツトデータをそのバイト並
びを反転して書込む）の２種類の命令コードが用意され
ている。そして該命令デコーダ４に該命令コードＬＤ又
はＳＴが送られてきたときには該選択回路５を介して該
バッファ回路１がオンとされ、一方、該命令コードＬＤ
Ｘ又はＳＴＸが送られてきたときには該選択回路５を介
して該バッファ回路３がオンとされる。すなわち演算等
の処理はＭＰＵ内部のレジスタ同志で行うことにして、
メモリアクセスは只−ド（Ｌ Ｄ）およびストア（ＳＴ
）命令だけで行なうこととし、該ロードおよびストア命
令についてのみそれぞれ２種類（ＬＤとＬＤＸ 、ＳＴ
と５ＴＸ）の命令を用意して上述した正逆両方のバイト
並びを扱いうるようにＭＰＵ内部データバスと外部デー
タバスとの間の接続を選択的に切換えうるように構成さ
れている。
このようにロードおよびストア命令をそれぞれ２種類設
けるだけで、該ＭＰＵ内部において複数バイトのデータ
のバイト並びを正逆２種類の形態に切換えることが可能
となり、これによってメモリへの複数バイトのデータの
格納形式を互に異にする一方のＭＰｔＪによって格納さ
れたデータを他方のＭＰＵによって正しく読み出すこと
ができ、そのデータ処理を正確かつ迅速に行うことがで
きる。
けるだけで、該ＭＰＵ内部において複数バイトのデータ
のバイト並びを正逆２種類の形態に切換えることが可能
となり、これによってメモリへの複数バイトのデータの
格納形式を互に異にする一方のＭＰｔＪによって格納さ
れたデータを他方のＭＰＵによって正しく読み出すこと
ができ、そのデータ処理を正確かつ迅速に行うことがで
きる。
本発明によれば、ＭＰＵのメモリアクセス時にアクセス
されるデータのバイト並びを該ＭＰＵ内部において正逆
２つの形態に切換えることができ、これによってメモリ
アクセスの形態を異にするＭＰＵ間でのデータ互換性が
確保され、そのデータ処理を正確かつ迅速に行うことが
できる。
されるデータのバイト並びを該ＭＰＵ内部において正逆
２つの形態に切換えることができ、これによってメモリ
アクセスの形態を異にするＭＰＵ間でのデータ互換性が
確保され、そのデータ処理を正確かつ迅速に行うことが
できる。
第１図は、本発明の１実施例としてのマイクロプロセッ
サ装置の内部構成を示す図、 第２図は、第１図に示されるバイト入りソバ回路の内部
結線を説明する図である。 （符号の説明） １．３：バッファ回路、 ２：バイトスワツパ回路、 ４；命令デコーダ、 ５：選択回路、 ６：メモリ。
サ装置の内部構成を示す図、 第２図は、第１図に示されるバイト入りソバ回路の内部
結線を説明する図である。 （符号の説明） １．３：バッファ回路、 ２：バイトスワツパ回路、 ４；命令デコーダ、 ５：選択回路、 ６：メモリ。
Claims (1)
- １、複数バイトのデータを転送する内部データバスをそ
なえ、該内部データバスをそのまま外部データバスに接
続する第１の回路と、該内部データバスをバイトスワッ
パ回路を介して外部データバスに接続する第２の回路と
が、該内部データバスと該外部データバスとの間に選択
的に切換え接続されることを特徴とするマイクロプロセ
ッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62004882A JPS63174157A (ja) | 1987-01-14 | 1987-01-14 | マイクロプロセツサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62004882A JPS63174157A (ja) | 1987-01-14 | 1987-01-14 | マイクロプロセツサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63174157A true JPS63174157A (ja) | 1988-07-18 |
Family
ID=11596047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62004882A Pending JPS63174157A (ja) | 1987-01-14 | 1987-01-14 | マイクロプロセツサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63174157A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63208972A (ja) * | 1987-02-26 | 1988-08-30 | Nec Corp | データ変換器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148562A (ja) * | 1984-12-22 | 1986-07-07 | Nec Corp | 情報処理装置におけるデ−タの移送方式 |
-
1987
- 1987-01-14 JP JP62004882A patent/JPS63174157A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148562A (ja) * | 1984-12-22 | 1986-07-07 | Nec Corp | 情報処理装置におけるデ−タの移送方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63208972A (ja) * | 1987-02-26 | 1988-08-30 | Nec Corp | データ変換器 |
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