JPH0998068A - ディジタルフィルタ - Google Patents

Abstract

(57)【要約】 【課題】記憶容量が小さいメモリーを用いて従来のメモ
リー型のディジタルフィルタと同等の性能を有するディ
ジタルフィルタを提供すること。 【解決手段】入力したｎビットのパラレル入力信号をク
ロックｃｋによりシフトするｎ段シフトレジスタ１と、
シフトレジスタ各段のｎビット出力をクロックｃｋのｎ
倍の第２のクロックｎｃｋによりビット毎に選択出力す
るセレクタ２と、シフトレジスタ各段の出力に対応する
タップ係数データを乗算した乗算結果を記憶し、セレク
タからのｎビットアドレスにより乗算結果を読みだす演
算結果記憶メモリー３と、演算結果記憶メモリーから読
みだされた乗算結果を第２のクロックｎｃｋにより順に
蓄積するレジスタ部４と、レジスタ部に蓄積された乗算
結果を全加算し出力する全加算器５及び出力レジスタ６
とからなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号処
理に使用するｎ（２以上の自然数、以下同じ）ビットの
入力信号がパラレルに処理されるディジタルフィルタに
関する。

【０００２】

【従来の技術】近年、ディジタル信号処理において、デ
ィジタルフィルタを用いてアナログフィルタと同等の効
果を実現しようとすることが多く、そのような用途に使
用する代表的なＦＩＲ型ディジタルフィルタの特性は、
タップ数が多いほど良好となる。また、入力信号及び出
力信号はパラレルデータとして使用することができる方
が信号処理上、及び周辺回路の構成等の面から都合がよ
い。

【０００３】従来、この種のディジタルフィルタとして
は図２乃至図４に示すようなものがあった。図２はビッ
トパラレルに入力信号を入力し処理し出力する従来のＦ
ＩＲ型ディジタルフィルタの構成を示す構成図、図３は
入力信号とタップ係数データとの動作関係を示すタイミ
ング図、図４はビットパラレルに入力信号を入力しメモ
リーから演算結果を読みだして出力する従来のメモリー
型のディジタルフィルタの構成を示す構成図である。

【０００４】まず、図２を参照して、上記従来のＦＩＲ
型ディジタルフィルタの構成について説明する。図２に
おいて、７はディジタルのパラレル入力信号を構成する
ｎ個のビットを各クロックｃｋによりパラレルに初段に
入力しその後１段宛シフトして各段の出力（タップを形
成する）からパラレル入力信号のシフトデータ（Ｄ０、
Ｄ１、・・・・・・、Ｄｎ−１、Ｄｎ）を出力するｎ段
（複数）からなるシフトレジスタ（Ｔ）、ｃｋはシフト
レジスタ７に対するパラレル信号の入力とシフトレジス
タ７のシフトとを同期するクロックである。

【０００５】また、８はこのＦＩＲ型ディジタルフィル
タを使用する特定の用途のため予め設定されたタップ係
数データ（Ｃ０、Ｃ１、・・・・・・、Ｃｎ−１、Ｃ
ｎ）を格納するタップ係数レジスタ、９はシフトレジス
タ７の各段からのシフトデータ（Ｄ０、Ｄ１、・・・・
・・、Ｄｎ−１、Ｄｎ）をそれぞれ入力してタップ係数
レジスタ８からのタップ係数データ（Ｃ０、Ｃ１、・・
・・・・、Ｃｎ−１、Ｃｎ）と乗算する乗算器、１０は
乗算器９から出力された乗算結果（Ｘ０、Ｘ１、・・・
・・・、Ｘｎ−１、Ｘｎ）を総和する全加算器、１１は
加算結果を一時記憶し、クロックｃｋタイムでそれをフ
ィルタ出力（Ｙ０）として出力する出力レジスタであ
る。

【０００６】次に、図２及び図３を参照して、上記従来
のＦＩＲ型ディジタルフィルタの動作について詳細に説
明する。図３はクロックｃｋに示すように、横軸を時間
軸にしたタイミング図であり、入力またはシフトデータ
は各クロックｃｋごとにＤ０、Ｄ１、・・・・・・、Ｄ
ｎ−１、Ｄｎのようにシフトし、その都度、その全デー
タに対しタップ係数データ（Ｃ０、Ｃ１、・・・・・
・、Ｃｎ−１、Ｃｎ）が乗算され、乗算結果（Ｘ０、Ｘ
１、・・・・・・、Ｘｎ−１、Ｘｎ）が総和されてフィ
ルタ出力Ｙ０として出力されることを示す。

【０００７】すなわち、パラレル入力信号はクロックｃ
ｋに同期してシフトレジスタ７に入力され、クロックｃ
ｋごとに次段にシフトされ、各段の出力からそのタップ
における入力またはシフトデータ（Ｄ０、Ｄ１、・・・
・・・、Ｄｎ−１、Ｄｎ）が取り出される。この入力ま
たはシフトデータ（Ｄ０〜Ｄｎ）はそれぞれ各タップに
対応するタップ係数レジスタ８からのタップ係数データ
（Ｃ０〜Ｃｎ）とそれぞれの乗算器９において乗算さ
れ、各タップの乗算結果（Ｘ０〜Ｘｎ）の全てが全加算
器１０において全加算され、その全加算結果は出力レジ
スタ１１に一時格納され、クロックｃｋによりフィルタ
出力Ｙ０として出力される。

【０００８】次に、図４を参照して、更に従来例のメモ
リー型のディジタルフィルタの構成について説明する。
図４において、１２はディジタルのパラレル入力信号を
構成するｎ個のビットをクロックｃｋによりパラレルに
初段に入力し、その後１段宛シフトして各段の出力（タ
ップを形成する）からパラレル入力信号のシフトデータ
（Ｄ０〜Ｄｎ）を出力するｎ段（複数）からなるシフト
レジスタ、ｃｋはシフトレジスタ１２に対してパラレル
信号を入力し、シフトレジスタ１２のシフトを同期する
クロックである。

【０００９】また、１３はシフトレジスタ１２各段の出
力において、ビット組み合わせ可能な全てのシフトデー
タに対し、それぞれタップ係数データを乗算して全加算
した演算結果が記憶され、各シフトレジスタ段からのシ
フトデータによりアドレスされて、記憶されている演算
結果を読みだすようにした演算結果記憶メモリー、１４
は演算結果記憶メモリー１３から読みだされた演算結果
を一時記憶し、クロックｃｋタイムによりそれをフィル
タ出力（Ｙ０）として出力する出力レジスタである。こ
のような、メモリー型のディジタルフィルタは演算にお
いて、“まるめ”等の処理を行わずに演算してその結果
を記憶するので、演算による劣化を防止することができ
る。

【００１０】次に、図４を参照して、上記従来のメモリ
ー型のディジタルフィルタの動作について説明する。ま
ず、パラレル入力信号がクロックｃｋに同期してシフト
レジスタ１２に入力され、クロックｃｋごとに次段にシ
フトされ、各シフトレジスタ段の出力からそのタップに
おけるシフトデータ（Ｄ０〜Ｄｎ）が取り出される。各
シフトレジスタ段の出力からのシフトデータは演算結果
記憶メモリー１３に対しそのアドレスとして入力され
る。演算結果記憶メモリー１３には指定されたアドレス
ビット位置が“１”で構成される入力データとそれに対
応したタップ係数データとの乗算結果の総和が記憶され
ており、そのアドレスによりその演算結果が出力され
る。演算結果の出力は出力レジスタ１４に一時格納さ
れ、クロックｃｋに同期しフィルタ出力として出力され
る。

【００１１】

【発明が解決しようとする課題】しかしながら、上記従
来のＦＩＲ型ディジタルフィルタにおいては、タップ係
数のデータの個数分の乗算器を必要とするため、回路規
模が大きくなるという問題があった。また、メモリー型
のディジタルフィルタにあっては、パラレル入力データ
でメモリーのアドレス指定を行うため、メモリーのアド
レスが増えて、記憶容量が大きいメモリーが必要である
という問題があった。

【００１２】本発明は、上記の問題に鑑みてなされたも
ので、記憶容量が小さいメモリーを用いて、従来のメモ
リー型のディジタルフィルタと同等の性能を有するディ
ジタルフィルタを提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明によるディジタル
フィルタは、上記の目的を達成するため、入力したｎビ
ットのパラレル入力信号をクロックｃｋに同期して同時
にシフトするｎ段のシフトレジスタと、シフトレジスタ
各段のｎビットからなる出力をクロックｃｋのｎ倍周波
数の第２のクロックｎｃｋによりそれぞれビット毎に選
択し出力するセレクタと、シフトレジスタ各段の出力に
対しそれに対応するタップ係数データを乗算した乗算結
果を記憶しｎ個のセレクタから出力されたｎ個のビット
により構成されたアドレスにより乗算結果を読みだすよ
うにした演算結果記憶メモリーと、演算結果記憶メモリ
ーから読みだされた乗算結果を第２のクロックｎｃｋに
よりシフトしつつ蓄積するレジスタ部と、レジスタ部に
蓄積された演算結果記憶メモリーからの乗算結果を全加
算する全加算器と、該全加算器の出力をクロックｃｋに
より出力する出力レジスタとからなり、演算結果記憶メ
モリーに対するアドレスのビットを選択的に減少したこ
とを特徴とするものである。

【００１４】また、本発明によるディジタルフィルタ
は、上記の目的を達成するため、セレクタによりシフト
レジスタ各段の出力ビットを最下位ビットから最上位ビ
ットまで順に選択し出力してアドレスとし、レジスタ部
により最下位ビットでアドレスされた演算結果記憶メモ
リーからの乗算結果を最下位桁に入力し最上位ビットで
アドレスされた演算結果記憶メモリーからの乗算結果ま
で順次入力しシフトしつつ蓄積するようにしたことを特
徴とするものである。

【００１５】本発明によるディジタルフィルタは、シフ
トクロックｃｋのｎ倍の第２のクロックｎｃｋによりシ
フトレジスタ各段の出力ビットをそれぞれ選択して出力
するセレクタを設け、各セレクタの出力ビットで構成さ
れたアドレスにより演算結果記憶メモリーから読みださ
れた演算結果データをレジスタ部に入力し、レジスタ部
でシフトしながらシフトレジスタの全出力ビットに対応
する数の演算結果データをレジスタ部に蓄積し、その蓄
積データを全加算して得られたフィルタ出力を出力する
ようにしたことにより、従来のメモリー型のディジタル
フィルタにおけるパラレル入力信号の処理と等価の演算
結果が得られるにも拘らず、必要とするメモリーの記憶
容量を従来のメモリーの１／ｎに減縮することができ、
それによって、ＬＳＩ化にも適するディジタルフィルタ
を提供することができる。

【００１６】

【発明の実施の形態】以下、添付図面、図１に基づき本
発明の一実施例を詳細に説明する。図１は本発明の一実
施の形態におけるメモリー型のディジタルフィルタの構
成を示す構成図である。図１において、１はディジタル
のパラレル入力信号を構成するｎ個のビットをクロック
ｃｋによりパラレルに初段シフトレジスタ１に入力し、
その後１段宛シフトして各段の出力（タップを形成す
る）からパラレル入力信号のシフトデータ（Ｄ０〜Ｄ
ｎ）を出力するｎ段（複数）からなるシフトレジスタで
ある。

【００１７】また、ｃｋはシフトレジスタ１に対するパ
ラレル入力信号の入力とシフトレジスタ１のシフトと出
力レジスタ６からのフィルタ出力の出力とを同期するク
ロック、ｎｃｋはクロックｃｋのｎ倍の周波数を有し、
セレクタ２によるシフトデータ（Ｄ０〜Ｄｎ）の各ビッ
トの選択と演算結果記憶メモリー３からの演算結果デー
タの入力及びシフトとを同期する第２のクロック、２は
各シフトレジスタ段において、各シフトデータｎビット
をＬＳＢ（最下位）ビットからＭＳＢ（最上位）ビット
まで１ビット宛選択して出力するセレクタである。

【００１８】また、３はシフトレジスタ１各段の出力
（各タップ）から出力されるビット組み合わせ可能な全
てのシフトデータに対し、それぞれタップ係数データを
乗算した演算結果が記憶され、全シフトレジスタ段から
選択された各ビット出力によりアドレスされる演算結果
記憶メモリーである。そのアドレス指定及び読出し方法
は、第２のクロックｎｃｋにより、まず、全シフトデー
タ（Ｄ０〜Ｄｎ）のＬＳＢビットの集合によりアドレス
が形成され、そのアドレスにより記憶されているシフト
レジスタ初段（ＬＳＢ）のシフトデータに対応するタッ
プ係数データとの乗算結果が読みだされ、その後、順次
シフトデータの各ビットによりＭＳＢに向けてアドレス
を形成し、各シフトレジスタ段に対応するタップ係数デ
ータとの乗算結果が読みだされ、ｎ個の第２のクロック
ｎｃｋ（１クロックｃｋ期間）により全シフトレジスタ
段の出力に対するタップ係数データの乗算結果が出力さ
れる。

【００１９】また、４は演算結果記憶メモリー３から読
みだされた各シフトレジスタ段の出力に対しその段に対
応するタップ係数データを乗算した乗算結果を第２のク
ロックｎｃｋにより順次読出し、シフトレジスタ全段に
対するタップ係数データの乗算結果を形成するレジスタ
部、５はシフトレジスタ１の全段に対する乗算結果がレ
ジスタ部４に形成された時にその各段の乗算結果を総和
する全加算器、６は全加算器５から出力された加算結果
を一時記憶し、クロックｃｋタイムでそれをフィルタ出
力として出力する出力レジスタである。

【００２０】次に、図１を参照して、本実施の形態にお
けるディジタルフィルタの動作について詳細に説明す
る。まず、ｎビットパラレルのパラレル入力信号がクロ
ックｃｋに同期してシフトレジスタ１の初段に入力さ
れ、同時に、各クロックｃｋごとにシフトレジスタ１の
各段の出力（シフトデータ）が順に次段にシフトされ
る。シフトレジスタ１の各段のｎビット出力はそれぞれ
各段のセレクタ２にパラレルに入力される。各セレクタ
２において、ｎビット出力はＬＳＢビットから順にクロ
ックｃｋのｎ倍の第２のクロックｎｃｋにより選択され
て演算結果記憶メモリー３に出力される。

【００２１】演算結果記憶メモリー３はシフトレジスタ
１の各段の出力のＬＳＢビットからなるｎビットアドレ
スによりアドレスされて、シフトレジスタ１の初段に対
応する乗算結果を出力する。このアドレス指定及び読出
しは第２のクロックｎｃｋによりシフトデータのＭＳＢ
ビットまで順に行われる。演算結果記憶メモリー３の出
力はレジスタ部４のＬＳＢビットレジスタから順に入力
され、０、１、２、・・・・、ｎ−１とＭＳＢビットレ
ジスタまでシフトされる。

【００２２】レジスタ部４に蓄積されたｎ個のデータは
全て全加算器５に入力され全加算されて出力レジスタ６
に出力される。出力レジスタ６は全加算器５からの加算
結果をクロックｃｋに同期しフィルタ出力として出力す
る。

【００２３】

【発明の効果】本発明によるディジタルフィルタは、以
上説明したように構成し、特に、シフトクロックｃｋの
ｎ倍の第２のクロックｎｃｋによりシフトレジスタ各段
の出力ビットを選択して出力するセレクタを設け、各セ
レクタの出力ビットで構成されたアドレスにより演算結
果記憶メモリーから読みだされた演算結果データをレジ
スタ部に入力し、シフトしながらシフトレジスタの全出
力ビットに対応する演算結果データをレジスタ部に蓄積
し、その蓄積データを全加算して得られたフィルタ出力
を出力するようにしたことによって、従来のメモリー型
のディジタルフィルタにおけるパラレル入力信号の処理
と等価の演算結果が得られる上、必要とするメモリーの
記憶容量を従来の演算結果記憶メモリーの１／ｎに減縮
することができる。それにより、更に、ＬＳＩ化にも適
するディジタルフィルタを提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態におけるメモリー型のデ
ィジタルフィルタの構成を示す構成図

【図２】ビットパラレルに入力信号を入力し処理し出力
する従来のＦＩＲ型ディジタルフィルタの構成を示す構
成図

【図３】入力信号とタップ係数データとの動作関係を示
すタイミング図

【図４】ビットパラレルに入力信号を入力しメモリーか
ら演算結果を読みだして出力する従来のメモリー型のデ
ィジタルフィルタの構成を示す構成図

【符号の説明】

１、７、１２ シフトレジスタ ２ セレクタ ３、１３ 演算結果記憶メモリー ４ レジスタ部 ５、１０ 全加算器 ６、１１、１４ 出力レジスタ ｃｋ、ｎｃｋ クロック Ｄ０〜Ｄｎ 入力データ Ｃ０〜Ｃｎ タップ係数データ Ｘ０〜Ｘｎ 乗算結果データ Ｙ０ フィルタ出力

Claims (2)

【特許請求の範囲】
1. 【請求項１】入力したｎビットのパラレル入力信号をク
   ロックｃｋに同期して同時にシフトするｎ段のシフトレ
   ジスタと、前記シフトレジスタ各段のｎビットからなる
   出力を前記クロックｃｋのｎ倍周波数の第２のクロック
   ｎｃｋによりそれぞれビット毎に選択し出力するセレク
   タと、シフトレジスタ各段の出力に対しそれに対応する
   タップ係数データを乗算した乗算結果を記憶しｎ個の前
   記セレクタから出力されたｎ個のビットにより構成され
   たアドレスにより前記乗算結果を読みだすようにした演
   算結果記憶メモリーと、前記演算結果記憶メモリーから
   読みだされた乗算結果を前記第２のクロックｎｃｋによ
   りシフトしつつ蓄積するレジスタ部と、前記レジスタ部
   に蓄積された前記演算結果記憶メモリーからの乗算結果
   を全加算する全加算器と、該全加算器の出力を前記クロ
   ックｃｋにより出力する出力レジスタとからなり、前記
   演算結果記憶メモリーに対するアドレスのビットを選択
   的に減少したことを特徴とするディジタルフィルタ。
2. 【請求項２】前記セレクタは前記シフトレジスタ各段の
   出力ビットを最下位ビットから最上位ビットまで順に選
   択し出力してアドレスとし、前記レジスタ部は前記最下
   位ビットでアドレスされた前記演算結果記憶メモリーか
   らの乗算結果を最下位桁に入力し前記最上位ビットでア
   ドレスされた前記演算結果記憶メモリーからの乗算結果
   まで順次入力しシフトしつつ蓄積するようにしたことを
   特徴とする請求項１記載のディジタルフィルタ。