JPH1010195A - 半導体集積回路の試験方法及び試験装置 - Google Patents
半導体集積回路の試験方法及び試験装置Info
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- JPH1010195A JPH1010195A JP8160241A JP16024196A JPH1010195A JP H1010195 A JPH1010195 A JP H1010195A JP 8160241 A JP8160241 A JP 8160241A JP 16024196 A JP16024196 A JP 16024196A JP H1010195 A JPH1010195 A JP H1010195A
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Abstract
(57)【要約】
【課題】 本発明はロジック素子とメモリ素子とを備え
る半導体集積回路の試験を行う試験方法及び試験装置に
関し、回路構成の簡易化、低コスト化を図ることを目的
とする。 【解決手段】 試験対象の半導体装置４５の備えるメモ
リ素子の試験を行うに際し、ロジックパターン発生部４
１で生成されるロジック試験パターンと、ホストコンピ
ュータ３２より供給されるメモリ試験パターンとを当該
半導体装置４５に供給し、その出力状態より比較回路で
良否を判定し、判定結果を、出力信号選択回路４９で選
択して、アドレス選択回路４６がメモリ試験パターンよ
り抽出したアドレス信号に基づいて記憶回路４７に記憶
させる構成とする。
る半導体集積回路の試験を行う試験方法及び試験装置に
関し、回路構成の簡易化、低コスト化を図ることを目的
とする。 【解決手段】 試験対象の半導体装置４５の備えるメモ
リ素子の試験を行うに際し、ロジックパターン発生部４
１で生成されるロジック試験パターンと、ホストコンピ
ュータ３２より供給されるメモリ試験パターンとを当該
半導体装置４５に供給し、その出力状態より比較回路で
良否を判定し、判定結果を、出力信号選択回路４９で選
択して、アドレス選択回路４６がメモリ試験パターンよ
り抽出したアドレス信号に基づいて記憶回路４７に記憶
させる構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ロジック素子とメ
モリ素子とを備える半導体集積回路の試験を行う試験方
法及び試験装置に関する。近年、半導体集積回路の試験
装置は、ロジック素子専用とメモリ素子専用に細分化さ
れているが、被試験素子の集積化が進み、例えばキャッ
シュＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）の形式でロジック素子とメモリ素子とが混在される
ものが増えてきている。この場合、メモリ素子を試験す
るにあたり、アドレスを含めて試験パターンを発生させ
る必要があって、その回路構成が複雑であり高価となる
ことから、低コストの試験装置が望まれている。
モリ素子とを備える半導体集積回路の試験を行う試験方
法及び試験装置に関する。近年、半導体集積回路の試験
装置は、ロジック素子専用とメモリ素子専用に細分化さ
れているが、被試験素子の集積化が進み、例えばキャッ
シュＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）の形式でロジック素子とメモリ素子とが混在される
ものが増えてきている。この場合、メモリ素子を試験す
るにあたり、アドレスを含めて試験パターンを発生させ
る必要があって、その回路構成が複雑であり高価となる
ことから、低コストの試験装置が望まれている。
【０００２】
【従来の技術】従来、ロジック素子とメモリ素子とが混
在されるメモリ回路を試験するためには、メモリ試験専
用の試験パターン発生装置を保有した試験装置において
不良解析と併せて試験する方式が一般的である。
在されるメモリ回路を試験するためには、メモリ試験専
用の試験パターン発生装置を保有した試験装置において
不良解析と併せて試験する方式が一般的である。
【０００３】そこで、図４に、従来の半導体集積回路の
試験装置のブロック図を示す。図４に示す試験装置１１
は、ホストコンピュータ１２に試験プログラムを例えば
ディスク媒体に記憶する外部記憶機器（ＤＩＳＫ）１３
と、試験プログラムの作成、変更、実行させるための外
部入力機器（ＣＲＴ）１４と、試験プログラムを例えば
マグネットテープに保存するための外部保存機器（Ｍ
Ｔ）１５と、試験結果や試験プログラムの表示を例えば
ラインプリンタで行う出力機器（ＬＰ）１６とがバス１
７で接続される。なお、外部入力機器（ＣＲＴ）１４に
はキーボード１８が接続され、該キーボード１８に適宜
マウス１９が接続される。
試験装置のブロック図を示す。図４に示す試験装置１１
は、ホストコンピュータ１２に試験プログラムを例えば
ディスク媒体に記憶する外部記憶機器（ＤＩＳＫ）１３
と、試験プログラムの作成、変更、実行させるための外
部入力機器（ＣＲＴ）１４と、試験プログラムを例えば
マグネットテープに保存するための外部保存機器（Ｍ
Ｔ）１５と、試験結果や試験プログラムの表示を例えば
ラインプリンタで行う出力機器（ＬＰ）１６とがバス１
７で接続される。なお、外部入力機器（ＣＲＴ）１４に
はキーボード１８が接続され、該キーボード１８に適宜
マウス１９が接続される。
【０００４】また、ホストコンピュータ１２には、タイ
ミング発生器（ＴＧ）２０、ロジックパターン発生器
（ＰＧ）２１、波形整形回路（ＦＣ）２２、電圧発生・
比較回路（ＶＩ／ＶＯ）２３、テストヘッド２４、メモ
リ試験専用試験パターン発生装置（ＡＬＰＧ）２５、メ
モリ試験信号接続切り替え器（ＰＤＳ）２６，記憶回路
２７、書き込み制御回路２８、出力信号選択回路２９が
それぞれバス１７により接続される。
ミング発生器（ＴＧ）２０、ロジックパターン発生器
（ＰＧ）２１、波形整形回路（ＦＣ）２２、電圧発生・
比較回路（ＶＩ／ＶＯ）２３、テストヘッド２４、メモ
リ試験専用試験パターン発生装置（ＡＬＰＧ）２５、メ
モリ試験信号接続切り替え器（ＰＤＳ）２６，記憶回路
２７、書き込み制御回路２８、出力信号選択回路２９が
それぞれバス１７により接続される。
【０００５】この場合、タイミング発生器（ＴＧ）２０
はロジックパターン発生器２１と波形整形回路２２にタ
イミング信号を供給するように接続され、ロジックパタ
ーン発生器（ＰＧ）２１の出力信号とメモリ試験信号接
続切り替え器（ＰＤＳ）２６の出力信号が論理和回路３
０に入力されるように接続される。そして、論理和回路
３０の出力信号が波形整形回路２２を介して電圧発生・
比較回路（ＶＩ／ＶＯ）２３に入力されるように接続さ
れると共に、該電圧発生・比較回路（ＶＩ／ＶＯ）２３
と被試験物としてのロジック素子とメモリ素子とが混在
する半導体装置を搭載するテストヘッド２４とが接続さ
れる。
はロジックパターン発生器２１と波形整形回路２２にタ
イミング信号を供給するように接続され、ロジックパタ
ーン発生器（ＰＧ）２１の出力信号とメモリ試験信号接
続切り替え器（ＰＤＳ）２６の出力信号が論理和回路３
０に入力されるように接続される。そして、論理和回路
３０の出力信号が波形整形回路２２を介して電圧発生・
比較回路（ＶＩ／ＶＯ）２３に入力されるように接続さ
れると共に、該電圧発生・比較回路（ＶＩ／ＶＯ）２３
と被試験物としてのロジック素子とメモリ素子とが混在
する半導体装置を搭載するテストヘッド２４とが接続さ
れる。
【０００６】上記メモリ試験専用試験パターン発生装置
（ＡＬＰＧ）２５は、ロウ（ＲＯＷ）アドレス計算回路
２５ａ1 、ロウ（ＲＯＷ）アドレス発生回路２５ａ2 、
コラムアドレス計算回路２６ａ1 、コラムアドレス計算
回路２６ｂ1 、拡張アドレス計算回路２６ｃ1 、拡張ア
ドレス発生回路２６ｃ2 、データ信号計算回路２７
ｄ 1 、データ信号計算回路２７ｄ2 、制御信号計算回路
２８ｅ1 、制御信号発生回路２８ｅ2 を備える。
（ＡＬＰＧ）２５は、ロウ（ＲＯＷ）アドレス計算回路
２５ａ1 、ロウ（ＲＯＷ）アドレス発生回路２５ａ2 、
コラムアドレス計算回路２６ａ1 、コラムアドレス計算
回路２６ｂ1 、拡張アドレス計算回路２６ｃ1 、拡張ア
ドレス発生回路２６ｃ2 、データ信号計算回路２７
ｄ 1 、データ信号計算回路２７ｄ2 、制御信号計算回路
２８ｅ1 、制御信号発生回路２８ｅ2 を備える。
【０００７】このメモリ試験専用試験パターン発生装置
（ＡＬＰＧ）２５は、発生させたアドレスを含むメモリ
試験パターンをメモリ試験信号接続切り替え器（ＰＤ
Ｓ）２６に出力すると共に、記憶回路２７に出力する。
メモリ試験信号接続切り替え器（ＰＤＳ）２６は入力さ
れたメモリ試験パターンを試験対象のメモリ素子への書
き込み用として論理和回路３０に出力し、読み出しによ
る比較用として電圧発生・比較回路２３に出力する。
（ＡＬＰＧ）２５は、発生させたアドレスを含むメモリ
試験パターンをメモリ試験信号接続切り替え器（ＰＤ
Ｓ）２６に出力すると共に、記憶回路２７に出力する。
メモリ試験信号接続切り替え器（ＰＤＳ）２６は入力さ
れたメモリ試験パターンを試験対象のメモリ素子への書
き込み用として論理和回路３０に出力し、読み出しによ
る比較用として電圧発生・比較回路２３に出力する。
【０００８】一方、記憶回路２７、書き込み制御回路２
８、出力信号選択回路２９はそれぞれビット毎の回路で
構成されており、電圧発生・比較回路（ＶＩ／ＶＯ）２
３の比較回路からの比較結果がビットごとに出力信号選
択回路２９に出力され、該出力信号選択回路２９の出力
が書き込み制御回路２８による書き込み制御で記憶回路
２７に記憶される構成である。
８、出力信号選択回路２９はそれぞれビット毎の回路で
構成されており、電圧発生・比較回路（ＶＩ／ＶＯ）２
３の比較回路からの比較結果がビットごとに出力信号選
択回路２９に出力され、該出力信号選択回路２９の出力
が書き込み制御回路２８による書き込み制御で記憶回路
２７に記憶される構成である。
【０００９】ここで、図５に、図４のメモリ試験パター
ンの信号流れの説明図を示す。図５に示すメモリ試験信
号接続切り替え器（ＰＤＳ）２６は、選択信号分配回路
２６ａと選択回路２６ｂを有すると共に、メモリ試験専
用試験パターン発生装置（ＡＬＰＧ）２５のＡＬＰＧ信
号分配回路２５ｆを有する。そして、メモリ試験専用試
験パターン発生装置（ＡＬＰＧ）２５に発生された図５
に示すような各アドレス信号及びデータ信号（制御信
号）がＡＬＰＧ信号分配回路２５ｆを介してメモリ試験
信号接続切り替え器（ＰＤＳ）２６の選択信号分配回路
２６ａに入力されるホストコンピュータ１２からの制御
信号で対応する選択回路２６ｂに入力される。そして、
選択された信号が対応の論理和回路３０に入力され、該
論理和回路３０よりテスタ・チャネルごと（１〜ｎ）の
信号が出力されるように構成されるものである。
ンの信号流れの説明図を示す。図５に示すメモリ試験信
号接続切り替え器（ＰＤＳ）２６は、選択信号分配回路
２６ａと選択回路２６ｂを有すると共に、メモリ試験専
用試験パターン発生装置（ＡＬＰＧ）２５のＡＬＰＧ信
号分配回路２５ｆを有する。そして、メモリ試験専用試
験パターン発生装置（ＡＬＰＧ）２５に発生された図５
に示すような各アドレス信号及びデータ信号（制御信
号）がＡＬＰＧ信号分配回路２５ｆを介してメモリ試験
信号接続切り替え器（ＰＤＳ）２６の選択信号分配回路
２６ａに入力されるホストコンピュータ１２からの制御
信号で対応する選択回路２６ｂに入力される。そして、
選択された信号が対応の論理和回路３０に入力され、該
論理和回路３０よりテスタ・チャネルごと（１〜ｎ）の
信号が出力されるように構成されるものである。
【００１０】上記のような試験装置１１は、テストヘッ
ド２４に搭載された半導体装置（ロジック素子とメモリ
素子とが混在）に対して、ロジック素子のみ試験を行う
場合にはロジックパターン発生器２１から発生されたロ
ジックパターンが論理和回路３０、波形整形回路（Ｆ
Ｃ）２２、電圧発生・比較回路（ＶＩ／ＶＯ）２３を介
してテストヘッド２４よりロジックパターンがロジック
素子に入力されて、その出力状態で該電圧発生・比較回
路（ＶＩ／ＶＯ）２３の比較回路で良否が判定される。
ド２４に搭載された半導体装置（ロジック素子とメモリ
素子とが混在）に対して、ロジック素子のみ試験を行う
場合にはロジックパターン発生器２１から発生されたロ
ジックパターンが論理和回路３０、波形整形回路（Ｆ
Ｃ）２２、電圧発生・比較回路（ＶＩ／ＶＯ）２３を介
してテストヘッド２４よりロジックパターンがロジック
素子に入力されて、その出力状態で該電圧発生・比較回
路（ＶＩ／ＶＯ）２３の比較回路で良否が判定される。
【００１１】また、メモリ素子の試験を行う場合には、
メモリ素子周辺のロジック素子に対してはロジックパタ
ーン発生器（ＰＧ）２１からのロジックパターンが論理
和回路３０等を介して入力され、メモリ素子に対しては
メモリ試験専用試験パターン発生装置２５で発生された
メモリ試験パターンがメモリ試験信号接続切り替え器
（ＰＤＳ）２６、論理和回路３０等を介して入力（記
憶）される。そして、メモリ素子に記憶された内容が読
み出されて電圧発生・比較回路２３に入力されて、メモ
リ試験信号接続切り替え器（ＰＤＳ）２６から入力され
る期待値（書き込みのメモリ試験パターン）と比較さ
れ、その比較結果がそれぞれ出力信号選択回路２９にチ
ャンネル（１〜ｎ）ごとに入力される。
メモリ素子周辺のロジック素子に対してはロジックパタ
ーン発生器（ＰＧ）２１からのロジックパターンが論理
和回路３０等を介して入力され、メモリ素子に対しては
メモリ試験専用試験パターン発生装置２５で発生された
メモリ試験パターンがメモリ試験信号接続切り替え器
（ＰＤＳ）２６、論理和回路３０等を介して入力（記
憶）される。そして、メモリ素子に記憶された内容が読
み出されて電圧発生・比較回路２３に入力されて、メモ
リ試験信号接続切り替え器（ＰＤＳ）２６から入力され
る期待値（書き込みのメモリ試験パターン）と比較さ
れ、その比較結果がそれぞれ出力信号選択回路２９にチ
ャンネル（１〜ｎ）ごとに入力される。
【００１２】そして、出力信号選択回路２９で選択され
た例えば不良ビットのみが選択されて、書き込み制御回
路２８を介して、記憶回路２７の対応するチャンネルの
領域（１〜ｎ）に、メモリ試験専用試験パターン発生装
置２５からのアドレス信号に応じて記憶されるものであ
る。この記憶回路２７を読み込むことによって試験対象
の半導体装置のメモリ素子の不良が判別することができ
るものである。
た例えば不良ビットのみが選択されて、書き込み制御回
路２８を介して、記憶回路２７の対応するチャンネルの
領域（１〜ｎ）に、メモリ試験専用試験パターン発生装
置２５からのアドレス信号に応じて記憶されるものであ
る。この記憶回路２７を読み込むことによって試験対象
の半導体装置のメモリ素子の不良が判別することができ
るものである。
【００１３】
【発明が解決しようとする課題】しかし、上述のような
試験装置１１は、メモリ試験専用試験パターン発生装置
２５が試験パターンを発生させるための各種回路２５ａ
1 ，２５ａ2 等を備えることから、回路構成が複雑であ
ると共に、当該メモリ素子と同一サイクルで動作しなけ
ればならないことから試験パターン計算処理をパターン
発生途中で実行させる必要があって高価になるという問
題がある。
試験装置１１は、メモリ試験専用試験パターン発生装置
２５が試験パターンを発生させるための各種回路２５ａ
1 ，２５ａ2 等を備えることから、回路構成が複雑であ
ると共に、当該メモリ素子と同一サイクルで動作しなけ
ればならないことから試験パターン計算処理をパターン
発生途中で実行させる必要があって高価になるという問
題がある。
【００１４】一方、ロジック専用試験パターン発生装置
のみを備える試験装置（例えば、特開昭６１−１４２４
７６号公報）を用いてソフト的なメモリ試験パターン発
生ツールからメモリ対応のロジック試験パターンを発生
させてメモリ素子の試験を実行することはできるが、不
良解析をリアルタイムに実行することができない。すな
わち、メモリ試験パターンのデータ信号にアドレスが含
まれないことから、メモリ試験完了後に０／１形式の不
良情報からメモリ試験に関するアドレス、入力、出力デ
ータのみを抽出するような不良解析処理を行うことか
ら、不良解析処理時間が膨大となり、実質的にはメモリ
試験はできるが不良解析を行うことができずに不良メモ
リ素子の特定、救済情報の出力を行うことができないと
いう問題がある。
のみを備える試験装置（例えば、特開昭６１−１４２４
７６号公報）を用いてソフト的なメモリ試験パターン発
生ツールからメモリ対応のロジック試験パターンを発生
させてメモリ素子の試験を実行することはできるが、不
良解析をリアルタイムに実行することができない。すな
わち、メモリ試験パターンのデータ信号にアドレスが含
まれないことから、メモリ試験完了後に０／１形式の不
良情報からメモリ試験に関するアドレス、入力、出力デ
ータのみを抽出するような不良解析処理を行うことか
ら、不良解析処理時間が膨大となり、実質的にはメモリ
試験はできるが不良解析を行うことができずに不良メモ
リ素子の特定、救済情報の出力を行うことができないと
いう問題がある。
【００１５】そこで、本発明は上記課題に鑑みなされた
もので、回路構成の簡易化、低コスト化を図る半導体集
積回路の試験方法及び試験装置を提供することを目的と
する。
もので、回路構成の簡易化、低コスト化を図る半導体集
積回路の試験方法及び試験装置を提供することを目的と
する。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１では、試験対象のロジック素子及びメモリ
素子を備える半導体集積回路の試験方法において、前記
ロジック素子、又は該ロジック素子及び前記メモリ素子
を試験するためのロジック試験パターンを発生させ、該
ロジック試験パターンを発生させるための制御信号を送
出すると共に、該メモリ素子に対応するアドレスデータ
を含むメモリ対応ロジック試験パターンを供給し、該ロ
ジック素子、該メモリ素子に供給した該ロジック試験パ
ターン、該メモリ対応ロジック試験パターンに対する当
該ロジック素子、メモリ素子の出力状態より良否の判定
を行い、該メモリ素子に対する判定結果を、該メモリ素
子の所定のメモリ単位ごとに所定のアドレスに応じて記
憶手段に記憶し、該メモリ対応ロジック試験パターンよ
りアドレスを抽出し、該記憶手段が判定結果を記憶する
際に、該アドレスを当該記憶手段に供給して半導体集積
回路の試験方法を構成する。
に、請求項１では、試験対象のロジック素子及びメモリ
素子を備える半導体集積回路の試験方法において、前記
ロジック素子、又は該ロジック素子及び前記メモリ素子
を試験するためのロジック試験パターンを発生させ、該
ロジック試験パターンを発生させるための制御信号を送
出すると共に、該メモリ素子に対応するアドレスデータ
を含むメモリ対応ロジック試験パターンを供給し、該ロ
ジック素子、該メモリ素子に供給した該ロジック試験パ
ターン、該メモリ対応ロジック試験パターンに対する当
該ロジック素子、メモリ素子の出力状態より良否の判定
を行い、該メモリ素子に対する判定結果を、該メモリ素
子の所定のメモリ単位ごとに所定のアドレスに応じて記
憶手段に記憶し、該メモリ対応ロジック試験パターンよ
りアドレスを抽出し、該記憶手段が判定結果を記憶する
際に、該アドレスを当該記憶手段に供給して半導体集積
回路の試験方法を構成する。
【００１７】請求項２では、試験対象のロジック素子及
びメモリ素子を備える半導体集積回路の試験装置におい
て、前記ロジック素子、又は該ロジック素子及び前記メ
モリ素子を試験するためのロジック試験パターンを発生
させるロジックパターン発生手段と、該ロジックパター
ン発生手段に該ロジック試験パターンを発生させるため
の制御信号を送出すると共に、該メモリ素子に対応する
アドレスデータを含むメモリ対応ロジック試験パターン
を供給する主制御手段と、該ロジック素子、該メモリ素
子に供給した該ロジック試験パターン、該メモリ対応ロ
ジック試験パターンに対する当該ロジック素子、メモリ
素子の出力状態より良否の判定を行う判定手段と、該メ
モリ素子に対する判定結果を、該メモリ素子の所定のメ
モリ単位ごとに所定のアドレスに応じて記憶する記憶手
段と、該主制御手段から供給される該メモリ対応ロジッ
ク試験パターンよりアドレスを抽出し、該記憶手段が判
定結果を記憶する際に、該アドレスを当該記憶手段に供
給するアドレス抽出手段と、を有して半導体集積回路の
試験装置を構成する。
びメモリ素子を備える半導体集積回路の試験装置におい
て、前記ロジック素子、又は該ロジック素子及び前記メ
モリ素子を試験するためのロジック試験パターンを発生
させるロジックパターン発生手段と、該ロジックパター
ン発生手段に該ロジック試験パターンを発生させるため
の制御信号を送出すると共に、該メモリ素子に対応する
アドレスデータを含むメモリ対応ロジック試験パターン
を供給する主制御手段と、該ロジック素子、該メモリ素
子に供給した該ロジック試験パターン、該メモリ対応ロ
ジック試験パターンに対する当該ロジック素子、メモリ
素子の出力状態より良否の判定を行う判定手段と、該メ
モリ素子に対する判定結果を、該メモリ素子の所定のメ
モリ単位ごとに所定のアドレスに応じて記憶する記憶手
段と、該主制御手段から供給される該メモリ対応ロジッ
ク試験パターンよりアドレスを抽出し、該記憶手段が判
定結果を記憶する際に、該アドレスを当該記憶手段に供
給するアドレス抽出手段と、を有して半導体集積回路の
試験装置を構成する。
【００１８】請求項３では、請求項２において、前記記
憶手段に記憶された記憶内容を、前記メモリ素子の同様
構造で統合して記憶する試験結果統合記憶手段を有す
る。上述のように請求項１及び２の発明では、メモリ素
子の試験を行うに際し、ロジックパターン発生手段から
発生されるロジック試験パターンと主制御手段より供給
されるメモリ対応ロジック試験パターンとをロジック素
子及びメモリ素子に供給してその出力状態より判定手段
が良否を判定し、判定結果を、アドレス抽出手段がメモ
リ対応ロジック試験パターンより抽出したアドレスで記
憶手段に記憶させる。これにより、メモリ試験専用のパ
ターン発生器を使用せずに試験を行い、判定結果がアド
レスで特定されて記憶させることから不良解析をリアル
タイムで行い得るもので、回路構成の簡易化、低コスト
化を図ることが可能となる。
憶手段に記憶された記憶内容を、前記メモリ素子の同様
構造で統合して記憶する試験結果統合記憶手段を有す
る。上述のように請求項１及び２の発明では、メモリ素
子の試験を行うに際し、ロジックパターン発生手段から
発生されるロジック試験パターンと主制御手段より供給
されるメモリ対応ロジック試験パターンとをロジック素
子及びメモリ素子に供給してその出力状態より判定手段
が良否を判定し、判定結果を、アドレス抽出手段がメモ
リ対応ロジック試験パターンより抽出したアドレスで記
憶手段に記憶させる。これにより、メモリ試験専用のパ
ターン発生器を使用せずに試験を行い、判定結果がアド
レスで特定されて記憶させることから不良解析をリアル
タイムで行い得るもので、回路構成の簡易化、低コスト
化を図ることが可能となる。
【００１９】請求項３の発明では、メモリ素子の判定結
果の記憶内容をメモリ素子と同様構造の試験結果統合記
憶手段が統合して記憶する。これにより、不良解析や不
良救済を容易とすることが可能となる。
果の記憶内容をメモリ素子と同様構造の試験結果統合記
憶手段が統合して記憶する。これにより、不良解析や不
良救済を容易とすることが可能となる。
【００２０】
【発明の実施の形態】図１に、本発明の一実施例の構成
図を示す。図１は半導体集積回路の試験装置３１のブロ
ック構成図を示したもので、主制御手段であるホストコ
ンピュータ３２に外部記憶機器（ＤＩＳＫ）３３、外部
入力機器（ＣＲＴ）３４、外部保存機器（マグネットテ
ープ：ＭＴ）３５、出力機器（ラインプリンタ：ＬＰ）
３６がバス３７で接続され、外部入力機器（ＣＲＴ）３
４にキーボード３８と適宜マウス３９が接続される。
図を示す。図１は半導体集積回路の試験装置３１のブロ
ック構成図を示したもので、主制御手段であるホストコ
ンピュータ３２に外部記憶機器（ＤＩＳＫ）３３、外部
入力機器（ＣＲＴ）３４、外部保存機器（マグネットテ
ープ：ＭＴ）３５、出力機器（ラインプリンタ：ＬＰ）
３６がバス３７で接続され、外部入力機器（ＣＲＴ）３
４にキーボード３８と適宜マウス３９が接続される。
【００２１】外部記憶機器（ＤＩＳＫ）３３は試験プロ
グラムを記憶するもので、外部入力機器（ＣＲＴ）３４
はキーボード３８やマウス３９で試験プログラムの作
成、変更を行うためのものである。また、外部保存機器
（マグネットテープ：ＭＴ）３５は、作成、変更した試
験プログラムを保存するためのもので、出力機器（ライ
ンプリンタ：ＬＰ）３６は試験結果や試験プログラムの
表示等を行うものである。
グラムを記憶するもので、外部入力機器（ＣＲＴ）３４
はキーボード３８やマウス３９で試験プログラムの作
成、変更を行うためのものである。また、外部保存機器
（マグネットテープ：ＭＴ）３５は、作成、変更した試
験プログラムを保存するためのもので、出力機器（ライ
ンプリンタ：ＬＰ）３６は試験結果や試験プログラムの
表示等を行うものである。
【００２２】これらの構成は前述従来（図４）と同様で
あるが、本発明におけるホストコンピュータ３２がメモ
リ試験用のメモリ対応ロジック試験パターン（以下、メ
モリ試験パターンという）を生成する機能を有すると共
に、メモリ試験パターン中に後述の記憶回路のメモリ構
成を規定するためのものとしてアドレスとそのアドレス
の重み（メモリ素子の選択順位）を規定するアドレスデ
ータを包含させる機能を有するものである。
あるが、本発明におけるホストコンピュータ３２がメモ
リ試験用のメモリ対応ロジック試験パターン（以下、メ
モリ試験パターンという）を生成する機能を有すると共
に、メモリ試験パターン中に後述の記憶回路のメモリ構
成を規定するためのものとしてアドレスとそのアドレス
の重み（メモリ素子の選択順位）を規定するアドレスデ
ータを包含させる機能を有するものである。
【００２３】また、ホストコンピュータ３２には、タイ
ミング発生器（ＴＧ）４０、ロジックパターン発生手段
であるロジックパターン発生器（ＰＧ）４１、波形整形
回路（ＦＣ）４２、電圧発生・比較回路（ＶＩ／ＶＯ）
４３、テストヘッド４４がバス３７で接続される。
ミング発生器（ＴＧ）４０、ロジックパターン発生手段
であるロジックパターン発生器（ＰＧ）４１、波形整形
回路（ＦＣ）４２、電圧発生・比較回路（ＶＩ／ＶＯ）
４３、テストヘッド４４がバス３７で接続される。
【００２４】ロジックパターン発生器（ＰＧ）４１は、
ホストコンピュータ１２からの制御信号でロジック試験
パターンを生成して波形整形回路（ＦＣ）４２に出力す
ると共に、ホストコンピュータ１２から供給されるメモ
リ素子試験パターンを波形整形回路（ＦＣ）４２に出力
する。このロジックパターン発生器（ＰＧ）４１と波形
整形回路（ＦＣ）４２とはタイミング発生器（ＴＧ）４
０からのタイミング信号により同期が図られる。
ホストコンピュータ１２からの制御信号でロジック試験
パターンを生成して波形整形回路（ＦＣ）４２に出力す
ると共に、ホストコンピュータ１２から供給されるメモ
リ素子試験パターンを波形整形回路（ＦＣ）４２に出力
する。このロジックパターン発生器（ＰＧ）４１と波形
整形回路（ＦＣ）４２とはタイミング発生器（ＴＧ）４
０からのタイミング信号により同期が図られる。
【００２５】電圧発生・比較回路（ＶＩ／ＶＯ）４３
は、このうちの電圧発生回路が波形整形回路（ＦＣ）４
２から出力された試験パターンで試験対象の半導体装置
４５に対応した電圧レベルでテストヘッド４４に出力す
るもので、また比較回路が判定手段として試験パターン
入力後の半導体装置４５の出力状態と期待値（入力した
試験パターンに応じて正常に出力されるであろう出力
値）とを比較して比較判定結果を出力するものである。
は、このうちの電圧発生回路が波形整形回路（ＦＣ）４
２から出力された試験パターンで試験対象の半導体装置
４５に対応した電圧レベルでテストヘッド４４に出力す
るもので、また比較回路が判定手段として試験パターン
入力後の半導体装置４５の出力状態と期待値（入力した
試験パターンに応じて正常に出力されるであろう出力
値）とを比較して比較判定結果を出力するものである。
【００２６】なお、テストヘッド４４には、試験対象の
ロジック素子とメモリ素子とを備える半導体集積回路が
形成された半導体装置４５が搭載されるものである。さ
らに、ホストコンピュータ１２には、アドレス抽出手段
であるアドレス選択４６、記憶回路４７、書き込み制御
回路４８、出力信号選択回路４９、試験結果統合記憶手
段である統合記憶回路５０がバス３７により接続され
る。この場合、記憶回路４７、書き込み制御回路４８、
出力信号選択回路４９が記憶手段を構成する。
ロジック素子とメモリ素子とを備える半導体集積回路が
形成された半導体装置４５が搭載されるものである。さ
らに、ホストコンピュータ１２には、アドレス抽出手段
であるアドレス選択４６、記憶回路４７、書き込み制御
回路４８、出力信号選択回路４９、試験結果統合記憶手
段である統合記憶回路５０がバス３７により接続され
る。この場合、記憶回路４７、書き込み制御回路４８、
出力信号選択回路４９が記憶手段を構成する。
【００２７】アドレス選択回路４６は、ホストコンピュ
ータ３２からロジックパターン発生器（ＰＧ）４１を介
して送られてくるメモリ試験パターンから個々のステッ
プ単位のアドレスデータを抽出し、各アドレスの重みか
ら試験対象のメモリ素子の選択順位で並び換えを行い、
ホストコンピュータ３２からの制御信号に応じてメモリ
試験パターンに応じたアドレス信号を記憶回路４７に出
力する。
ータ３２からロジックパターン発生器（ＰＧ）４１を介
して送られてくるメモリ試験パターンから個々のステッ
プ単位のアドレスデータを抽出し、各アドレスの重みか
ら試験対象のメモリ素子の選択順位で並び換えを行い、
ホストコンピュータ３２からの制御信号に応じてメモリ
試験パターンに応じたアドレス信号を記憶回路４７に出
力する。
【００２８】また、アドレス選択回路４６、出力信号選
択回路４９、書き込み制御回路４８、記憶回路４７はそ
れぞれ、装置チャネル番号に応じた先頭１ピンからｎピ
ンまで配置されており、例えばメモリ素子のメモリ単位
（１ビットからｎビット）に対応する。この場合のチャ
ネル番号はアドレス選択回路４６及び出力信号選択回路
４９内のマトリクス配列の変更により自在に配置変更す
ることができるものである。すなわち、ホストコンピュ
ータ３２が電圧発生・比較回路（ＶＩ／ＶＯ）４３の比
較回路を経由した半導体装置４５の出力信号配置と書き
込み制御回路４８への入力信号との対応を出力信号選択
回路４９の選択状態で制御するものである。
択回路４９、書き込み制御回路４８、記憶回路４７はそ
れぞれ、装置チャネル番号に応じた先頭１ピンからｎピ
ンまで配置されており、例えばメモリ素子のメモリ単位
（１ビットからｎビット）に対応する。この場合のチャ
ネル番号はアドレス選択回路４６及び出力信号選択回路
４９内のマトリクス配列の変更により自在に配置変更す
ることができるものである。すなわち、ホストコンピュ
ータ３２が電圧発生・比較回路（ＶＩ／ＶＯ）４３の比
較回路を経由した半導体装置４５の出力信号配置と書き
込み制御回路４８への入力信号との対応を出力信号選択
回路４９の選択状態で制御するものである。
【００２９】上記出力信号選択回路４９は、電圧発生・
比較回路（ＶＩ／ＶＯ）４３の比較回路における全チャ
ネルの比較判定結果がそれぞれ第１〜第ｎの回路４９1
〜４９n に入力され、これを記憶回路４７に書き込むか
否かを選択する。例えば、比較回路の比較判定結果が不
良と判定された出力に対してのみ、記憶回路４７（４７
1 〜４７n ）に記憶させるように選択して書き込み制御
回路４８（４８1 〜４８n ）に出力する。そして、書き
込み制御回路４８（４８1 〜４８n ）は入力される出力
信号選択回路４９（４９1 〜４９n ）からの出力信号を
対応する書き込み制御回路４８1 〜４８n から記憶回路
４７（４７1 〜４７n ）に書き込みを行うが、このと
き、アドレス選択回路４６より該記憶回路４７（４７1
〜４７n ）に選択されたアドレス信号がアドレス選択回
路４６から供給されて指定されたアドレスに上記不良判
定結果が記憶されるものである。
比較回路（ＶＩ／ＶＯ）４３の比較回路における全チャ
ネルの比較判定結果がそれぞれ第１〜第ｎの回路４９1
〜４９n に入力され、これを記憶回路４７に書き込むか
否かを選択する。例えば、比較回路の比較判定結果が不
良と判定された出力に対してのみ、記憶回路４７（４７
1 〜４７n ）に記憶させるように選択して書き込み制御
回路４８（４８1 〜４８n ）に出力する。そして、書き
込み制御回路４８（４８1 〜４８n ）は入力される出力
信号選択回路４９（４９1 〜４９n ）からの出力信号を
対応する書き込み制御回路４８1 〜４８n から記憶回路
４７（４７1 〜４７n ）に書き込みを行うが、このと
き、アドレス選択回路４６より該記憶回路４７（４７1
〜４７n ）に選択されたアドレス信号がアドレス選択回
路４６から供給されて指定されたアドレスに上記不良判
定結果が記憶されるものである。
【００３０】一方、統合記憶回路５０は、ホストコンピ
ュータ３２により集計、編集方法等が規定されるもの
で、この規定に従って記憶回路４７（４７1 〜４７n ）
に記憶された出力単位ごとのメモリ不良情報を集計して
記憶する。この統合記憶回路５０の記憶内容を読み出す
ことにより冗長情報等の判定に使用して救済を容易に行
うことができるものである。
ュータ３２により集計、編集方法等が規定されるもの
で、この規定に従って記憶回路４７（４７1 〜４７n ）
に記憶された出力単位ごとのメモリ不良情報を集計して
記憶する。この統合記憶回路５０の記憶内容を読み出す
ことにより冗長情報等の判定に使用して救済を容易に行
うことができるものである。
【００３１】このように、上記試験装置３１は、アドレ
ス選択回路４６及び出力信号選択回路４９の信号選択性
をホストコンピュータ３２の管理下で何れの信号チャネ
ルに対しても接続可能とするもので、多種のメモリ素子
を備える半導体装置４５に対しても試験を簡易構成で容
易に行うことができると共に、メモリ専用試験パターン
発生装置を保有せずに、リアルタイムなメモリ試験とそ
の不良解析処理とを安価に実現することができるもので
ある。
ス選択回路４６及び出力信号選択回路４９の信号選択性
をホストコンピュータ３２の管理下で何れの信号チャネ
ルに対しても接続可能とするもので、多種のメモリ素子
を備える半導体装置４５に対しても試験を簡易構成で容
易に行うことができると共に、メモリ専用試験パターン
発生装置を保有せずに、リアルタイムなメモリ試験とそ
の不良解析処理とを安価に実現することができるもので
ある。
【００３２】ここで、図２に、図１の記憶回路への書き
込みの説明図を示す。また、図３に、図１の記憶回路へ
のアドレス信号供給の説明図を示す。まず図２及び図３
の構成について説明すると、図２において電圧発生・比
較回路（ＶＩ／ＶＯ）４３の比較回路は装置のチャネル
１〜チャネルＮ（半導体装置のピン１〜ｎ）ごとの比較
判定結果を、出力信号選択回路部４９（４９1 〜４
９n ）の各出力信号選択回路部５１に入力させ、各選択
信号分配回路部５２がホストコンピュータ３２からの制
御信号により出力信号選択回路部５１における一つの出
力信号（不良結果信号）Ｄ０〜Ｄｎを選択して書き込み
制御回路４８（４８1 〜４８n ）に出力されるものであ
る。なお、上記出力信号選択回路部５１は無判定端子を
備える。
込みの説明図を示す。また、図３に、図１の記憶回路へ
のアドレス信号供給の説明図を示す。まず図２及び図３
の構成について説明すると、図２において電圧発生・比
較回路（ＶＩ／ＶＯ）４３の比較回路は装置のチャネル
１〜チャネルＮ（半導体装置のピン１〜ｎ）ごとの比較
判定結果を、出力信号選択回路部４９（４９1 〜４
９n ）の各出力信号選択回路部５１に入力させ、各選択
信号分配回路部５２がホストコンピュータ３２からの制
御信号により出力信号選択回路部５１における一つの出
力信号（不良結果信号）Ｄ０〜Ｄｎを選択して書き込み
制御回路４８（４８1 〜４８n ）に出力されるものであ
る。なお、上記出力信号選択回路部５１は無判定端子を
備える。
【００３３】また、図３において、ロジックパターン発
生器４１は、装置のチャネル１〜チャネルＮごとのメモ
リ試験パターンのアドレス信号を、アドレス選択回路４
６のアドレス信号選択部５３に入力させ、選択信号分配
回路部５４がホストコンピュータ３２からの制御信号に
よりアドレス信号選択回路部５３における一つのアドレ
ス信号（Ｘ０）を記憶回路４７に出力するもので、当該
アドレス選択回路４６より順次アドレス信号（Ｘ１〜Ｘ
ｎ，Ｙ０〜Ｙｎ，Ｚ０〜Ｚｎ）が記憶回路４７（４７1
〜４７n ）に出力されるものである。なお、アドレス信
号選択回路部５３はゼロ固定端子を備える。
生器４１は、装置のチャネル１〜チャネルＮごとのメモ
リ試験パターンのアドレス信号を、アドレス選択回路４
６のアドレス信号選択部５３に入力させ、選択信号分配
回路部５４がホストコンピュータ３２からの制御信号に
よりアドレス信号選択回路部５３における一つのアドレ
ス信号（Ｘ０）を記憶回路４７に出力するもので、当該
アドレス選択回路４６より順次アドレス信号（Ｘ１〜Ｘ
ｎ，Ｙ０〜Ｙｎ，Ｚ０〜Ｚｎ）が記憶回路４７（４７1
〜４７n ）に出力されるものである。なお、アドレス信
号選択回路部５３はゼロ固定端子を備える。
【００３４】そこで、上記試験装置３１の動作について
説明する。まず、外部保存機器（マグネットテープ：Ｍ
Ｔ）３５には、ＣＡＤ情報より提供されたメモリ試験の
ためのロジック試験情報が保存されており、これより外
部記憶機器（ＤＩＳＫ）３３にロードする。外部記憶機
器（ＤＩＳＫ）３３はホストコンピュータ３２にＣＡＤ
情報に対するメモリ信号の配置変更を行わせるための配
列変換プログラムを起動し、該ホストコンピュータ３２
に実行可能なメモリ試験パターンを生成させる。
説明する。まず、外部保存機器（マグネットテープ：Ｍ
Ｔ）３５には、ＣＡＤ情報より提供されたメモリ試験の
ためのロジック試験情報が保存されており、これより外
部記憶機器（ＤＩＳＫ）３３にロードする。外部記憶機
器（ＤＩＳＫ）３３はホストコンピュータ３２にＣＡＤ
情報に対するメモリ信号の配置変更を行わせるための配
列変換プログラムを起動し、該ホストコンピュータ３２
に実行可能なメモリ試験パターンを生成させる。
【００３５】すなわち、ホストコンピュータ３２は予め
外部入力機器（ＣＲＴ）３４より入力されて外部記憶機
器（ＤＩＳＫ）３３に蓄えられている試験プログラム本
体を実行させ、ロジックパターン発生器（ＰＧ）４１に
試験パターンを転送すると共に、アドレス選択回路４６
等の各ユニットに試験条件を転送する。このとき、ロジ
ックパターン発生器（ＰＧ）４１においてメモリ素子周
辺のロジック素子に対応するロジック試験パターンを生
成させる。
外部入力機器（ＣＲＴ）３４より入力されて外部記憶機
器（ＤＩＳＫ）３３に蓄えられている試験プログラム本
体を実行させ、ロジックパターン発生器（ＰＧ）４１に
試験パターンを転送すると共に、アドレス選択回路４６
等の各ユニットに試験条件を転送する。このとき、ロジ
ックパターン発生器（ＰＧ）４１においてメモリ素子周
辺のロジック素子に対応するロジック試験パターンを生
成させる。
【００３６】このように外部記憶機器（ＤＩＳＫ）３３
の試験プログラム本体を実行させることにより、ロジッ
ク試験パターンとメモリ試験パターンの個々のステップ
単位で試験対象の半導体装置４５のメモリ素子及び周辺
のロジック素子に入力信号が供給され、該半導体装置４
５のメモリ素子からの出力信号が電圧発生・比較回路
（ＶＩ／ＶＯ）４３の比較回路に入力される。また、該
半導体装置４５に供給されるメモリ試験パターンの個々
のステップ単位の入力信号中のアドレス信号が、図３に
示すようにアドレス選択回路４６により抽出されて記憶
回路４７に供給される。
の試験プログラム本体を実行させることにより、ロジッ
ク試験パターンとメモリ試験パターンの個々のステップ
単位で試験対象の半導体装置４５のメモリ素子及び周辺
のロジック素子に入力信号が供給され、該半導体装置４
５のメモリ素子からの出力信号が電圧発生・比較回路
（ＶＩ／ＶＯ）４３の比較回路に入力される。また、該
半導体装置４５に供給されるメモリ試験パターンの個々
のステップ単位の入力信号中のアドレス信号が、図３に
示すようにアドレス選択回路４６により抽出されて記憶
回路４７に供給される。
【００３７】一方、試験プログラム本体の実行により、
半導体装置４５から出力される出力信号は電圧発生・比
較回路（ＶＩ／ＶＯ）の比較回路で上記期待値と比較さ
れて当該出力信号の良否が各出力信号単位ごとに判定さ
れ、図２に示すように出力信号選択回路４９（４９1 〜
４９n ）に各出力信号単位の良否結果（比較判定結果）
が引き渡される。出力信号選択回路４９（４９1 〜４９
n ）では、入力された各出力信号単位の良否結果が書き
込み制御回路４８（４８1 〜４８n ）において記憶回路
４７（４７1 〜４７n ）への書き込み入力制御信号とな
り、不良と判定された出力信号に対してのみ記憶回路４
７（４７1 〜４７n ）に入力されたアドレス選択番地に
対して不良であることの信号（例えば「１」）を書き込
むものである。
半導体装置４５から出力される出力信号は電圧発生・比
較回路（ＶＩ／ＶＯ）の比較回路で上記期待値と比較さ
れて当該出力信号の良否が各出力信号単位ごとに判定さ
れ、図２に示すように出力信号選択回路４９（４９1 〜
４９n ）に各出力信号単位の良否結果（比較判定結果）
が引き渡される。出力信号選択回路４９（４９1 〜４９
n ）では、入力された各出力信号単位の良否結果が書き
込み制御回路４８（４８1 〜４８n ）において記憶回路
４７（４７1 〜４７n ）への書き込み入力制御信号とな
り、不良と判定された出力信号に対してのみ記憶回路４
７（４７1 〜４７n ）に入力されたアドレス選択番地に
対して不良であることの信号（例えば「１」）を書き込
むものである。
【００３８】そして、記憶回路４７（４７1 〜４７n ）
に出力単位ごとに記憶させたメモリ不良情報を統合記憶
回路５０において集計、編集、計算させて記憶させる。
この統合記憶回路５０における記憶は、半導体装置４５
のメモリ素子と同じ配列で行わせるもので、これにより
容易に冗長情報等の判定を行うことができ、救済を行う
ことができるものである。
に出力単位ごとに記憶させたメモリ不良情報を統合記憶
回路５０において集計、編集、計算させて記憶させる。
この統合記憶回路５０における記憶は、半導体装置４５
のメモリ素子と同じ配列で行わせるもので、これにより
容易に冗長情報等の判定を行うことができ、救済を行う
ことができるものである。
【００３９】なお、アドレス選択回路４６及び出力信号
選択回路４９におけるマトリクス回路配列変更の自由性
を実現させる方法として、マトリックス配列定義部を特
定のマニュアル配線ボードとして当該試験装置３１に着
脱自在、交換自在とする回路構成としてもよい。この場
合、配列変換ソフトによりＣＡＤ情報等で提供されたロ
ジックパターン形式のメモリ試験パターンのピン配列
を、当該試験装置３１で実行可能な信号配置に変換した
ロジックパターン形式のメモリ試験パターンに追加変換
して使用すればよい。これにより、さらに低コスト化を
図ることができるものである。
選択回路４９におけるマトリクス回路配列変更の自由性
を実現させる方法として、マトリックス配列定義部を特
定のマニュアル配線ボードとして当該試験装置３１に着
脱自在、交換自在とする回路構成としてもよい。この場
合、配列変換ソフトによりＣＡＤ情報等で提供されたロ
ジックパターン形式のメモリ試験パターンのピン配列
を、当該試験装置３１で実行可能な信号配置に変換した
ロジックパターン形式のメモリ試験パターンに追加変換
して使用すればよい。これにより、さらに低コスト化を
図ることができるものである。
【００４０】
【発明の効果】以上のように請求項１及び２の発明によ
れば、メモリ素子の試験を行うに際し、ロジックパター
ン発生手段から発生されるロジック試験パターンと主制
御手段より供給されるメモリ対応ロジック試験パターン
とをロジック素子及びメモリ素子に供給してその出力状
態より判定手段が良否を判定し、判定結果を、アドレス
抽出手段がメモリ対応ロジック試験パターンより抽出し
たアドレスで記憶手段に記憶させることにより、メモリ
試験専用のパターン発生器を使用せずに試験を行い、判
定結果がアドレスで特定されて記憶させることから不良
解析をリアルタイムで行い得るもので、回路構成の簡易
化、低コスト化を図ることができる。
れば、メモリ素子の試験を行うに際し、ロジックパター
ン発生手段から発生されるロジック試験パターンと主制
御手段より供給されるメモリ対応ロジック試験パターン
とをロジック素子及びメモリ素子に供給してその出力状
態より判定手段が良否を判定し、判定結果を、アドレス
抽出手段がメモリ対応ロジック試験パターンより抽出し
たアドレスで記憶手段に記憶させることにより、メモリ
試験専用のパターン発生器を使用せずに試験を行い、判
定結果がアドレスで特定されて記憶させることから不良
解析をリアルタイムで行い得るもので、回路構成の簡易
化、低コスト化を図ることができる。
【００４１】請求項３の発明によれば、メモリ素子の判
定結果の記憶内容をメモリ素子と同様構造の試験結果統
合記憶手段が統合して記憶することにより、不良解析や
不良救済を容易とすることができる。
定結果の記憶内容をメモリ素子と同様構造の試験結果統
合記憶手段が統合して記憶することにより、不良解析や
不良救済を容易とすることができる。
【図１】本発明の一実施例の構成図である。
【図２】図１の記憶回路への書き込みの説明図である。
【図３】図１の記憶回路へのアドレス信号供給の説明図
である。
である。
【図４】従来の半導体集積回路の試験装置のブロック図
である。
である。
【図５】図４のメモリ試験パターンの信号流れの説明図
である。
である。
３１ 試験装置 ３２ ホストコンピュータ ３３ 外部記憶機器 ３４ 外部入力機器 ３５ マグネットテープ ３６ ラインプリンタ ４０ タイミング発生器 ４１ ロジックパターン発生器 ４２ 波形整形回路 ４３ 電圧発生・比較回路 ４４ テストヘッド ４５ 半導体装置 ４６ アドレス選択回路 ４７ 記憶回路 ４８ 書き込み制御回路 ４９ 出力信号選択回路 ５０ 統合記憶回路
Claims (3)
- 【請求項１】 試験対象のロジック素子及びメモリ素子
を備える半導体集積回路の試験方法において、 前記ロジック素子、又は該ロジック素子及び前記メモリ
素子を試験するためのロジック試験パターンを発生さ
せ、 該ロジック試験パターンを発生させるための制御信号を
送出すると共に、該メモリ素子に対応するアドレスデー
タを含むメモリ対応ロジック試験パターンを供給し、 該ロジック素子、該メモリ素子に供給した該ロジック試
験パターン、該メモリ対応ロジック試験パターンに対す
る当該ロジック素子、メモリ素子の出力状態より良否の
判定を行い、 該メモリ素子に対する判定結果を、該メモリ素子の所定
のメモリ単位ごとに所定のアドレスに応じて記憶手段に
記憶し、 該メモリ対応ロジック試験パターンよりアドレスを抽出
し、該記憶手段が判定結果を記憶する際に、該アドレス
を当該記憶手段に供給することを特徴とする半導体集積
回路の試験方法。 - 【請求項２】 試験対象のロジック素子及びメモリ素子
を備える半導体集積回路の試験装置において、 前記ロジック素子、又は該ロジック素子及び前記メモリ
素子を試験するためのロジック試験パターンを発生させ
るロジックパターン発生手段と、 該ロジックパターン発生手段に該ロジック試験パターン
を発生させるための制御信号を送出すると共に、該メモ
リ素子に対応するアドレスデータを含むメモリ対応ロジ
ック試験パターンを供給する主制御手段と、 該ロジック素子、該メモリ素子に供給した該ロジック試
験パターン、該メモリ対応ロジック試験パターンに対す
る当該ロジック素子、メモリ素子の出力状態より良否の
判定を行う判定手段と、 該メモリ素子に対する判定結果を、該メモリ素子の所定
のメモリ単位ごとに所定のアドレスに応じて記憶する記
憶手段と、 該主制御手段から供給される該メモリ対応ロジック試験
パターンよりアドレスを抽出し、該記憶手段が判定結果
を記憶する際に、該アドレスを当該記憶手段に供給する
アドレス抽出手段と、 を有することを特徴とする半導体集積回路の試験装置。 - 【請求項３】 請求項２において、前記記憶手段に記憶
された記憶内容を、前記メモリ素子の同様構造で統合し
て記憶する試験結果統合記憶手段を有することを特徴と
する半導体集積回路の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8160241A JPH1010195A (ja) | 1996-06-20 | 1996-06-20 | 半導体集積回路の試験方法及び試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8160241A JPH1010195A (ja) | 1996-06-20 | 1996-06-20 | 半導体集積回路の試験方法及び試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1010195A true JPH1010195A (ja) | 1998-01-16 |
Family
ID=15710762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8160241A Withdrawn JPH1010195A (ja) | 1996-06-20 | 1996-06-20 | 半導体集積回路の試験方法及び試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1010195A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179649A (ja) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | メモリデバイス検査装置 |
| JP2009186352A (ja) * | 2008-02-07 | 2009-08-20 | Yokogawa Electric Corp | 測定システム |
| JP4939427B2 (ja) * | 2007-03-23 | 2012-05-23 | 株式会社アドバンテスト | 試験装置及び電子デバイス |
-
1996
- 1996-06-20 JP JP8160241A patent/JPH1010195A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179649A (ja) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | メモリデバイス検査装置 |
| JP4939427B2 (ja) * | 2007-03-23 | 2012-05-23 | 株式会社アドバンテスト | 試験装置及び電子デバイス |
| JP2009186352A (ja) * | 2008-02-07 | 2009-08-20 | Yokogawa Electric Corp | 測定システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |