JPH05196698A - 試験パターン発生器 - Google Patents
試験パターン発生器Info
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- JPH05196698A JPH05196698A JP4009953A JP995392A JPH05196698A JP H05196698 A JPH05196698 A JP H05196698A JP 4009953 A JP4009953 A JP 4009953A JP 995392 A JP995392 A JP 995392A JP H05196698 A JPH05196698 A JP H05196698A
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- JP
- Japan
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- test
- pattern
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- data
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 本発明はアルゴリズミック・パターンジェネ
レータ上の論理アドレスを物理アドレスに変換して半導
体メモリの試験を行なう際に用いる試験パターンを発生
する試験パターン発生器に関し、同一試験パターン中で
異なる試験方法を混在して使用することを目的とする。 【構成】 選択変換部１２はパターン発生部１１からの
パターンを、使用する試験モードに則った変換則に従っ
て変換された物理アドレス及びデータを選択して被試験
体１４へ試験パターンとして出力する。制御部１３は試
験の途中での試験モードの種類の切替えに応じて、選択
変換部１２における変換則を実質的に切替える。
レータ上の論理アドレスを物理アドレスに変換して半導
体メモリの試験を行なう際に用いる試験パターンを発生
する試験パターン発生器に関し、同一試験パターン中で
異なる試験方法を混在して使用することを目的とする。 【構成】 選択変換部１２はパターン発生部１１からの
パターンを、使用する試験モードに則った変換則に従っ
て変換された物理アドレス及びデータを選択して被試験
体１４へ試験パターンとして出力する。制御部１３は試
験の途中での試験モードの種類の切替えに応じて、選択
変換部１２における変換則を実質的に切替える。
Description
【０００１】
【産業上の利用分野】本発明は試験パターン発生器に係
り、特にアルゴリズミック・パターンジェネレータ上の
論理アドレスを物理アドレスに変換して半導体メモリの
試験を行なう際に用いる試験パターンを発生する試験パ
ターン発生器に関する。
り、特にアルゴリズミック・パターンジェネレータ上の
論理アドレスを物理アドレスに変換して半導体メモリの
試験を行なう際に用いる試験パターンを発生する試験パ
ターン発生器に関する。
【０００２】ダイナミック・ランダム・アクセス・メモ
リ（ＤＡＲＭ）その他の半導体メモリの多くは、他社同
一品種との互換性やチップサイズの小型化のための高集
積化のために、外部から書き込みや読み出しを指示する
論理アドレスと、半導体メモリの実際の書き込みや読み
出し位置（セル）を示す物理アドレスとが異なってい
る。
リ（ＤＡＲＭ）その他の半導体メモリの多くは、他社同
一品種との互換性やチップサイズの小型化のための高集
積化のために、外部から書き込みや読み出しを指示する
論理アドレスと、半導体メモリの実際の書き込みや読み
出し位置（セル）を示す物理アドレスとが異なってい
る。
【０００３】従って、このような半導体メモリの試験の
際には、試験パターン中のアドレッシング順番位置が損
なわれないように試験するためにも、アルゴリズミック
・パターンジェネータ（ＡＬＰＧ）で発生された論理ア
ドレス信号を、物理アドレスに対応させるためにスクラ
ンブラＲＡＭ（ＳＣＲＡＭ）によって論理アドレスから
物理アドレスの変換を行なう必要がある。
際には、試験パターン中のアドレッシング順番位置が損
なわれないように試験するためにも、アルゴリズミック
・パターンジェネータ（ＡＬＰＧ）で発生された論理ア
ドレス信号を、物理アドレスに対応させるためにスクラ
ンブラＲＡＭ（ＳＣＲＡＭ）によって論理アドレスから
物理アドレスの変換を行なう必要がある。
【０００４】この半導体メモリの試験には、発生した試
験パターンを１ビットずつ順次に書き込んで１ビットず
つ順次に読み出す通常試験の他に、近年、テスタビリテ
ィ向上の目的から半導体メモリ内部で多ビット同時に選
択して書き込み及び読み出しを行なうことにより、試験
時間の短縮を図るようにした、所謂テストモード試験も
採用されるようになった。
験パターンを１ビットずつ順次に書き込んで１ビットず
つ順次に読み出す通常試験の他に、近年、テスタビリテ
ィ向上の目的から半導体メモリ内部で多ビット同時に選
択して書き込み及び読み出しを行なうことにより、試験
時間の短縮を図るようにした、所謂テストモード試験も
採用されるようになった。
【０００５】このテストモード試験は通常の試験とアド
レスデコード方式が異なるため、同一試験パターン中に
て両者を混在して使用する場合には、アドレス・デスク
ランブル情報（変換則）をパターン発生途中でもリアル
タイムに切替える必要がある。
レスデコード方式が異なるため、同一試験パターン中に
て両者を混在して使用する場合には、アドレス・デスク
ランブル情報（変換則）をパターン発生途中でもリアル
タイムに切替える必要がある。
【０００６】
【従来の技術】図７は従来の試験パターン発生器の一例
のブロック図を示す。同図中、ＡＬＰＧ１は試験パター
ンプログラムが入力され、それに従って論理アドレス信
号及びデータＸを発生する。この論理アドレス信号及び
データＸはアドレススクランブラメモリであるＳＣＲＡ
Ｍ２に入力され、ここで物理アドレス及びデータＡに変
換された後、被試験体ＤＵＴ（ここでは半導体メモリＩ
Ｃ）３に試験パターンとして入力される。
のブロック図を示す。同図中、ＡＬＰＧ１は試験パター
ンプログラムが入力され、それに従って論理アドレス信
号及びデータＸを発生する。この論理アドレス信号及び
データＸはアドレススクランブラメモリであるＳＣＲＡ
Ｍ２に入力され、ここで物理アドレス及びデータＡに変
換された後、被試験体ＤＵＴ（ここでは半導体メモリＩ
Ｃ）３に試験パターンとして入力される。
【０００７】
【発明が解決しようとする課題】しかるに、上記の従来
装置では、前記した通常の試験とテストモード試験とで
は論理アドレスを物理アドレスに変換する変換則が異な
るにも拘らず、ＳＣＲＡＭ２が一種類であったため、試
験終了時までは同一の変換則を使わなければならない。
装置では、前記した通常の試験とテストモード試験とで
は論理アドレスを物理アドレスに変換する変換則が異な
るにも拘らず、ＳＣＲＡＭ２が一種類であったため、試
験終了時までは同一の変換則を使わなければならない。
【０００８】一方、半導体メモリの試験には前述したよ
うに、通常試験とテストモード試験とがあるが、半導体
メモリの書き込みにはテストモード試験によって短時間
で書き込み、読み出し時にはテストモード試験よりも通
常試験を適用した方が、試験時間が短縮できる。しか
し、上記の従来装置ではＳＣＲＡＭ２が一種類であった
ため、書き込みと読み出しは同一試験でしかできず、よ
って通常試験とテストモード試験とを混在させることが
できない。
うに、通常試験とテストモード試験とがあるが、半導体
メモリの書き込みにはテストモード試験によって短時間
で書き込み、読み出し時にはテストモード試験よりも通
常試験を適用した方が、試験時間が短縮できる。しか
し、上記の従来装置ではＳＣＲＡＭ２が一種類であった
ため、書き込みと読み出しは同一試験でしかできず、よ
って通常試験とテストモード試験とを混在させることが
できない。
【０００９】本発明は上記の点に鑑みなされたもので、
各試験用のＳＣＲＡＭを選択することにより、上記の課
題を解決した試験パターン発生器を提供することを目的
とする。
各試験用のＳＣＲＡＭを選択することにより、上記の課
題を解決した試験パターン発生器を提供することを目的
とする。
【００１０】
【課題を解決するための手段】図１は上記目的を達成す
る本発明の原理ブロック図を示す。本発明はパターン発
生部１１、選択変換部１２及び制御部１３により、被試
験体１４に対して試験パターンを発生する構成である。
ここで、パターン発生部１１は入力プログラムに従って
論理アドレス及びデータよりなるパターンを発生する。
選択変換部１２はパターン発生部１１からのパターンを
使用する試験モードに則った変換則に従って変換された
物理アドレス及びデータを選択して被試験体１４へ試験
パターンとして出力する。制御部１３は被試験体１４の
試験の途中での試験モードの種類の切替えに応じて、選
択変換部１２における前記変換則を実質的に切替え制御
する。
る本発明の原理ブロック図を示す。本発明はパターン発
生部１１、選択変換部１２及び制御部１３により、被試
験体１４に対して試験パターンを発生する構成である。
ここで、パターン発生部１１は入力プログラムに従って
論理アドレス及びデータよりなるパターンを発生する。
選択変換部１２はパターン発生部１１からのパターンを
使用する試験モードに則った変換則に従って変換された
物理アドレス及びデータを選択して被試験体１４へ試験
パターンとして出力する。制御部１３は被試験体１４の
試験の途中での試験モードの種類の切替えに応じて、選
択変換部１２における前記変換則を実質的に切替え制御
する。
【００１１】
【作用】本発明では、選択変換部１２を制御部１３より
の制御信号により、複数の試験モードのうち選択した試
験モードに則った変換則で、パターン発生部１１からの
論理アドレス及びデータを物理アドレス及びデータに変
換できるようにしたため、試験パターン中の予め切替え
るべき試験モードのパターン実行番地を制御部１３内に
記憶させておき、試験パターンでそのサイクルに出合っ
た時に変換則を切替える。これにより、試験パターン実
行の途中でもリアルタイムで別の試験モードによる試験
ができる。
の制御信号により、複数の試験モードのうち選択した試
験モードに則った変換則で、パターン発生部１１からの
論理アドレス及びデータを物理アドレス及びデータに変
換できるようにしたため、試験パターン中の予め切替え
るべき試験モードのパターン実行番地を制御部１３内に
記憶させておき、試験パターンでそのサイクルに出合っ
た時に変換則を切替える。これにより、試験パターン実
行の途中でもリアルタイムで別の試験モードによる試験
ができる。
【００１２】
【実施例】図２は本発明の一実施例のブロック図を示
す。同図中、図１と同一構成部分には同一符号を付して
ある。図２において、ＡＬＰＧ２１はパターン発生部１
１を構成するアルゴリズミック・パターンジェネレータ
で、後述の図３の試験パターンプログラムが入力されて
論理アドレス及びデータよりなるパターンを発生する。
す。同図中、図１と同一構成部分には同一符号を付して
ある。図２において、ＡＬＰＧ２１はパターン発生部１
１を構成するアルゴリズミック・パターンジェネレータ
で、後述の図３の試験パターンプログラムが入力されて
論理アドレス及びデータよりなるパターンを発生する。
【００１３】また、第１のマルチプレクサ（ＭＵＸ）２
２、ＳＣＲＡＭ２３及び２４、並びに第２のマルチプレ
クサ（ＭＵＸ）２５は前記選択変換部１２を構成してお
り、レジスタ２６は前記制御部１３を構成している。マ
ルチプレクサ（ＭＵＸ）２２及び２５はレジスタ２６か
らの制御信号により選択動作を行なう。
２、ＳＣＲＡＭ２３及び２４、並びに第２のマルチプレ
クサ（ＭＵＸ）２５は前記選択変換部１２を構成してお
り、レジスタ２６は前記制御部１３を構成している。マ
ルチプレクサ（ＭＵＸ）２２及び２５はレジスタ２６か
らの制御信号により選択動作を行なう。
【００１４】ＳＣＲＡＭ２３は通常試験用の第１の変換
則に従った物理アドレス及びデータに変換する第１のア
ドレス・スクランブラ・メモリであり、ＳＣＲＡＭ２４
はテストモード試験用の第２の変換則に従った物理アド
レス及びデータに変換する第２のアドレス・スクランブ
ラ・メモリである。ＭＵＸ２２の出力信号は直接ＭＵＸ
２５に入力される一方、ＳＣＲＡＭ２３及び２４を別々
に介してＭＵＸ２５に入力される。また、ＤＵＴ２７は
ここでは例えば４ＭＤＲＡＭである。
則に従った物理アドレス及びデータに変換する第１のア
ドレス・スクランブラ・メモリであり、ＳＣＲＡＭ２４
はテストモード試験用の第２の変換則に従った物理アド
レス及びデータに変換する第２のアドレス・スクランブ
ラ・メモリである。ＭＵＸ２２の出力信号は直接ＭＵＸ
２５に入力される一方、ＳＣＲＡＭ２３及び２４を別々
に介してＭＵＸ２５に入力される。また、ＤＵＴ２７は
ここでは例えば４ＭＤＲＡＭである。
【００１５】次に本実施例の動作について説明する。ま
ず、ＡＬＰＧ２１に試験パターンプログラムが入力さ
れ、ＡＬＰＧ２１はこれに基づいて論理アドレスとデー
タを発生する。ここで、上記の試験パターンプログラム
は図３に示す如く、第１のＳＣＲＡＭ２３を使用するこ
とを示すプログラム部ａと、ＤＵＴ（ここでは４ＭＤＲ
ＡＭ）２７の全ビットにチェッカーボードをテストモー
ド試験方法に基づいて書き込ませることを指示するプロ
グラム部ｂと、第２のＳＣＲＡＭ２４を使用することを
示すプログラム部ｃと、ＤＵＴ２７の全ビットについて
チェッカーボードを通常試験方法に基づいて読み出すこ
とを指示するプログラム部ｄとが時系列的に合成された
構成とされている。プログラムは上記のａ，ｂ，ｃ及び
ｄの順で実行される。
ず、ＡＬＰＧ２１に試験パターンプログラムが入力さ
れ、ＡＬＰＧ２１はこれに基づいて論理アドレスとデー
タを発生する。ここで、上記の試験パターンプログラム
は図３に示す如く、第１のＳＣＲＡＭ２３を使用するこ
とを示すプログラム部ａと、ＤＵＴ（ここでは４ＭＤＲ
ＡＭ）２７の全ビットにチェッカーボードをテストモー
ド試験方法に基づいて書き込ませることを指示するプロ
グラム部ｂと、第２のＳＣＲＡＭ２４を使用することを
示すプログラム部ｃと、ＤＵＴ２７の全ビットについて
チェッカーボードを通常試験方法に基づいて読み出すこ
とを指示するプログラム部ｄとが時系列的に合成された
構成とされている。プログラムは上記のａ，ｂ，ｃ及び
ｄの順で実行される。
【００１６】ここで、図２に示すレジスタ２６には上記
のプログラム部ａ，ｃの実行番地が予め記憶されてい
る。これにより、まずＡＬＰＧ２１がプログラム部ａを
実行するときには、試験パターンの実行サイクルに同期
したクロックに基づいて動作するレジスタ２６が予め記
憶されている番地に基づいてＭＵＸ２２及び２５を夫々
切替え制御し、ＭＵＸ２２の入力信号がＳＣＲＡＭ２４
に選択出力され、かつ、ＭＵＸ２５へＳＣＲＡＭ２４か
ら供給される信号がＤＵＴ２７へ出力されるようにす
る。なお、プログラム部ａの実行によりＡＬＰＧ２１は
ポーズ動作を行なう。
のプログラム部ａ，ｃの実行番地が予め記憶されてい
る。これにより、まずＡＬＰＧ２１がプログラム部ａを
実行するときには、試験パターンの実行サイクルに同期
したクロックに基づいて動作するレジスタ２６が予め記
憶されている番地に基づいてＭＵＸ２２及び２５を夫々
切替え制御し、ＭＵＸ２２の入力信号がＳＣＲＡＭ２４
に選択出力され、かつ、ＭＵＸ２５へＳＣＲＡＭ２４か
ら供給される信号がＤＵＴ２７へ出力されるようにす
る。なお、プログラム部ａの実行によりＡＬＰＧ２１は
ポーズ動作を行なう。
【００１７】続いて、プログラム部ｂがＡＬＰＧ２１で
実行されて、テストモード試験方法により全ビットチェ
ッカーボードを書き込むべき論理アドレスとデータがＡ
ＬＰＧ２１で生成される。この論理アドレス及びデータ
ＸはＭＵＸ２２によりＳＣＲＡＭ２４へ選択入力され、
ここでテストモード試験用の物理アドレスとデータＡ’
に変換された後、ＭＵＸ２５を通してＤＵＴ２７に入力
され、書き込まれる。ここで、上記のテストモード試験
はＤＵＴ２７が４ＭＤＲＡＭの場合、図４及び図５
（Ａ）に「１」で示す如くＸ方向に４０９６ビット、Ｙ
方向に１０２４ビットのメモリセルアレイ４１におい
て、図示の８ビットのアドレス位置に値“１”のデータ
を同時に書き込む。以下、上記と同様にして例えばＸア
ドレス方向のインクリメントとすると図５（Ａ）に
「２」，「３」，「４」で示す順番で、順次４ＭＤＲＡ
Ｍのメモリセルアレイ４１の各８ビット位置にデータが
書き込まれる。
実行されて、テストモード試験方法により全ビットチェ
ッカーボードを書き込むべき論理アドレスとデータがＡ
ＬＰＧ２１で生成される。この論理アドレス及びデータ
ＸはＭＵＸ２２によりＳＣＲＡＭ２４へ選択入力され、
ここでテストモード試験用の物理アドレスとデータＡ’
に変換された後、ＭＵＸ２５を通してＤＵＴ２７に入力
され、書き込まれる。ここで、上記のテストモード試験
はＤＵＴ２７が４ＭＤＲＡＭの場合、図４及び図５
（Ａ）に「１」で示す如くＸ方向に４０９６ビット、Ｙ
方向に１０２４ビットのメモリセルアレイ４１におい
て、図示の８ビットのアドレス位置に値“１”のデータ
を同時に書き込む。以下、上記と同様にして例えばＸア
ドレス方向のインクリメントとすると図５（Ａ）に
「２」，「３」，「４」で示す順番で、順次４ＭＤＲＡ
Ｍのメモリセルアレイ４１の各８ビット位置にデータが
書き込まれる。
【００１８】このとき、奇数番目の順番「１」，「３」
…のときに書き込まれるデータの値は「１」、偶数番目
の順番「２」，「４」，…のときに書き込まれるデータ
の値は「０」であるものとすると、メモリセルアレイ４
１には図５（Ｂ）に模式的に示すようなチェッカーボー
ドが書き込まれる。ＳＣＲＡＭ２４はＤＵＴ２７の上記
の論理アドレスに対応した物理アドレスに上記のデータ
が書き込まれるように、物理アドレス及びデータを変換
出力する。
…のときに書き込まれるデータの値は「１」、偶数番目
の順番「２」，「４」，…のときに書き込まれるデータ
の値は「０」であるものとすると、メモリセルアレイ４
１には図５（Ｂ）に模式的に示すようなチェッカーボー
ドが書き込まれる。ＳＣＲＡＭ２４はＤＵＴ２７の上記
の論理アドレスに対応した物理アドレスに上記のデータ
が書き込まれるように、物理アドレス及びデータを変換
出力する。
【００１９】この場合、各データは８ビット単位で同時
に書き込みが行なわれるので、通常試験法のようにデー
タを１ビットずつ書き込む場合に比し書き込み時間（試
験時間）を大幅に短縮することができる。
に書き込みが行なわれるので、通常試験法のようにデー
タを１ビットずつ書き込む場合に比し書き込み時間（試
験時間）を大幅に短縮することができる。
【００２０】続いて、図３のプログラム部ｃの実行によ
りＡＬＰＧ２１がポーズ動作を行なう一方、レジスタ２
６に予め記憶されている番地にパターンサイクルが一致
するため、ＭＵＸ２２の入力信号がＳＣＲＡＭ２３に選
択入力され、かつ、ＭＵＸ２５へＳＣＲＡＭ２３から供
給される信号がＤＵＴ２７へ出力されるようにＭＵＸ２
２及び２５が切替え制御される。
りＡＬＰＧ２１がポーズ動作を行なう一方、レジスタ２
６に予め記憶されている番地にパターンサイクルが一致
するため、ＭＵＸ２２の入力信号がＳＣＲＡＭ２３に選
択入力され、かつ、ＭＵＸ２５へＳＣＲＡＭ２３から供
給される信号がＤＵＴ２７へ出力されるようにＭＵＸ２
２及び２５が切替え制御される。
【００２１】しかる後に、図３のプログラム部ｄがＡＬ
ＰＧ２１で実行されて、通常試験方法により全ビットか
らデータを読み出すべき論理アドレスが生成される。こ
の論理アドレスＸはＭＵＸ２２を通してＳＣＲＡＭ２３
に供給され、ここで通常試験用の物理アドレスＡに変換
される。ＳＣＲＡＭ２３から取り出された物理アドレス
ＡはＭＵＸ２５を通してＤＵＴ２７に読み出しアドレス
として供給される。
ＰＧ２１で実行されて、通常試験方法により全ビットか
らデータを読み出すべき論理アドレスが生成される。こ
の論理アドレスＸはＭＵＸ２２を通してＳＣＲＡＭ２３
に供給され、ここで通常試験用の物理アドレスＡに変換
される。ＳＣＲＡＭ２３から取り出された物理アドレス
ＡはＭＵＸ２５を通してＤＵＴ２７に読み出しアドレス
として供給される。
【００２２】ここで、上記の通常試験は、ＤＵＴ２７が
上記の如く４ＭＲＡＭの場合、図６（Ａ）に示す如くメ
モリセルアレイ４１の各ビットに対して、１ビットずつ
例えば図示の順番でアドレスを指定してデータの書き込
み、読み出しを行なって試験する。ここでは通常試験に
よるデータ読み出しを行なうのであるが、メモリセルア
レイ４１には前記したように、テストモード試験方法に
より図６（Ｂ）に模式的に示す如き２×２のチェッカー
ボードが書き込まれているため、通常試験方法による上
記のデータ読み出しは、Ｘアドレス方向のインクリメン
トとすると“１”と“０”が交互に読み出されるとき良
品と判定される。
上記の如く４ＭＲＡＭの場合、図６（Ａ）に示す如くメ
モリセルアレイ４１の各ビットに対して、１ビットずつ
例えば図示の順番でアドレスを指定してデータの書き込
み、読み出しを行なって試験する。ここでは通常試験に
よるデータ読み出しを行なうのであるが、メモリセルア
レイ４１には前記したように、テストモード試験方法に
より図６（Ｂ）に模式的に示す如き２×２のチェッカー
ボードが書き込まれているため、通常試験方法による上
記のデータ読み出しは、Ｘアドレス方向のインクリメン
トとすると“１”と“０”が交互に読み出されるとき良
品と判定される。
【００２３】なお、本発明は上記の実施例に限定される
ものではなく、例えばＭＵＸ２２を設けず、ＡＬＰＧ２
１の出力信号を常時ＳＣＲＡＭ２３及び２４の両方に供
給し、ＭＵＸ２５でそれらの一方を選択してもよい。ま
た、ＤＵＴ２７の電源電圧の条件を変えて試験すること
もできる。
ものではなく、例えばＭＵＸ２２を設けず、ＡＬＰＧ２
１の出力信号を常時ＳＣＲＡＭ２３及び２４の両方に供
給し、ＭＵＸ２５でそれらの一方を選択してもよい。ま
た、ＤＵＴ２７の電源電圧の条件を変えて試験すること
もできる。
【００２４】
【発明の効果】上述の如く、本発明によれば、試験パタ
ーン実行の途中でもリアルタイムで別の試験モードによ
る試験ができるため、被試験体の特性に応じて複数の試
験モードを適宜混在させて試験ができ、被試験体に応じ
てより高精度な試験ができる等の特長を有するものであ
る。
ーン実行の途中でもリアルタイムで別の試験モードによ
る試験ができるため、被試験体の特性に応じて複数の試
験モードを適宜混在させて試験ができ、被試験体に応じ
てより高精度な試験ができる等の特長を有するものであ
る。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例のブロック図である。
【図３】図２で用いられる試験パターンプログラムの一
例を示す図である。
例を示す図である。
【図４】４ＤＲＡＭメモリセルアレイと書き込みアドレ
スとの関係を説明する図である。
スとの関係を説明する図である。
【図５】テストモード試験方法を説明する図である。
【図６】通常試験方法を説明する図である。
【図７】従来の一例のブロック図である。
１１ パターン発生部 １２ 選択変換部 １３ 制御部 １４ 被試験体 ２１ アルゴリズミック・パターンジェネレータ（ＡＬ
ＰＧ） ２２，２５ マルチプレクサ（ＭＵＸ） ２３，２４ スクランブラＲＡＭ（ＳＣＲＡＭ）
ＰＧ） ２２，２５ マルチプレクサ（ＭＵＸ） ２３，２４ スクランブラＲＡＭ（ＳＣＲＡＭ）
Claims (2)
- 【請求項１】 入力プログラムに従って論理アドレス及
びデータよりなるパターンを発生するパターン発生部
（１１）と、 該パターン発生部（１１）からのパターンを、使用する
試験モードに則った変換則に従って変換された物理アド
レス及びデータを選択して被試験体（１４）へ試験パタ
ーンとして出力する選択変換部（１２）と、 前記被試験体（１４）の試験の途中での試験モードの種
類の切替えに応じて、前記選択変換部（１２）における
前記変換則を実質的に切替え制御する制御部（１３）と
を有することを特徴とする試験パターン発生器。 - 【請求項２】 前記選択変換部（１２）は、前記パター
ン発生部（１１）からのパターンを複数の出力伝送路の
いずれか一に出力する第１のマルチプレクサ（２２）
と、該第１のマルチプレクサ（２２）から第１の出力伝
送路を経たパターンを入力信号として受けて第１の変換
則に従った物理アドレス及びデータに変換する第１のア
ドレス・スクランブラ・メモリ（２３）と、該第１のマ
ルチプレクサ（２２）から第２の出力伝送路を経たパタ
ーンを入力信号として受けて第２の変換則に従った物理
アドレス及びデータに変換する第２のアドレス・スクラ
ンブラ・メモリ（２４）と、該第１及び第２のアドレス
・スクランブラ・メモリ（２３，２４）からの物理アド
レスとデータの一方を選択して前記被試験体（２７）に
出力する第２のマルチプレクサ（２５）とよりなること
を特徴とする請求項１記載の試験パターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4009953A JPH05196698A (ja) | 1992-01-23 | 1992-01-23 | 試験パターン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4009953A JPH05196698A (ja) | 1992-01-23 | 1992-01-23 | 試験パターン発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05196698A true JPH05196698A (ja) | 1993-08-06 |
Family
ID=11734330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4009953A Withdrawn JPH05196698A (ja) | 1992-01-23 | 1992-01-23 | 試験パターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05196698A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100417333B1 (ko) * | 1999-09-30 | 2004-02-05 | 안도덴키 가부시키가이샤 | 어드레스 제어회로 |
| WO2007108289A1 (ja) * | 2006-03-02 | 2007-09-27 | National University Corporation Chiba University | 半導体集積回路及びそのテスト方法 |
-
1992
- 1992-01-23 JP JP4009953A patent/JPH05196698A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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