JPH10106948A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH10106948A JPH10106948A JP26089096A JP26089096A JPH10106948A JP H10106948 A JPH10106948 A JP H10106948A JP 26089096 A JP26089096 A JP 26089096A JP 26089096 A JP26089096 A JP 26089096A JP H10106948 A JPH10106948 A JP H10106948A
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- JP
- Japan
- Prior art keywords
- semiconductor
- irregularities
- wafer
- buffer layer
- semiconductor device
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- Pending
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Abstract
(57)【要約】
【課題】 ヘテロエピタキシャル成長膜の結晶性を向上
させる。 【解決手段】 ヘテロエピタキシャル成長に際し、ウェ
ハ（１）の表面の素子領域（２）以外の領域に凹凸
（３）を形成する。
させる。 【解決手段】 ヘテロエピタキシャル成長に際し、ウェ
ハ（１）の表面の素子領域（２）以外の領域に凹凸
（３）を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は組成の異なる半導体
材料を用いた半導体装置およびその製造方法に関する。
特に、ヘテロエピタキシャル成長膜の結晶性向上に関す
る。
材料を用いた半導体装置およびその製造方法に関する。
特に、ヘテロエピタキシャル成長膜の結晶性向上に関す
る。
【０００２】
【従来の技術】基板と格子定数の異なる材料を結晶成長
（「ヘテロエピタキシャル成長」と呼ぶ）する方法とし
て、従来から、二段階成長法や低温ＭＥＥ（モレキュラ
・エンハンスト・エピタキシ）法などが知られている。
（「ヘテロエピタキシャル成長」と呼ぶ）する方法とし
て、従来から、二段階成長法や低温ＭＥＥ（モレキュラ
・エンハンスト・エピタキシ）法などが知られている。
【０００３】
【発明が解決しようとする課題】しかし、ヘテロエピタ
キシャル成長時にはミスフィット転位や熱歪が発生し、
十分に良好なヘテロエピタキシャル成長膜を得ることは
困難であった。
キシャル成長時にはミスフィット転位や熱歪が発生し、
十分に良好なヘテロエピタキシャル成長膜を得ることは
困難であった。
【０００４】ミスフィット転位密度および熱歪を低減す
るために、成長領域を局所化（縮小化）する方法も知ら
れている。しかし、この方法では、成長領域以外をＳｉ
Ｏ2などによりマスキングするものであり、工程的に冗
長になる傾向があった。
るために、成長領域を局所化（縮小化）する方法も知ら
れている。しかし、この方法では、成長領域以外をＳｉ
Ｏ2などによりマスキングするものであり、工程的に冗
長になる傾向があった。
【０００５】本発明は、このような課題を解決し、ヘテ
ロエピタキシャル成長膜の結晶性を向上させることを目
的とする。
ロエピタキシャル成長膜の結晶性を向上させることを目
的とする。
【０００６】
【課題を解決するための手段】本発明は、ヘテロエピタ
キシャル成長に際し、ウェハ表面の素子領域以外に凹凸
を形成したことを特徴とする。
キシャル成長に際し、ウェハ表面の素子領域以外に凹凸
を形成したことを特徴とする。
【０００７】すなわち、本発明の第一の観点は半導体装
置の製造方法であり、半導体ウェハの表面に異なる組成
の半導体材料層をエピタキシャルに成長させ、この異な
る組成の半導体材料層すなわちヘテロエピタキシャル成
長膜により個々の半導体素子を形成する半導体装置の製
造方法おいて、ヘテロエピタキシャル成長膜を成長させ
る前に、個々の半導体素子を形成する領域以外の半導体
ウェハの表面に凹凸を形成することを特徴とする。
置の製造方法であり、半導体ウェハの表面に異なる組成
の半導体材料層をエピタキシャルに成長させ、この異な
る組成の半導体材料層すなわちヘテロエピタキシャル成
長膜により個々の半導体素子を形成する半導体装置の製
造方法おいて、ヘテロエピタキシャル成長膜を成長させ
る前に、個々の半導体素子を形成する領域以外の半導体
ウェハの表面に凹凸を形成することを特徴とする。
【０００８】凹凸は半導体ウェハそのものに形成しても
よく、半導体ウェハ上のバッファ層に形成してもよい。
すなわち、半導体ウェハの表面に凹凸を形成し、この凹
凸の表面にアンドープのバッファ層を形成し、このバッ
ファ層の表面にヘテロエピタキシャル成長膜を成長させ
てもよく、半導体ウェハの表面にアンドープのバッファ
層を形成し、このバッファ層内またはその表面に凹凸を
形成し、この凹凸の表面にヘテロエピタキシャル成長膜
を成長させてもよい。
よく、半導体ウェハ上のバッファ層に形成してもよい。
すなわち、半導体ウェハの表面に凹凸を形成し、この凹
凸の表面にアンドープのバッファ層を形成し、このバッ
ファ層の表面にヘテロエピタキシャル成長膜を成長させ
てもよく、半導体ウェハの表面にアンドープのバッファ
層を形成し、このバッファ層内またはその表面に凹凸を
形成し、この凹凸の表面にヘテロエピタキシャル成長膜
を成長させてもよい。
【０００９】本発明の第二の観点はこの方法により製造
される半導体装置であり、基板上に形成された半導体素
子を備え、この半導体素子は基板に対してエピタキシャ
ルに形成された異なる組成の半導体材料層すなわちヘテ
ロエピタキシャル成長膜を含む半導体装置において、半
導体素子が設けられた領域の周囲には基板とヘテロエピ
タキシャル成長膜との間に凹凸の層が設けられたことを
特徴とする。
される半導体装置であり、基板上に形成された半導体素
子を備え、この半導体素子は基板に対してエピタキシャ
ルに形成された異なる組成の半導体材料層すなわちヘテ
ロエピタキシャル成長膜を含む半導体装置において、半
導体素子が設けられた領域の周囲には基板とヘテロエピ
タキシャル成長膜との間に凹凸の層が設けられたことを
特徴とする。
【００１０】
【発明を実施するための形態】図１ないし図３は本発明
の実施形態を説明する図であり、図１は半導体ウェハ上
の素子配置例を示す平面図、図２はその一部の拡大断面
図、図３は素子構造例を示す断面図である。ここでは、
ＧａＡｓ基板上にＩｎＧａＡｓ系素子、特にＨＢＴ（ヘ
テロジャンクション・バイポーラ・トランジスタ）を形
成する場合を例に説明する。
の実施形態を説明する図であり、図１は半導体ウェハ上
の素子配置例を示す平面図、図２はその一部の拡大断面
図、図３は素子構造例を示す断面図である。ここでは、
ＧａＡｓ基板上にＩｎＧａＡｓ系素子、特にＨＢＴ（ヘ
テロジャンクション・バイポーラ・トランジスタ）を形
成する場合を例に説明する。
【００１１】まず、ＧａＡｓウェハ１の表面の素子エリ
ア２以外の部分に、例えば格子状に凹凸３を形成する。
この凹凸３の形成は、フォトリソグラフィによるパター
ニングとエッチング処理とにより行う。このとき、素子
エリア２についてはレジストで覆っておく。これによ
り、素子エリア２がテラス状になる。次に、例えばＭＢ
Ｅ（分子線エピタキシ）装置により、ステップグレーデ
ッド層をバッファ層として、ヘテロエピタキシャル成長
を行う。これにより得られたヘテロエピタキシャル成長
膜を素子エリア２のパターンに合わせてパターニングを
行って、素子を完成させる。
ア２以外の部分に、例えば格子状に凹凸３を形成する。
この凹凸３の形成は、フォトリソグラフィによるパター
ニングとエッチング処理とにより行う。このとき、素子
エリア２についてはレジストで覆っておく。これによ
り、素子エリア２がテラス状になる。次に、例えばＭＢ
Ｅ（分子線エピタキシ）装置により、ステップグレーデ
ッド層をバッファ層として、ヘテロエピタキシャル成長
を行う。これにより得られたヘテロエピタキシャル成長
膜を素子エリア２のパターンに合わせてパターニングを
行って、素子を完成させる。
【００１２】図３に示す素子構造はこのようにして得ら
れたＩｎＧａＡｓ系ＨＢＴの構造例であり、基板１１上
に、この基板１１に対してエピタキシャルに形成された
異なる組成の半導体材料層によるサブコレクタ層１２、
コレクタおよびベース層１３、およびエミッタ層１４を
備え、これらの層にはそれぞれコレクタ電極１５、ベー
ス電極１６およびエミッタ電極１７が接続される。これ
らの電極は配線１８が接続され（図３にはコレクタ電極
１５に対する配線のみを示す）、絶縁体１９により絶縁
される。素子エリアの周囲には凹凸エリアが残ってい
る。図３には主要な層構造のみを示したが、詳細の層構
造の一例を表１に示す。
れたＩｎＧａＡｓ系ＨＢＴの構造例であり、基板１１上
に、この基板１１に対してエピタキシャルに形成された
異なる組成の半導体材料層によるサブコレクタ層１２、
コレクタおよびベース層１３、およびエミッタ層１４を
備え、これらの層にはそれぞれコレクタ電極１５、ベー
ス電極１６およびエミッタ電極１７が接続される。これ
らの電極は配線１８が接続され（図３にはコレクタ電極
１５に対する配線のみを示す）、絶縁体１９により絶縁
される。素子エリアの周囲には凹凸エリアが残ってい
る。図３には主要な層構造のみを示したが、詳細の層構
造の一例を表１に示す。
【００１３】
【表１】 この表において、Ｎ、Ｐは導電タイプを表し、ｕは不純
物を添加していないことを表す。また、基板のＳ．Ｉ．
は半絶縁性であることを示す。ステップグレーデッド層
以外の３元系半導体ＩｎＧａＡｓ、ＩｎＡｌＡｓについ
ては、その組成比を省略した。
物を添加していないことを表す。また、基板のＳ．Ｉ．
は半絶縁性であることを示す。ステップグレーデッド層
以外の３元系半導体ＩｎＧａＡｓ、ＩｎＡｌＡｓについ
ては、その組成比を省略した。
【００１４】以上の実施形態では素子エリア２をテラス
状に形成したが、他の形状に形成することもできる。ま
た、凹凸をウェハに直接形成するのではなく、バッファ
層の途中あるいはバッファ層の表面に形成してもよい。
バッファ層の成長中あるいは成長後、もしくはすべての
エピタキシャル成長後に熱工程を施してもよい。
状に形成したが、他の形状に形成することもできる。ま
た、凹凸をウェハに直接形成するのではなく、バッファ
層の途中あるいはバッファ層の表面に形成してもよい。
バッファ層の成長中あるいは成長後、もしくはすべての
エピタキシャル成長後に熱工程を施してもよい。
【００１５】図４は凹凸による効果を説明する図であ
る。一般に格子定数の異なる材料を成長させる場合に
は、エピタキシャル成長膜に歪が加わり、臨界膜厚を越
えると歪の緩和と同時にミスフィット転位が発生する。
このようなミスフィット転位は貫状転位として上層のエ
ピタキシャル成長膜へと影響を及ぼし、結晶性を悪化さ
せ、結晶表面にはクロスハッチが発生する。実際に素子
特性（ＩＣ動作）に影響するのは、トランジスタなどの
個々の単一の素子エリアについての結晶性であり、それ
らのエリアはウェハ全体に散らばってはいるものの、素
子サイズ程度（数十μｍ角程度）と小さいものである。
一方、素子エリア以外に凹凸を作ると、それはウェハ表
面で大きな面積を占めることになる。凹凸の断面で見た
エッジ部分は成長した膜の連続性が途切れるところであ
り、転位はそこに集中しやすい。その結果、素子エリア
を囲む領域の歪を緩和でき、素子エリア内のミスフィッ
ト転位が発生しにくくなり、エリア内の結晶性は向上す
る。その結果、応力がつもりつもって生じるスリップラ
インの発生を抑制することができる。
る。一般に格子定数の異なる材料を成長させる場合に
は、エピタキシャル成長膜に歪が加わり、臨界膜厚を越
えると歪の緩和と同時にミスフィット転位が発生する。
このようなミスフィット転位は貫状転位として上層のエ
ピタキシャル成長膜へと影響を及ぼし、結晶性を悪化さ
せ、結晶表面にはクロスハッチが発生する。実際に素子
特性（ＩＣ動作）に影響するのは、トランジスタなどの
個々の単一の素子エリアについての結晶性であり、それ
らのエリアはウェハ全体に散らばってはいるものの、素
子サイズ程度（数十μｍ角程度）と小さいものである。
一方、素子エリア以外に凹凸を作ると、それはウェハ表
面で大きな面積を占めることになる。凹凸の断面で見た
エッジ部分は成長した膜の連続性が途切れるところであ
り、転位はそこに集中しやすい。その結果、素子エリア
を囲む領域の歪を緩和でき、素子エリア内のミスフィッ
ト転位が発生しにくくなり、エリア内の結晶性は向上す
る。その結果、応力がつもりつもって生じるスリップラ
インの発生を抑制することができる。
【００１６】また、素子エリアをテラス状にした場合に
は、そのテラスのエッジにも転位を局在化させることが
できる。
は、そのテラスのエッジにも転位を局在化させることが
できる。
【００１７】以上の説明では半導体素子としてＧａＡｓ
基板上にＩｎＧａＡｓ系ＨＢＴを形成する場合について
説明したが、他の材料を用いた場合でも本発明を同様に
実施でき、また、ＨＢＴ以外の素子でも本発明を同様に
実施できる。
基板上にＩｎＧａＡｓ系ＨＢＴを形成する場合について
説明したが、他の材料を用いた場合でも本発明を同様に
実施でき、また、ＨＢＴ以外の素子でも本発明を同様に
実施できる。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
素子エリアの周囲の領域で歪みを緩和することができ、
素子エリア内でのミスフィット転位の発生を抑制して結
晶性を向上させることができ、その結果、素子特性を向
上させることができる。また、熱歪に対しても、周囲の
凹凸で吸収することができ、素子エリア内への影響を極
力抑えることができる効果がある。
素子エリアの周囲の領域で歪みを緩和することができ、
素子エリア内でのミスフィット転位の発生を抑制して結
晶性を向上させることができ、その結果、素子特性を向
上させることができる。また、熱歪に対しても、周囲の
凹凸で吸収することができ、素子エリア内への影響を極
力抑えることができる効果がある。
【図１】半導体ウェハ上の素子配置例を示す平面図。
【図２】一部拡大断面図。
【図３】素子構造例を示す断面図。
【図４】凹凸による効果を説明する図。
１ ＧａＡｓウェハ ２ 素子エリア ３ 凹凸 １１ 基板 １２ サブコレクタ層 １３ コレクタおよびベース層 １４ エミッタ層 １５ コレクタ電極 １６ ベース電極 １７ エミッタ電極 １８ 配線 １９ 絶縁体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 信治 東京都武蔵野市中町二丁目11番13号 株式 会社テラテック内 (72)発明者 藤田 忠重 東京都武蔵野市中町二丁目11番13号 株式 会社テラテック内
Claims (4)
- 【請求項１】 半導体ウェハの表面に異なる組成の半導
体材料層をエピタキシャルに成長させ、 この異なる組成の半導体材料層により個々の半導体素子
を形成する半導体装置の製造方法おいて、 前記異なる組成の半導体材料層を成長させる前に、前記
個々の半導体素子を形成する領域以外の前記半導体ウェ
ハの表面に凹凸を形成することを特徴とする半導体装置
の製造方法。 - 【請求項２】 前記半導体ウェハの表面に前記凹凸を形
成し、この凹凸の表面にアンドープのバッファ層を形成
し、このバッファ層の表面に前記異なる組成の半導体材
料層を成長させる請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記半導体ウェハの表面にアンドープの
バッファ層を形成し、このバッファ層内またはその表面
に前記凹凸を形成し、この凹凸の表面に前記異なる組成
の半導体材料層を成長させる請求項１記載の半導体装置
の製造方法。 - 【請求項４】 基板上に形成された半導体素子を備え、 この半導体素子は前記基板に対してエピタキシャルに形
成された異なる組成の半導体材料層を含む半導体装置に
おいて、 前記半導体素子が設けられた領域の周囲には凹凸の層が
設けられたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26089096A JPH10106948A (ja) | 1996-10-01 | 1996-10-01 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26089096A JPH10106948A (ja) | 1996-10-01 | 1996-10-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10106948A true JPH10106948A (ja) | 1998-04-24 |
Family
ID=17354180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26089096A Pending JPH10106948A (ja) | 1996-10-01 | 1996-10-01 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10106948A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19848298A1 (de) * | 1998-10-12 | 2000-04-13 | Inst Halbleiterphysik Gmbh | Hochtemperaturstabile Halbleitersubstratscheibe großen Durchmessers und Verfahren zu ihrer Herstellung |
| JP2015162669A (ja) * | 2014-02-28 | 2015-09-07 | 国立研究開発法人物質・材料研究機構 | 無欠陥領域を有するエピタキシャル膜を基板上に形成する方法及び無欠陥領域を有するエピタキシャル膜付き基板 |
-
1996
- 1996-10-01 JP JP26089096A patent/JPH10106948A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19848298A1 (de) * | 1998-10-12 | 2000-04-13 | Inst Halbleiterphysik Gmbh | Hochtemperaturstabile Halbleitersubstratscheibe großen Durchmessers und Verfahren zu ihrer Herstellung |
| DE19848298B4 (de) * | 1998-10-12 | 2008-08-07 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Hochtemperaturstabile Halbleitersubstratscheibe großen Durchmessers und Verfahren zu ihrer Herstellung |
| JP2015162669A (ja) * | 2014-02-28 | 2015-09-07 | 国立研究開発法人物質・材料研究機構 | 無欠陥領域を有するエピタキシャル膜を基板上に形成する方法及び無欠陥領域を有するエピタキシャル膜付き基板 |
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