JPH01170043A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH01170043A JPH01170043A JP62327145A JP32714587A JPH01170043A JP H01170043 A JPH01170043 A JP H01170043A JP 62327145 A JP62327145 A JP 62327145A JP 32714587 A JP32714587 A JP 32714587A JP H01170043 A JPH01170043 A JP H01170043A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、化合物半導体装置の製造方法に係り、特に、
半導体結晶基板上に選択的に半導体層をエピタキシャル
成長するのに好適な方法に関する。
半導体結晶基板上に選択的に半導体層をエピタキシャル
成長するのに好適な方法に関する。
ＧａＡｓ ＭＥＳＦＥＴのソース、ドレイン領域を選
択成長技術により形成する際、パターンのサイズ、分布
により成長膜厚に不均一性が生じるため、従来技術では
、本パターンの周辺部にダミーパタンを形成し、この問
題を解決していた。
択成長技術により形成する際、パターンのサイズ、分布
により成長膜厚に不均一性が生じるため、従来技術では
、本パターンの周辺部にダミーパタンを形成し、この問
題を解決していた。
上記従来技術では、半導体結晶基板上に、本パターンに
よる選択成長層以外に、ダミーパターンによる半導体成
長層が必然的に形成された。このため、半導体集積回路
等をこの結晶基板上に形成する場合に、ダミーパターン
による成長層により多くの制約を生じるなどの問題があ
った。
よる選択成長層以外に、ダミーパターンによる半導体成
長層が必然的に形成された。このため、半導体集積回路
等をこの結晶基板上に形成する場合に、ダミーパターン
による成長層により多くの制約を生じるなどの問題があ
った。
本発明の目的は、化合物半導体結晶基板上に選択成長す
る場合に、ダミーパターンによる成長層を生じることな
く、且つパターンのサイズ、分布による成長膜厚の不均
一性の無い選択成長層を形成する製造方法を提供するこ
とにある。
る場合に、ダミーパターンによる成長層を生じることな
く、且つパターンのサイズ、分布による成長膜厚の不均
一性の無い選択成長層を形成する製造方法を提供するこ
とにある。
上記目的は、まず化合物半導体の表面をＳｉｎ、。
Ｓ １３Ｎ４１ ｗｓ ｉｘなどの保護膜で覆い１選択
成長すべき本パターンを形成し、次に本パターンの周辺
部に基板結晶表面まで到達しない凹形形状、または凸形
状のダミーパターンを形成することにより、達成される
。
成長すべき本パターンを形成し、次に本パターンの周辺
部に基板結晶表面まで到達しない凹形形状、または凸形
状のダミーパターンを形成することにより、達成される
。
Ｓ ｉ Ｏ２ｖ Ｓ １ｓＮｎｅ ＷＳ ｉｘ材の表面
を避けてＧａＡｓ表面にのみＧ ａ Ａ ｓが選択的に
エピタキシャル成長する技術は、主にＭＯＣＶＤと呼ば
れる成長法で得られ易い、この方法を用いて、広い面積
の中に孤立した本パターンに選択的にＧ ａ Ａ ｓを
成長する場合、膜厚が異常に厚くなり。
を避けてＧａＡｓ表面にのみＧ ａ Ａ ｓが選択的に
エピタキシャル成長する技術は、主にＭＯＣＶＤと呼ば
れる成長法で得られ易い、この方法を用いて、広い面積
の中に孤立した本パターンに選択的にＧ ａ Ａ ｓを
成長する場合、膜厚が異常に厚くなり。
一方、本パターンと同一形状のパターンが、−様に分布
している場合には、成長膜厚は均一になる傾向にある。
している場合には、成長膜厚は均一になる傾向にある。
これは、結晶成長中に、パターン部以外に堆積しようと
する結晶原子又は分子が、保護膜上を動き回り、ＧａＡ
ｓの表面が露出した部分に集中することによると解釈さ
れている。また孤立パターンの場合、パターンから遠く
はなれた位置には多結晶のクラスターが形成されること
が知られている。従って、パターンの形状１分布に依存
した成長膜厚のばらつきを抑えるためには、周辺部に堆
積するＧａＡｓの原子又は分子が本パターンに集中する
ことがないように、本パターンの周辺部の保護膜上に、
−様に分布した凹部、又は凸部を形成すれば可能である
。また、本パターン周辺の凹形ダミーパターンが基板結
晶表面まで達しないようにすれば、ダミーパターンによ
る不〔実施例〕 ラトランジスタのコレクタ電極部取り出しに適用した実
施例１を第１図に示した平面図、および第１図中ａ−ａ
’部分の断面図である第２図により説明する。
する結晶原子又は分子が、保護膜上を動き回り、ＧａＡ
ｓの表面が露出した部分に集中することによると解釈さ
れている。また孤立パターンの場合、パターンから遠く
はなれた位置には多結晶のクラスターが形成されること
が知られている。従って、パターンの形状１分布に依存
した成長膜厚のばらつきを抑えるためには、周辺部に堆
積するＧａＡｓの原子又は分子が本パターンに集中する
ことがないように、本パターンの周辺部の保護膜上に、
−様に分布した凹部、又は凸部を形成すれば可能である
。また、本パターン周辺の凹形ダミーパターンが基板結
晶表面まで達しないようにすれば、ダミーパターンによ
る不〔実施例〕 ラトランジスタのコレクタ電極部取り出しに適用した実
施例１を第１図に示した平面図、および第１図中ａ−ａ
’部分の断面図である第２図により説明する。
まず半絶縁性ＧａＡｓ基板２０上にコレクタ層となるｎ
”ＧａＡｓ層２１およびｎ型ＧａＡｓ層２２、ベース層
となるｐ”型ＧａＡｓ層２３．エミッタ層となるｎ型Ａ
ｌＧａＡｓ層２４．最後にオーミックコンタクトを取り
やすくするためのキャップ層としてｎ＋型Ｇ ａ Ａ
ｓ Ｍ ２５を順次ＭＢＥ法によりエピタキシャル成長
する。ここで、例えばｎ′″型ＧａＡｓ層２１はＳｉを
５Ｘ１０”ｃｍ−３ドープし、厚さ５０００人、ｎ型Ｇ
ａＡｓ層２２はＳｉを５ Ｘ １０１′１ａｍ−”ドー
プし、厚さ３０００人、ｐ３型ＧａＡｓ層２３はＢｅを
２×１０１９ｃｍ−３ドープし、厚さ１０００人、ｎ型
ＡｌＧａＡｓ層２４はＡ１組成が０．３でＳｉを５Ｘ
Ｉ Ｏ”ｃｍ−３ドープし、厚さ１０００人、ｎ゛型Ｇ
ａＡｓ層２５はＳｉを５ Ｘ １０１８ｃｍ−３ドープ
し、厚さ１０００人とする。
”ＧａＡｓ層２１およびｎ型ＧａＡｓ層２２、ベース層
となるｐ”型ＧａＡｓ層２３．エミッタ層となるｎ型Ａ
ｌＧａＡｓ層２４．最後にオーミックコンタクトを取り
やすくするためのキャップ層としてｎ＋型Ｇ ａ Ａ
ｓ Ｍ ２５を順次ＭＢＥ法によりエピタキシャル成長
する。ここで、例えばｎ′″型ＧａＡｓ層２１はＳｉを
５Ｘ１０”ｃｍ−３ドープし、厚さ５０００人、ｎ型Ｇ
ａＡｓ層２２はＳｉを５ Ｘ １０１′１ａｍ−”ドー
プし、厚さ３０００人、ｐ３型ＧａＡｓ層２３はＢｅを
２×１０１９ｃｍ−３ドープし、厚さ１０００人、ｎ型
ＡｌＧａＡｓ層２４はＡ１組成が０．３でＳｉを５Ｘ
Ｉ Ｏ”ｃｍ−３ドープし、厚さ１０００人、ｎ゛型Ｇ
ａＡｓ層２５はＳｉを５ Ｘ １０１８ｃｍ−３ドープ
し、厚さ１０００人とする。
次に全面をホトレジスト工程および反応性イオンエツチ
ングにより、コレクタ領域（本パターン部１１とその周
辺部１３）にコレクタ層２２まで達する、深さ約８００
０人穴あけを行う。次いで全面ニＳ ｉ Ｏ２膜２６
をＣＶＤ法により約８０００人堆積する。次にホトレジ
工程及びドライ、ウェットエジチングにより、本パター
ン部１１のみｎ０型Ｇ ａ Ａ ｓ層２１の表面を露出
し周辺部１３及び他の部分はＳ ｉ ０２膜を残す。
ングにより、コレクタ領域（本パターン部１１とその周
辺部１３）にコレクタ層２２まで達する、深さ約８００
０人穴あけを行う。次いで全面ニＳ ｉ Ｏ２膜２６
をＣＶＤ法により約８０００人堆積する。次にホトレジ
工程及びドライ、ウェットエジチングにより、本パター
ン部１１のみｎ０型Ｇ ａ Ａ ｓ層２１の表面を露出
し周辺部１３及び他の部分はＳ ｉ ０２膜を残す。
次に、同様のホトレジ工程およびドライ及びウェットエ
ツチング工程を用いてダミーパターン部１２に、ＧａＡ
ｓ結晶表面が露出しないように、Ｓ ｉ ０２膜２６に
深さ約５０００人の凹地ダミーパターン１２を形成する
。ここで、本パターン１１の平面寸法は、例えば５μｍ
×１０μｍ、ダミーパターン部１２も同様とし、パター
ン間の距離は５μｍ以上１００μｍ以下とし、第１図に
示すように一様に分布させた。
ツチング工程を用いてダミーパターン部１２に、ＧａＡ
ｓ結晶表面が露出しないように、Ｓ ｉ ０２膜２６に
深さ約５０００人の凹地ダミーパターン１２を形成する
。ここで、本パターン１１の平面寸法は、例えば５μｍ
×１０μｍ、ダミーパターン部１２も同様とし、パター
ン間の距離は５μｍ以上１００μｍ以下とし、第１図に
示すように一様に分布させた。
次に、ＭＯＣＶＤ法により、ｎ″ＧａＡｓ層２７を選層
内７成長する。ここで、例えばｎ”ＧａＡｓ層２７はＳ
ｉを５×１０１ｆ１０１ｆ１ドープ、厚さ８０００人と
し、キャップ層２５と、選択成長層２７の表面等しくな
るようにした。このとき、ダミーパターン１２上には、
第２図に示すように多結晶Ｇ ａ Ａ ｓのクラスタ２
８が堆積した。
内７成長する。ここで、例えばｎ”ＧａＡｓ層２７はＳ
ｉを５×１０１ｆ１０１ｆ１ドープ、厚さ８０００人と
し、キャップ層２５と、選択成長層２７の表面等しくな
るようにした。このとき、ダミーパターン１２上には、
第２図に示すように多結晶Ｇ ａ Ａ ｓのクラスタ２
８が堆積した。
次いで、Ｓ ｉ ＯＨ膜２６をエツチングすると同時に
多結晶Ｇ ａ Ａ ｓ ２８を除去した後、通常のプロ
セス技術を用いて、エミッタ、ベース、コレクタ電極を
形成し、ヘテロ接合バイポーラトランジスタ構造を作製
した。なお、５ｉＯｚ膜２６は必ずしも全て除去する必
要はない。
多結晶Ｇ ａ Ａ ｓ ２８を除去した後、通常のプロ
セス技術を用いて、エミッタ、ベース、コレクタ電極を
形成し、ヘテロ接合バイポーラトランジスタ構造を作製
した。なお、５ｉＯｚ膜２６は必ずしも全て除去する必
要はない。
以上により、コレクタ領域にのみｎ°型Ｇ ａ Ａ ｓ
層を選択的に成長でき、他の部分に不要な成長層が形成
されないような状態を実現することができ。
層を選択的に成長でき、他の部分に不要な成長層が形成
されないような状態を実現することができ。
プレーナー構造のＨＢＴを作製することができた。
（実施例２）
ＧａＡｓ−ＡＩＧａＡｓヘテロ接合バイポーラトランジ
スタに本発明を適用した実施例２を第３図に示した平面
図、および第３図ｂ−ｂ’部分の断面図である第４図に
より説明する。
スタに本発明を適用した実施例２を第３図に示した平面
図、および第３図ｂ−ｂ’部分の断面図である第４図に
より説明する。
実施例１と同様に、半絶縁性Ｇ ａ Ａ ｓ基板４０上
にヘテロ接合バイポーラトランジスタを形成する結晶を
ＭＢＥ法により成長し、ｎ”ＧａＡｓ層４１まで達する
穴を開け、穴の周辺部３３にＳ ｉ ０２からなるも絶
縁層の側壁４６を形成する。
にヘテロ接合バイポーラトランジスタを形成する結晶を
ＭＢＥ法により成長し、ｎ”ＧａＡｓ層４１まで達する
穴を開け、穴の周辺部３３にＳ ｉ ０２からなるも絶
縁層の側壁４６を形成する。
また同時に結晶表面にＳ ｉ Ｏ，からなる保護膜４６
を形成するｅ Ｓ ｚ ０２はＣＶＤ法により約１μｍ
厚とした。
を形成するｅ Ｓ ｚ ０２はＣＶＤ法により約１μｍ
厚とした。
次にホトレジスト工程およびドライエツチング工程を用
いて、本パターン３１周辺の保護膜上にダミーパターン
３２を形成する。ダミーパターンの高さは約６０００人
とした。
いて、本パターン３１周辺の保護膜上にダミーパターン
３２を形成する。ダミーパターンの高さは約６０００人
とした。
次にＭＯＣＶＤ法によりｎ”ＧａＡｓ層４７を成長する
と１本パターン部３１にのみ選択的に、結晶成長が進行
する。一方、保護膜４６上には結晶は成長せず、ＧａＡ
ｓ、Ｇａ又はＡｓの分子によるクラスタ４８が堆積する
が、ダミーパターン３２により、本パターン部への移動
は抑制される。
と１本パターン部３１にのみ選択的に、結晶成長が進行
する。一方、保護膜４６上には結晶は成長せず、ＧａＡ
ｓ、Ｇａ又はＡｓの分子によるクラスタ４８が堆積する
が、ダミーパターン３２により、本パターン部への移動
は抑制される。
したがって再成長ｎ′″Ｇ ａ Ａ ｓ層、４７の膜厚
は、パターンの形状２分布に依存することなく、均一な
膜厚を得ることができた。
は、パターンの形状２分布に依存することなく、均一な
膜厚を得ることができた。
この後は、実施例１で述べたように、通常のプロセス技
術を用いてプレーナー構造のへテロ接合バイポーラトラ
ンジスタを作製した。
術を用いてプレーナー構造のへテロ接合バイポーラトラ
ンジスタを作製した。
本発明によけば、化合物半導体結晶基板上に選択的成長
するｉ合に、パターンの寸法、分布による成長膜厚の不
均一性を抑制することができるので、任意の寸法１分布
、形状のパターンに均一な膜厚の結晶を選択的に成長す
ることが可能となる。
するｉ合に、パターンの寸法、分布による成長膜厚の不
均一性を抑制することができるので、任意の寸法１分布
、形状のパターンに均一な膜厚の結晶を選択的に成長す
ることが可能となる。
また、エミッタとコレクタの位置が逆転したコレクタト
ップ型のへテロ接合バイポーラトラジスタにおいて、エ
ミッタを選択再成長する場合にも本発明が有効であるこ
とは言うまでもない。
ップ型のへテロ接合バイポーラトラジスタにおいて、エ
ミッタを選択再成長する場合にも本発明が有効であるこ
とは言うまでもない。
第、１図は本発明の実施例１の平面図、第２図は、第１
図のａ−ａ’部分の断面図、第３図は本発明の実施例２
の平面図、第４図は第３図のｂ−ｂ ’部分の断面図で
ある。 １０．３Ｏ−ＧａＡｓ結晶ウェハー、１１．３１・・・
本パターン（コレクタ領域）、１２．３２・・・ダミー
パターン、１３．３３・・・Ｓ ｉ ０２による絶縁領
域、２０．４０−・・半絶縁性Ｇ ａ Ａ ａ基板、２
１゜４１−ｎ”ＧａＡｓ層（コレクタ）、２２，４２”
・ｎ型Ｇ ａ Ａ ｓ層（コレクタ）、２３．４３・・
・ｐ′″型ＧａＡｓ層（ベース） 、２４．４４−＝ｎ
型ＡｌＧａＡｓ層（エミッタ）、２５．４５−ｎ”型Ｇ
ａ Ａ ｓ層（キャップ）、２６．４６−８ｉ０２層
、２７．４７・・・選択成長ｎ゛型ＧａＡｓ層、２８・
・・ダミーパターン上に堆積したＧａＡｓクラスタ、４
８・・・保護膜上に堆積したＧａＡｓクラスタ。 −し ノ２７ご一ノＪターン ２１ グミー／Ｊターン」
＝−４竺４シ蕾ノａ ４２回 ＪＯＧａＪｌｓ７エムー −ｌ ハθ、Ｊメ′！Ｊ
３圓 第４ｒｆＪ
図のａ−ａ’部分の断面図、第３図は本発明の実施例２
の平面図、第４図は第３図のｂ−ｂ ’部分の断面図で
ある。 １０．３Ｏ−ＧａＡｓ結晶ウェハー、１１．３１・・・
本パターン（コレクタ領域）、１２．３２・・・ダミー
パターン、１３．３３・・・Ｓ ｉ ０２による絶縁領
域、２０．４０−・・半絶縁性Ｇ ａ Ａ ａ基板、２
１゜４１−ｎ”ＧａＡｓ層（コレクタ）、２２，４２”
・ｎ型Ｇ ａ Ａ ｓ層（コレクタ）、２３．４３・・
・ｐ′″型ＧａＡｓ層（ベース） 、２４．４４−＝ｎ
型ＡｌＧａＡｓ層（エミッタ）、２５．４５−ｎ”型Ｇ
ａ Ａ ｓ層（キャップ）、２６．４６−８ｉ０２層
、２７．４７・・・選択成長ｎ゛型ＧａＡｓ層、２８・
・・ダミーパターン上に堆積したＧａＡｓクラスタ、４
８・・・保護膜上に堆積したＧａＡｓクラスタ。 −し ノ２７ご一ノＪターン ２１ グミー／Ｊターン」
＝−４竺４シ蕾ノａ ４２回 ＪＯＧａＪｌｓ７エムー −ｌ ハθ、Ｊメ′！Ｊ
３圓 第４ｒｆＪ
Claims (1)
- 【特許請求の範囲】 １、表面が、ＳｉＯ＿２、Ｓｉ＿３Ｎ＿４、ＷＳｉｘな
どからなる保護膜で覆われた半導体基板結晶を用いて、
本パターンの周辺にダミーパターンを形成し、本パター
ン部のみに選択的に化合物半導体結晶をエピタキシャル
成長する工程を有する化合物半導体装置の製造方法にお
いて、上記ダミーパターンは上記保護膜に結晶表面まで
到達しない凹部もしくは凸部を形成したものであること
を特徴とする化合物半導体装置の製造方法。 ２、上記化合物半導体結晶はＧａＡｓであり、上記エピ
タキシャル成長法はＭＯＣＶＤ法である特許請求の範囲
第１項記載の化合物半導体装置の製造方法。 ３、上記本パターンと上記ダミーパターンの最短距離は
１００μｍ以下である特許請求の範囲第１項記載の化合
物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327145A JP2585665B2 (ja) | 1987-12-25 | 1987-12-25 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327145A JP2585665B2 (ja) | 1987-12-25 | 1987-12-25 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01170043A true JPH01170043A (ja) | 1989-07-05 |
| JP2585665B2 JP2585665B2 (ja) | 1997-02-26 |
Family
ID=18195815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62327145A Expired - Fee Related JP2585665B2 (ja) | 1987-12-25 | 1987-12-25 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2585665B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228186A (ja) * | 1988-03-09 | 1989-09-12 | Sumitomo Electric Ind Ltd | 半導体選択成長方法 |
| JPH06260509A (ja) * | 1993-03-03 | 1994-09-16 | Nec Corp | 半導体装置の製造方法 |
| JP2008085215A (ja) * | 2006-09-28 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-12-25 JP JP62327145A patent/JP2585665B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228186A (ja) * | 1988-03-09 | 1989-09-12 | Sumitomo Electric Ind Ltd | 半導体選択成長方法 |
| JPH06260509A (ja) * | 1993-03-03 | 1994-09-16 | Nec Corp | 半導体装置の製造方法 |
| JP2008085215A (ja) * | 2006-09-28 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2585665B2 (ja) | 1997-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |