JPS6329569A - 半導体装置の製造方法および基板 - Google Patents
半導体装置の製造方法および基板Info
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- JPS6329569A JPS6329569A JP61171581A JP17158186A JPS6329569A JP S6329569 A JPS6329569 A JP S6329569A JP 61171581 A JP61171581 A JP 61171581A JP 17158186 A JP17158186 A JP 17158186A JP S6329569 A JPS6329569 A JP S6329569A
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- Japan
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- main surface
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- gaas
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造技術、特に、ンリコン基板の
主面に設けた窪みにＧａＡｓを埋め込んだ平坦な基板に
それぞれ素子を形成した構造の半導体装置の製造技術に
関する。
主面に設けた窪みにＧａＡｓを埋め込んだ平坦な基板に
それぞれ素子を形成した構造の半導体装置の製造技術に
関する。
半導体装置を構成する半導体としては、シリコン（Ｓｉ
）等の単体物質やガリウム砒素（ＧａＡＳ）等の化合物
半導体がある。ＳｉはＧａＡｓに比較して、その物性面
から見ると、機械的強度が強くかつ熱伝専度が大きい等
の特長があるとともに、Ｌ造的に見ると、ウェハ掻の大
きいものを生産する技術が確率され、かつウェハ製造コ
ストも安価であるという特長がある。また、ＧａＡｓは
Ｓｉに比較して、電子移動度や到達電子速度が速く、素
子を形成した場合素子の高周波特性が優れているという
特長がある。しかし、機械的強度が低いとともに、ウェ
ハ製造コストが高くかつ大きな直径のウェハを製造する
技術が確率されていないという難点がある。
）等の単体物質やガリウム砒素（ＧａＡＳ）等の化合物
半導体がある。ＳｉはＧａＡｓに比較して、その物性面
から見ると、機械的強度が強くかつ熱伝専度が大きい等
の特長があるとともに、Ｌ造的に見ると、ウェハ掻の大
きいものを生産する技術が確率され、かつウェハ製造コ
ストも安価であるという特長がある。また、ＧａＡｓは
Ｓｉに比較して、電子移動度や到達電子速度が速く、素
子を形成した場合素子の高周波特性が優れているという
特長がある。しかし、機械的強度が低いとともに、ウェ
ハ製造コストが高くかつ大きな直径のウェハを製造する
技術が確率されていないという難点がある。
そこで、ＳｉとＧａＡｓの長所を利用すべくシリコン基
板上にＧａＡｓ単結晶を直接あるいは中間層を介在させ
て形成する技術が開発されている。
板上にＧａＡｓ単結晶を直接あるいは中間層を介在させ
て形成する技術が開発されている。
ＧａＡｓとＳｉを一体化結晶とする技術については、た
とえば、株式会社プレスジャーナル発行［月刊セミコン
ダクターワールド（Ｓｅｍｉｃｏｎ−ｄｕｃｔｏｒ
Ｗｏｒｌｄ）ｊ １９８６年２月号、昭和６１年１月１
５日発行、Ｐ４６〜Ｐ５１に記載されている。この文献
には、ＳｉとＧａＡＳとのそれぞれの長所を取り入れて
、Ｓｉの基板主面に直接ＧａＡｓ結晶を生成する技術や
Ｓｉ基板の主面に、Ｇｅ、アモルファス、多結晶ＧａＡ
ｓ、ｍ−Ｖ成牛導体等の中間層を形成し、この中間層上
にＧａＡｓ単結晶を形成する技術が開示されている。
とえば、株式会社プレスジャーナル発行［月刊セミコン
ダクターワールド（Ｓｅｍｉｃｏｎ−ｄｕｃｔｏｒ
Ｗｏｒｌｄ）ｊ １９８６年２月号、昭和６１年１月１
５日発行、Ｐ４６〜Ｐ５１に記載されている。この文献
には、ＳｉとＧａＡＳとのそれぞれの長所を取り入れて
、Ｓｉの基板主面に直接ＧａＡｓ結晶を生成する技術や
Ｓｉ基板の主面に、Ｇｅ、アモルファス、多結晶ＧａＡ
ｓ、ｍ−Ｖ成牛導体等の中間層を形成し、この中間層上
にＧａＡｓ単結晶を形成する技術が開示されている。
上記のように、ＳｉとＧａＡＳとの長所を取り入れるた
めに、３ｉ基板の主面にＱ ａ 、Ａ ｓ単結晶を構成
する技術が開発されている。
めに、３ｉ基板の主面にＱ ａ 、Ａ ｓ単結晶を構成
する技術が開発されている。
しかし、これらの技術は、基板の主面にＳ ｉ？Ｉ、Ｆ
Ｊ域が露出していないことから、Ｓｉ部分に素子を形成
し難いことが本発明者によってあきらかにされた。
Ｊ域が露出していないことから、Ｓｉ部分に素子を形成
し難いことが本発明者によってあきらかにされた。
本発明の目的は同一基板主面に相互に異なる半導体領域
を設け、これらの領域にそれぞれの半導体に適した素子
を形成する半導体装置製造技術を提イ共することにある
。
を設け、これらの領域にそれぞれの半導体に適した素子
を形成する半導体装置製造技術を提イ共することにある
。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明の半導体装置の製造方法によれば、Ｓ
ｉの基板の主面に複数の溝を設けた後、この基板の主面
にＧａＡｓをエピタキシャル成長させる。その後、基板
主面を所定の厚さだけエツチングして除去し、基板の平
坦な主面にＳｉ領域とＧａＡｓ領域を形成する。つぎに
、前記Ｓｉ基板上にはバイポーラトランジスタを形成す
るとともに、Ｇ ａ Ａ Ｓ Ｇｌ域には電界効果トラ
ンジスタを形成する。
ｉの基板の主面に複数の溝を設けた後、この基板の主面
にＧａＡｓをエピタキシャル成長させる。その後、基板
主面を所定の厚さだけエツチングして除去し、基板の平
坦な主面にＳｉ領域とＧａＡｓ領域を形成する。つぎに
、前記Ｓｉ基板上にはバイポーラトランジスタを形成す
るとともに、Ｇ ａ Ａ Ｓ Ｇｌ域には電界効果トラ
ンジスタを形成する。
上記した手段によれば、基板の平坦な主面に相互に異な
るＳｉ領域およびＧａＡｓ領域が設けられ、かつこれら
の領域には、それぞれの半導体に適した素子が形成され
ているため、複合型の半導体装置の特性が向上する。ま
た、Ｓｉ領域およびＧａＡｓ領域はいずれも主面が同一
平坦面となっていることから、配線がし易いとともに信
頼性が高くなる。
るＳｉ領域およびＧａＡｓ領域が設けられ、かつこれら
の領域には、それぞれの半導体に適した素子が形成され
ているため、複合型の半導体装置の特性が向上する。ま
た、Ｓｉ領域およびＧａＡｓ領域はいずれも主面が同一
平坦面となっていることから、配線がし易いとともに信
頼性が高くなる。
以下図面を参照して本発明の一実施例について説明する
。
。
第１図は本発明の一実施例による複合構造の半導体装置
の製造に用いるシリコン板を示す断面図、第２図は同じ
＜Ｓｉ仮の主面に溝を設けた状態を示す断面図、第３図
は同じ＜５ｉｖｉの主面にＱａＡｓをエピタキシャル成
長させた状態を示す断面図、第４図は同じくシリコン板
の主面を所望の厚さエツチング除去して平坦な面にシリ
コン領域およびＧａＡｓ領域を露出させた状態の断面図
、第５図は同じく基板のシリコン領域およびＧａＡｓ領
域にそれぞれ素子を形成した状態を示す模式的断面図で
ある。
の製造に用いるシリコン板を示す断面図、第２図は同じ
＜Ｓｉ仮の主面に溝を設けた状態を示す断面図、第３図
は同じ＜５ｉｖｉの主面にＱａＡｓをエピタキシャル成
長させた状態を示す断面図、第４図は同じくシリコン板
の主面を所望の厚さエツチング除去して平坦な面にシリ
コン領域およびＧａＡｓ領域を露出させた状態の断面図
、第５図は同じく基板のシリコン領域およびＧａＡｓ領
域にそれぞれ素子を形成した状態を示す模式的断面図で
ある。
この実施例では、第１図に示されるように、最初に、ｐ
−形のＳｉ単結晶からなる基板１が用意される。この基
板ｌは、第２図に示されるように、その主面、すなわち
、（１００）に定間隔にＵ字断面の／＃２が、常用のウ
ェットエツチングあるいはドライエツチングによって形
成される。
−形のＳｉ単結晶からなる基板１が用意される。この基
板ｌは、第２図に示されるように、その主面、すなわち
、（１００）に定間隔にＵ字断面の／＃２が、常用のウ
ェットエツチングあるいはドライエツチングによって形
成される。
つぎに、前記基板１の主面には、気相成長法。
液相エビクキシャル法、ＭＯＣＶＤ法（メタル・オーガ
ニック気相成長方法）２分子線エピタキシー （ＭＢＥ
）法等のエピタキシャル技術（ヘテロエピタキシャル技
術）によって、直接あるいは中間層を介在させてＧａＡ
ｓ単結晶が形成される。
ニック気相成長方法）２分子線エピタキシー （ＭＢＥ
）法等のエピタキシャル技術（ヘテロエピタキシャル技
術）によって、直接あるいは中間層を介在させてＧａＡ
ｓ単結晶が形成される。
このＧａＡｓ領域３は、たとえば、ＧａＡｓ電界効果ト
ランジスタ（ＧａＡｓ−ＦＥＴ）を製造するために、Ｃ
ｒ等がエピタキシャル時ドーピングされて半絶縁性とな
っている。このエピタキシャルによって、基板ｌの絶縁
膜／ｌＩ２は埋まる。
ランジスタ（ＧａＡｓ−ＦＥＴ）を製造するために、Ｃ
ｒ等がエピタキシャル時ドーピングされて半絶縁性とな
っている。このエピタキシャルによって、基板ｌの絶縁
膜／ｌＩ２は埋まる。
つぎに、第４図に示されるように、基板１の主面を研磨
および／またはエツチングして、主面を平坦化する。ま
た、この平坦化処理時、主面にＧａ Ａ ｓ ？Ｉｌ域
３およびＳｉ領域４が露出するようにする。
および／またはエツチングして、主面を平坦化する。ま
た、この平坦化処理時、主面にＧａ Ａ ｓ ？Ｉｌ域
３およびＳｉ領域４が露出するようにする。
つぎに、第５図に示されるように、露出したＳｉ領域４
に素子として、バイポーラトランジスタ５を形成すると
ともに、Ｇ ａ Ａ ｓ 領域３に素子としてＧａＡｓ
−ＭＥＳ−ＦＥＴ６を形成する。
に素子として、バイポーラトランジスタ５を形成すると
ともに、Ｇ ａ Ａ ｓ 領域３に素子としてＧａＡｓ
−ＭＥＳ−ＦＥＴ６を形成する。
ここで、バイポーラトランジスタ５およびＧａＡｓ −
ＭＥＳ−ＦＥＴ６の製造について簡単に説明する。
ＭＥＳ−ＦＥＴ６の製造について簡単に説明する。
バイポーラトランジスタ５の製造にあっては、最初に、
ｐ−形のシリコン基板１の主面に、ｎ−形のコレクタ領
域１０が設けられるとともに、このコレクタ領域１０の
表層部には、ｐ形のベース領域１１が設けられる。また
、ベース領域１１の表層部には、ｎ十形のエミッタ領域
１２が設けられる。そして、これら各領域の主面には、
それぞれコレクタ電極１３．ベース電極１４．エミッタ
電極１５が設けられて、バイポーラトランジスタ５が形
成される。
ｐ−形のシリコン基板１の主面に、ｎ−形のコレクタ領
域１０が設けられるとともに、このコレクタ領域１０の
表層部には、ｐ形のベース領域１１が設けられる。また
、ベース領域１１の表層部には、ｎ十形のエミッタ領域
１２が設けられる。そして、これら各領域の主面には、
それぞれコレクタ電極１３．ベース電極１４．エミッタ
電極１５が設けられて、バイポーラトランジスタ５が形
成される。
一方、ＧａＡｓ −ＭＥＳ−ＦＥＴ６の製造にあっては
、半絶縁性のＧａＡｓ領域３の主面に、二度に亘ってイ
オン注入が施されて、ｎ十形のソース領域２０およびド
レイン領域２１が形成されるとともに、この領域を繋ぐ
ようにｎ形のゲーＨＮ域２２が形成される。つぎに、前
記ソース領域２０およびドレイン領域２１上に、ソース
電極２３およびドレイン電極２４が形成される。また、
ゲｔ４ｉ域２２の表面は部分的にエツチングされて、リ
セス（溝）２５が形成される。このリセス２５によって
、ゲート領域２２の厚さ、すなわち、ＦＥＴの特性を決
定するチャネル２６の厚さが設定される。つぎに、前記
チャネル２６上には、ゲート電極２７が形成される。そ
の後、パフシベーション処理を経てＧａＡｓ −ＭＥＳ
−ＦＥＴ６が形成される。
、半絶縁性のＧａＡｓ領域３の主面に、二度に亘ってイ
オン注入が施されて、ｎ十形のソース領域２０およびド
レイン領域２１が形成されるとともに、この領域を繋ぐ
ようにｎ形のゲーＨＮ域２２が形成される。つぎに、前
記ソース領域２０およびドレイン領域２１上に、ソース
電極２３およびドレイン電極２４が形成される。また、
ゲｔ４ｉ域２２の表面は部分的にエツチングされて、リ
セス（溝）２５が形成される。このリセス２５によって
、ゲート領域２２の厚さ、すなわち、ＦＥＴの特性を決
定するチャネル２６の厚さが設定される。つぎに、前記
チャネル２６上には、ゲート電極２７が形成される。そ
の後、パフシベーション処理を経てＧａＡｓ −ＭＥＳ
−ＦＥＴ６が形成される。
なお、同図の２８は絶縁膜である。
このように、複合的に素子が形成された基板１は、所定
の寸法に分断されて、チップ化される。
の寸法に分断されて、チップ化される。
また、千ンブは所定のパッケージに組み込まれ半導体装
置となる。
置となる。
このような実施例によれば、つぎのような効果が得られ
る。
る。
（１）本発明によれば、−枚のＳｉ基板上にＳｉ領域お
よびＧ ａ Ａ ｓ ？Ｉｉ域を設け、この３ｉ領域。
よびＧ ａ Ａ ｓ ？Ｉｉ域を設け、この３ｉ領域。
Ｇ ａ Ａ ｓ ＲＭ域上にそれぞれその半導体を用い
ると、特性が優れる素子を形成しているため、特性の優
れた半導体装置が製造できるという効果が得られる。
ると、特性が優れる素子を形成しているため、特性の優
れた半導体装置が製造できるという効果が得られる。
（２）上記（１）により、本発明によれば、ＳｉＯ高集
積化技術とＧａＡｓの高速性によって、超々高速素子ま
たは高集積化素子の開発が可能となるという効果が得ら
れる。
積化技術とＧａＡｓの高速性によって、超々高速素子ま
たは高集積化素子の開発が可能となるという効果が得ら
れる。
（３）本発明によれば、主面にＧ ａ Ａ ｓ ｇｌ域
やＳｉ領域を有する基板は、その主面が研磨やエツチン
グによって平坦な面となっていることから、複合素子を
形成した場合、表面に段差が少ないことから配線の不連
続性も発生し難くなり、製造歩留りが向上するとともに
、素子の信頼性が高くなるという効果が得られる。
やＳｉ領域を有する基板は、その主面が研磨やエツチン
グによって平坦な面となっていることから、複合素子を
形成した場合、表面に段差が少ないことから配線の不連
続性も発生し難くなり、製造歩留りが向上するとともに
、素子の信頼性が高くなるという効果が得られる。
（４）上記（１）〜（３）により、本発明によれば、特
性の優れた複合素子を高歩留りで製造できるため、半導
体装置の生産コストの低減が達成できるという相乗効果
が得られる。
性の優れた複合素子を高歩留りで製造できるため、半導
体装置の生産コストの低減が達成できるという相乗効果
が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、前記実施例で
は、Ｓｉ基板主面の溝に半絶縁性のＧａＡｓをエピタキ
シャル成長によって形成したが、導電性のＧａＡｓを直
接成長させてもよい。また、Ｓｉからなる基板の主面に
設ける窪みとしては、Ｖ字断面の溝や、円形、矩形等の
窪みであってもよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、前記実施例で
は、Ｓｉ基板主面の溝に半絶縁性のＧａＡｓをエピタキ
シャル成長によって形成したが、導電性のＧａＡｓを直
接成長させてもよい。また、Ｓｉからなる基板の主面に
設ける窪みとしては、Ｖ字断面の溝や、円形、矩形等の
窪みであってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＧａＡｓ −ＭＥＳ
−ＦＥＴやシリコンバイポーラトランジスタを有する複
合半導体装置の製造技術に適用した場合について説明し
たが、それに限定されるものではない。
をその背景となった利用分野であるＧａＡｓ −ＭＥＳ
−ＦＥＴやシリコンバイポーラトランジスタを有する複
合半導体装置の製造技術に適用した場合について説明し
たが、それに限定されるものではない。
本発明は少なくともシリコンと化合物半導体あるいは化
合物半導体同志を組み合わせた構造の複合半導体装置の
製造技術には適用できる。
合物半導体同志を組み合わせた構造の複合半導体装置の
製造技術には適用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
本発明の半導体装置の製造方法によれば、Ｓｉの基板の
主面に複数の溝を設けた後、この基板の主面にＧａＡｓ
をエピタキシャル成長させる。その後、基板主面を所定
の厚さだけエツチングして除去し、基板の平坦な主面に
Ｓｉ領域とＧａＡｓ領域を形成する。つぎに、前記Ｓｉ
基板上にはバイポーラトランジスタを形成するとともに
、ＧａＡｓ領域には電界効果トランジスタを形成する。
主面に複数の溝を設けた後、この基板の主面にＧａＡｓ
をエピタキシャル成長させる。その後、基板主面を所定
の厚さだけエツチングして除去し、基板の平坦な主面に
Ｓｉ領域とＧａＡｓ領域を形成する。つぎに、前記Ｓｉ
基板上にはバイポーラトランジスタを形成するとともに
、ＧａＡｓ領域には電界効果トランジスタを形成する。
したがって、基板の平坦な主面に相互に異なるＳｉ領域
およびＧ ａ Ａ ｓ ｊＪ域が設けられ、かつこれら
の領域には、それぞれの半導体に適した素子が形成され
ているため、複合型の半導体装置の特性が向上する。ま
た、Ｓｉ領域およびＧａＡｓ領域はいずれも主面が同一
の平坦面であることから、配線がし易いとともに信頬性
が高くなる。
およびＧ ａ Ａ ｓ ｊＪ域が設けられ、かつこれら
の領域には、それぞれの半導体に適した素子が形成され
ているため、複合型の半導体装置の特性が向上する。ま
た、Ｓｉ領域およびＧａＡｓ領域はいずれも主面が同一
の平坦面であることから、配線がし易いとともに信頬性
が高くなる。
第１図は本発明の一実施例による複合構造の半導体装置
の製造に用いるシリコン板を示す断面図、第２圀は同じ
＜ｓｉ板の主面に溝を設けた状態を示す断面図、 第３図は同じ＜Ｓｉ板の主面にＧａＡｓをエピタキシャ
ル成長させた状態を示す断面図、第４図は同じくシリコ
ン板の主面を所望の厚さエツチング除去して平坦な面に
シリコン領域およびＧａＡｓ領域を露出させた状態の断
面図、第５図は同じく基板のシリコン領域およびＧａＡ
ｓ領域にそれぞれ素子を形成した状態を示す模式的断面
図である。 １・・・基板、２・・・溝、３・・・ＧａＡｓ領域、４
・・・Ｓｉ領域、５・・・バイポーラトランジスタ、６
・・・ＧａＡＳ−ＭＥＳ−ＦＥＴ１１０・・・コレクタ
領域、１１・・・ベース領域、１２・・・エミッタ領域
、１３・・・コレクタ電極、１４・・・ベース電極、１
５・・・エミック電極、２０・・・ソース領域、２１・
・・ドレイン領域、２２・・・ゲート領域、２３・・・
ソース電極、２４・・・ドレイン電極、２５・・・リセ
ス（？り 、２６・・・チャネル、２７・・・ゲ第
１ 図 第 ２ 図 第 ５ 図 ２ｆ；２２２ＸＳ
の製造に用いるシリコン板を示す断面図、第２圀は同じ
＜ｓｉ板の主面に溝を設けた状態を示す断面図、 第３図は同じ＜Ｓｉ板の主面にＧａＡｓをエピタキシャ
ル成長させた状態を示す断面図、第４図は同じくシリコ
ン板の主面を所望の厚さエツチング除去して平坦な面に
シリコン領域およびＧａＡｓ領域を露出させた状態の断
面図、第５図は同じく基板のシリコン領域およびＧａＡ
ｓ領域にそれぞれ素子を形成した状態を示す模式的断面
図である。 １・・・基板、２・・・溝、３・・・ＧａＡｓ領域、４
・・・Ｓｉ領域、５・・・バイポーラトランジスタ、６
・・・ＧａＡＳ−ＭＥＳ−ＦＥＴ１１０・・・コレクタ
領域、１１・・・ベース領域、１２・・・エミッタ領域
、１３・・・コレクタ電極、１４・・・ベース電極、１
５・・・エミック電極、２０・・・ソース領域、２１・
・・ドレイン領域、２２・・・ゲート領域、２３・・・
ソース電極、２４・・・ドレイン電極、２５・・・リセ
ス（？り 、２６・・・チャネル、２７・・・ゲ第
１ 図 第 ２ 図 第 ５ 図 ２ｆ；２２２ＸＳ
Claims (1)
- 【特許請求の範囲】 １、第１の半導体で構成される基板の主面に窪みを設け
る工程と、前記第１の半導体の主面全域に前記第１の半
導体とは異なる第２の半導体をエピタキシャル成長させ
る工程と、前記基板の主面全域を所望厚さ除去して平坦
面化するとともにこの平坦面に第１の半導体と第２の半
導体をそれぞれ露出させる工程と、前記第１の半導体に
よって構成される第１領域および第２の半導体によって
構成される第２領域にそれぞれ素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 ２、シリコンからなる基板の主面に溝を設けた後、基板
主面にＧａＡｓをエピタキシャル成長させることを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。 ３、第１の半導体からなる基板の主面に設けられた窪み
に第２の半導体が埋め込まれかつ主面は平坦となってい
ることを特徴とする基板。 ４、シリコン基板の主面に設けられた窪みにＧａＡｓが
埋め込まれていることを特徴とする特許請求の範囲第３
項記載の基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171581A JPS6329569A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置の製造方法および基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171581A JPS6329569A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置の製造方法および基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329569A true JPS6329569A (ja) | 1988-02-08 |
Family
ID=15925805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61171581A Pending JPS6329569A (ja) | 1986-07-23 | 1986-07-23 | 半導体装置の製造方法および基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329569A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006044772A (ja) * | 2004-08-06 | 2006-02-16 | Toppan Printing Co Ltd | 複合キャップおよびその複合キャップを備えた容器 |
| WO2023031073A1 (en) | 2021-08-31 | 2023-03-09 | Merck Patent Gmbh | Composition |
-
1986
- 1986-07-23 JP JP61171581A patent/JPS6329569A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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