JPH1011009A - 映像信号の処理装置及びこれを用いた表示装置 - Google Patents
映像信号の処理装置及びこれを用いた表示装置Info
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Abstract
(57)【要約】
【課題】画素数が固定した表示装置に、様々な解像度を
有する映像信号を、低消費電力、高画質で表示する。 【解決手段】ライン数変換のための補間はディジタル信
号処理で行い、水平方向のドット間の補間はローパスフ
ィルタによるアナログ信号処理により行う構成とし、水
平有効画素数の変換が不要な場合には、上記ローパスフ
ィルタをバイパスさせる。
有する映像信号を、低消費電力、高画質で表示する。 【解決手段】ライン数変換のための補間はディジタル信
号処理で行い、水平方向のドット間の補間はローパスフ
ィルタによるアナログ信号処理により行う構成とし、水
平有効画素数の変換が不要な場合には、上記ローパスフ
ィルタをバイパスさせる。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータなど
からの表示用映像信号を入力し、種々の処理を行いディ
スプレイ装置に表示する映像信号の処理装置に関するも
のである。
からの表示用映像信号を入力し、種々の処理を行いディ
スプレイ装置に表示する映像信号の処理装置に関するも
のである。
【０００２】
【従来の技術】エンジニアリングワ−クステ−ション、
パ−ソナルコンピュータ、あるいは計算機のディスプレ
イ端末などから出力される表示用映像信号は、ディスプ
レイ画面上の画素に対応するドット単位の映像信号とし
て出力される。
パ−ソナルコンピュータ、あるいは計算機のディスプレ
イ端末などから出力される表示用映像信号は、ディスプ
レイ画面上の画素に対応するドット単位の映像信号とし
て出力される。
【０００３】これらの映像信号をディジタル信号に変換
し、メモリや演算処理回路を用いることで、フィ−ルド
周波数やアスペクト比などの信号フォ−マットの変換
や、拡大縮小、画面合成、幾何学変換のような画像処理
など様々な処理を行うことができる。例えば、４台のデ
ィスプレイを縦に２段、横に２台隣接して並べ、１台の
ディスプレイに見立てて表示を行う４面マルチスクリー
ンシステムを構成する際には、入力映像信号の４分の１
の信号を画面全体に拡大処理して、対応する位置のディ
スプレイへ表示をおこなう。これにより大型で高輝度、
高解像度の表示システムが構成できる。
し、メモリや演算処理回路を用いることで、フィ−ルド
周波数やアスペクト比などの信号フォ−マットの変換
や、拡大縮小、画面合成、幾何学変換のような画像処理
など様々な処理を行うことができる。例えば、４台のデ
ィスプレイを縦に２段、横に２台隣接して並べ、１台の
ディスプレイに見立てて表示を行う４面マルチスクリー
ンシステムを構成する際には、入力映像信号の４分の１
の信号を画面全体に拡大処理して、対応する位置のディ
スプレイへ表示をおこなう。これにより大型で高輝度、
高解像度の表示システムが構成できる。
【０００４】これらのディジタル信号処理回路からの出
力信号は、いわゆるマルチスキャンタイプのブラウン管
（ＣＲＴ）による表示装置への表示を前提とするもの
で、入力信号の形態や、拡大などの信号処理内容によっ
て、水平走査周波数ｆｈ、垂直走査周波数ｆｖ、表示ラ
イン数などが変化するものであった。
力信号は、いわゆるマルチスキャンタイプのブラウン管
（ＣＲＴ）による表示装置への表示を前提とするもの
で、入力信号の形態や、拡大などの信号処理内容によっ
て、水平走査周波数ｆｈ、垂直走査周波数ｆｖ、表示ラ
イン数などが変化するものであった。
【０００５】近年これまでのブラウン管（ＣＲＴ）によ
る表示装置に代わって、液晶、プラズマディスプレイ、
ＬＥＤ等のような表示装置が用いられるようになってき
た。これらの表示装置はブラウン管による表示装置に比
較して、奥行きや厚みが薄く設置スペースをとらずに大
画面による表示ができる利点を有している。しかしこれ
らの表示装置は、それぞれの画素を表示するする際の座
標が固定しており、変更する事ができないという問題が
ある。すなわちこれらの固定画素の表示装置では、水平
垂直の表示画素数が固定しており、この画素数に合わな
い信号はそのまま表示する事は困難であった。具体的に
は水平１２８０、垂直１０２４画素の表示装置に、水平
有効画素６４０、有効ライン４８０の信号や、水平有効
画素１０２４、有効ライン７６８の信号をそのまま表示
する事は困難であった。
る表示装置に代わって、液晶、プラズマディスプレイ、
ＬＥＤ等のような表示装置が用いられるようになってき
た。これらの表示装置はブラウン管による表示装置に比
較して、奥行きや厚みが薄く設置スペースをとらずに大
画面による表示ができる利点を有している。しかしこれ
らの表示装置は、それぞれの画素を表示するする際の座
標が固定しており、変更する事ができないという問題が
ある。すなわちこれらの固定画素の表示装置では、水平
垂直の表示画素数が固定しており、この画素数に合わな
い信号はそのまま表示する事は困難であった。具体的に
は水平１２８０、垂直１０２４画素の表示装置に、水平
有効画素６４０、有効ライン４８０の信号や、水平有効
画素１０２４、有効ライン７６８の信号をそのまま表示
する事は困難であった。
【０００６】このためこれらの固定画素の表示装置で、
画素数の異なる信号を正しく表示しようとする場合に
は、画素数を変更するための信号処理回路が必要とな
る。例えば水平有効画素６４０の信号を表示画素が１０
２４画素の表示装置に表示する場合には、入力信号の５
つの画素を用いて、８つの画素を表示させる必要があり
（６４０：１０２４＝５：８）、入力画素を補間して、
表示画素を生成する必要がある。１次元信号の画素補間
方法には、最近接１点からの前値保持補間、近傍２点か
らの線形補間、近傍４点からの畳み込み補間など、のア
ルゴリズムが知られており、これらのアルゴリズムを、
水平、垂直にそれぞれ適用することにより、２次元画像
の画素数を変換する事ができる。
画素数の異なる信号を正しく表示しようとする場合に
は、画素数を変更するための信号処理回路が必要とな
る。例えば水平有効画素６４０の信号を表示画素が１０
２４画素の表示装置に表示する場合には、入力信号の５
つの画素を用いて、８つの画素を表示させる必要があり
（６４０：１０２４＝５：８）、入力画素を補間して、
表示画素を生成する必要がある。１次元信号の画素補間
方法には、最近接１点からの前値保持補間、近傍２点か
らの線形補間、近傍４点からの畳み込み補間など、のア
ルゴリズムが知られており、これらのアルゴリズムを、
水平、垂直にそれぞれ適用することにより、２次元画像
の画素数を変換する事ができる。
【０００７】なお、このような画素補間を行う信号処理
回路の構成は、特開平５−３２８１８４号公報に記載が
ある。
回路の構成は、特開平５−３２８１８４号公報に記載が
ある。
【０００８】これらの信号処理を先に示した、フィ−ル
ド周波数やアスペクト比などの信号フォ−マットの変換
や、拡大縮小、画面合成、幾何学変換などの画像処理と
併用することにより、水平垂直の画素数を表示デバイス
にあわせて変換して表示を行うことができる。
ド周波数やアスペクト比などの信号フォ−マットの変換
や、拡大縮小、画面合成、幾何学変換などの画像処理と
併用することにより、水平垂直の画素数を表示デバイス
にあわせて変換して表示を行うことができる。
【０００９】
【発明が解決しようとする課題】しかしながらこれらの
画素数変換の信号処理は、表示デバイスの解像度が高く
なるにつれて高速処理を行う必要がある。例えば、水平
有効画素１２８０、有効ライン１０２４の表示をフレー
ム周波数６０Ｈｚで表示する場合、ドットクロックは１
００ＭＨｚ以上となる。また隣接した画素からの演算処
理が必要であり、補間処理の比率によりメモリから間欠
的にデータが読み出されるため、並列処理が困難であ
る。このためＥＣＬ（エミッタ結合ロジック）などの高
速デバイスによる処理が必要になり、これにより消費電
力が増大し、発熱により回路の小型化が困難となりコス
トが増大するという問題があった。
画素数変換の信号処理は、表示デバイスの解像度が高く
なるにつれて高速処理を行う必要がある。例えば、水平
有効画素１２８０、有効ライン１０２４の表示をフレー
ム周波数６０Ｈｚで表示する場合、ドットクロックは１
００ＭＨｚ以上となる。また隣接した画素からの演算処
理が必要であり、補間処理の比率によりメモリから間欠
的にデータが読み出されるため、並列処理が困難であ
る。このためＥＣＬ（エミッタ結合ロジック）などの高
速デバイスによる処理が必要になり、これにより消費電
力が増大し、発熱により回路の小型化が困難となりコス
トが増大するという問題があった。
【００１０】また、補間処理アルゴリズムを簡略化し回
路の簡素化をおこなうと、画質劣化につながるため、低
コスト、小型、低消費電力で高画質の表示装置を提供す
る事は困難であった。
路の簡素化をおこなうと、画質劣化につながるため、低
コスト、小型、低消費電力で高画質の表示装置を提供す
る事は困難であった。
【００１１】本発明では、高速の信号処理回路を必要と
せず、画質の優れた、画素数変換機能を有する映像信号
の処理装置を提供することを目的とする。
せず、画質の優れた、画素数変換機能を有する映像信号
の処理装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記の課題を解決するた
め本発明では、垂直方向のライン間の演算処理による補
間処理をディジタル信号処理で行い、水平方向のドット
間の補間処理はローパスフィルタによるアナログ信号処
理により行う構成としたものである。
め本発明では、垂直方向のライン間の演算処理による補
間処理をディジタル信号処理で行い、水平方向のドット
間の補間処理はローパスフィルタによるアナログ信号処
理により行う構成としたものである。
【００１３】また、水平方向の補間処理をアナログ信号
処理により実現するため、Ｄ／Ａ変換回路の変換周波数
ｆｒｃｋと表示装置へのクロックＣＫ周波数ｆｃｋ、お
よび表示装置へ出力する水平同期信号ＨＯの周波数ｆｈ
ｏの間に（数１）式の関係が成立するよう構成したもの
である。
処理により実現するため、Ｄ／Ａ変換回路の変換周波数
ｆｒｃｋと表示装置へのクロックＣＫ周波数ｆｃｋ、お
よび表示装置へ出力する水平同期信号ＨＯの周波数ｆｈ
ｏの間に（数１）式の関係が成立するよう構成したもの
である。
【００１４】
【数１】 ｆｒｃｋ／Ｎ＝ｆｃｋ／Ｍ＝ｆｈｏ （ただしＭ，Ｎは自然数）…（数１） また、上記ローパスフィルタの特性を固定化するため、
入力映像信号の形態に関わらず表示デバイスへのドット
クロックをほぼ一定の周波数となるよう構成したもので
ある。
入力映像信号の形態に関わらず表示デバイスへのドット
クロックをほぼ一定の周波数となるよう構成したもので
ある。
【００１５】さらに、上記ローパスフィルタ特性が、表
示ドットクロックＣＫの周波数ｆｃｋの２分の１以下に
帯域制限するよう構成したものである。
示ドットクロックＣＫの周波数ｆｃｋの２分の１以下に
帯域制限するよう構成したものである。
【００１６】さらに、入力映像信号の水平有効画素数が
表示デバイスと一致する場合には、上記ローパスフィル
タをバイパスさせるよう構成したものである。
表示デバイスと一致する場合には、上記ローパスフィル
タをバイパスさせるよう構成したものである。
【００１７】また、ライン間の補間処理において、２ラ
インのデータを重みづけ加算する際の重み係数（α、
β）を非線形関数により生成するようにしたものであ
る。
インのデータを重みづけ加算する際の重み係数（α、
β）を非線形関数により生成するようにしたものであ
る。
【００１８】
【発明の実施の形態】以下、本発明の実施例について図
を用いて説明する。
を用いて説明する。
【００１９】図１は本発明の一実施例を示すブロック図
である。
である。
【００２０】図１において、１０１はエンジニアリング
ワ−クステ−ション、パ−ソナルコンピュータなどから
の映像信号ＳＩの入力端子、１０２はＳＩの水平同期信
号あるいは水平垂直の同期情報を含んだ複合同期信号Ｈ
Ｉの入力端子、１０３はＳＩの垂直同期信号の入力端
子、１０４は映像信号入力ＳＩをディジタルデータに変
換するＡ／Ｄ変換回路、１０６はディジタルデータに変
換された映像信号を書き込むメモリ、１０５は入力映像
信号ＳＩに含まれた同期信号の分離あるいは端子１０
２、１０３からの同期信号を波形整形する同期分離回
路、１０７は同期分離回路１０５からの同期情報を元に
書き込みクロックやメモリへの書込制御信号を生成する
書込制御回路、１０８は表示デバイスのライン数にあわ
せてライン数の変換を行うライン補間回路、１１０はメ
モリから読み出した映像データをアナログ信号に変換す
るＤ／Ａ変換回路、１０９はメモリ１０６への読出制御
信号やライン補間回路１０８及びＤ／Ａ変換回路１１０
への読み出しクロックを生成する読出制御回路、１１１
はＤ／Ａ変換回路１１０の出力から高周波成分を除去す
るローパスフィルタ、１１２は映像信号ＳＯの出力端
子、１１３は出力映像信号ＳＯの水平同期信号ＨＯの出
力端子、１１４は出力映像信号ＳＯの垂直同期信号ＶＯ
の出力端子、１１５は表示デバイスへのクロックＣＫの
出力端子、１は本発明の映像信号の処理装置である。
ワ−クステ−ション、パ−ソナルコンピュータなどから
の映像信号ＳＩの入力端子、１０２はＳＩの水平同期信
号あるいは水平垂直の同期情報を含んだ複合同期信号Ｈ
Ｉの入力端子、１０３はＳＩの垂直同期信号の入力端
子、１０４は映像信号入力ＳＩをディジタルデータに変
換するＡ／Ｄ変換回路、１０６はディジタルデータに変
換された映像信号を書き込むメモリ、１０５は入力映像
信号ＳＩに含まれた同期信号の分離あるいは端子１０
２、１０３からの同期信号を波形整形する同期分離回
路、１０７は同期分離回路１０５からの同期情報を元に
書き込みクロックやメモリへの書込制御信号を生成する
書込制御回路、１０８は表示デバイスのライン数にあわ
せてライン数の変換を行うライン補間回路、１１０はメ
モリから読み出した映像データをアナログ信号に変換す
るＤ／Ａ変換回路、１０９はメモリ１０６への読出制御
信号やライン補間回路１０８及びＤ／Ａ変換回路１１０
への読み出しクロックを生成する読出制御回路、１１１
はＤ／Ａ変換回路１１０の出力から高周波成分を除去す
るローパスフィルタ、１１２は映像信号ＳＯの出力端
子、１１３は出力映像信号ＳＯの水平同期信号ＨＯの出
力端子、１１４は出力映像信号ＳＯの垂直同期信号ＶＯ
の出力端子、１１５は表示デバイスへのクロックＣＫの
出力端子、１は本発明の映像信号の処理装置である。
【００２１】端子１０１から入力された映像信号は、Ａ
／Ｄ変換回路１０４でディジタルデータに変換され、メ
モリ１０６に書き込まれる。この際Ａ／Ｄ変換回路１０
４で用いられるサンプリングクロックは、同期分離回路
１０５からの水平同期信号から書込制御回路１０７内の
ＰＬＬ（フェイズロックループ）により生成される。
／Ｄ変換回路１０４でディジタルデータに変換され、メ
モリ１０６に書き込まれる。この際Ａ／Ｄ変換回路１０
４で用いられるサンプリングクロックは、同期分離回路
１０５からの水平同期信号から書込制御回路１０７内の
ＰＬＬ（フェイズロックループ）により生成される。
【００２２】読出制御回路１０９からの制御信号によ
り、メモリ１０６内のデータはライン補間回路１０８で
隣接ラインからの補間演算処理によりライン数が変換さ
れる。ライン数の変更されたデータはＤ／Ａ変換回路１
１０でアナログ信号に変換される、ローパスフィルタ１
１１で不要な高調波成分が除去され、出力映像信号ＳＯ
として端子１１２より出力される。また、表示装置で必
要なドットクロックも合わせて端子１１５から出力され
る。これらの出力端子１１２、１１３、１１４、１１５
は直接表示装置に接続、あるいはスイッチャーなどの編
集制御器を介して接続され、信号処理回路により処理さ
れた映像信号を表示する。
り、メモリ１０６内のデータはライン補間回路１０８で
隣接ラインからの補間演算処理によりライン数が変換さ
れる。ライン数の変更されたデータはＤ／Ａ変換回路１
１０でアナログ信号に変換される、ローパスフィルタ１
１１で不要な高調波成分が除去され、出力映像信号ＳＯ
として端子１１２より出力される。また、表示装置で必
要なドットクロックも合わせて端子１１５から出力され
る。これらの出力端子１１２、１１３、１１４、１１５
は直接表示装置に接続、あるいはスイッチャーなどの編
集制御器を介して接続され、信号処理回路により処理さ
れた映像信号を表示する。
【００２３】本発明の信号処理装置の出力に、水平表示
画素１２８０ドット、水平総ドット（ブランキングを含
む）１６６４、表示有効ライン１０２４、総ライン数１
０７８、水平走査周波数６４．３ＫＨｚ、垂直走査周波
数６０Ｈｚ、ドットクロック１０７ＭＨｚの信号が表示
可能な表示装置を接続し、水平有効画素１０２４、有効
ライン７６８、垂直走査周波数７０Ｈｚの信号を変換し
て表示する場合の具体的な動作について以下説明する。
画素１２８０ドット、水平総ドット（ブランキングを含
む）１６６４、表示有効ライン１０２４、総ライン数１
０７８、水平走査周波数６４．３ＫＨｚ、垂直走査周波
数６０Ｈｚ、ドットクロック１０７ＭＨｚの信号が表示
可能な表示装置を接続し、水平有効画素１０２４、有効
ライン７６８、垂直走査周波数７０Ｈｚの信号を変換し
て表示する場合の具体的な動作について以下説明する。
【００２４】この例では、有効ライン数を４／３倍（７
６８／３×４＝１０２４）に、水平有効画素数を５／４
倍（１０２４／４×５＝１２８０）に拡大することで入
力映像信号を表示装置の画面いっぱいに表示する事がで
きる。本発明による信号処理装置では、ライン数の変換
をライン補間回路１０８でディジタル的に処理し、水平
方向の画素補間は読み出しクロックの周波数を変化させ
１画素の表示占有期間を伸ばしたり、縮めたりすること
で変換処理を行う。
６８／３×４＝１０２４）に、水平有効画素数を５／４
倍（１０２４／４×５＝１２８０）に拡大することで入
力映像信号を表示装置の画面いっぱいに表示する事がで
きる。本発明による信号処理装置では、ライン数の変換
をライン補間回路１０８でディジタル的に処理し、水平
方向の画素補間は読み出しクロックの周波数を変化させ
１画素の表示占有期間を伸ばしたり、縮めたりすること
で変換処理を行う。
【００２５】Ａ／Ｄ変換回路１０４では、入力映像信号
の有効画素に一致したドットクロックにより、サンプリ
ングが行われ、メモリ１０６には１ラインあたり１０２
４個、７６８ラインのデータが書き込まれる。メモリ１
０６から読み出された画像データはライン補間回路１０
８で、３ラインの映像データから４ラインのデータを補
間処理により生成し７６８ラインの入力信号から１０２
４ラインの表示信号に変換される。この補間処理によ
り、１ラインあたり１０２４個、１０２４ラインのデー
タに変換される。この際の読み出しクロックｆｒｃｋは
８５．６ＭＨｚ（＝１０７ＭＨｚ×４／５）とし、ライ
ンあたり３０８画素、フィールドあたり５４ラインのブ
ランキングデータを読出制御回路１０９の制御により付
加し、水平総ドット数１３３２、総ライン１０７８の映
像信号として表示装置に出力する。このような処理によ
り信号処理装置からの水平走査周波数ｆｈｏは６４．３
ＫＨｚ（＝８５．６ＭＨｚ／１３３２）、ライン数１０
７８ラインとなり、本来の１２８０×１０２４画素の信
号が直接入力された場合と全く同様に表示を行うことが
できる。なお表示装置へのドットクロックＣＫは、表示
装置への水平同期信号ＨＯから１６６４逓倍して生成し
た信号（６４．３ＫＨｚ×１６６４＝１０７ＭＨｚ）を
供給する。このクロックＣＫを表示装置，に供給する事
により、表示装置内部で本信号処理装置からの映像信号
を、水平総ドット１６６４、水平有効画素１２８０の信
号とみなしてして表示させることができる。この際に表
示装置内部で、本信号処理回路からのクロックＣＫでサ
ンプリングすることと等価であるが、出力段に設けられ
たローパスフィルタ１１１により、サンプリング周波数
１０７ＭＨｚの１／２以下（例えば４５ＭＨｚ）に帯域
制限しておくことにより、高調波成分による折り返し妨
害を防ぐことができる。
の有効画素に一致したドットクロックにより、サンプリ
ングが行われ、メモリ１０６には１ラインあたり１０２
４個、７６８ラインのデータが書き込まれる。メモリ１
０６から読み出された画像データはライン補間回路１０
８で、３ラインの映像データから４ラインのデータを補
間処理により生成し７６８ラインの入力信号から１０２
４ラインの表示信号に変換される。この補間処理によ
り、１ラインあたり１０２４個、１０２４ラインのデー
タに変換される。この際の読み出しクロックｆｒｃｋは
８５．６ＭＨｚ（＝１０７ＭＨｚ×４／５）とし、ライ
ンあたり３０８画素、フィールドあたり５４ラインのブ
ランキングデータを読出制御回路１０９の制御により付
加し、水平総ドット数１３３２、総ライン１０７８の映
像信号として表示装置に出力する。このような処理によ
り信号処理装置からの水平走査周波数ｆｈｏは６４．３
ＫＨｚ（＝８５．６ＭＨｚ／１３３２）、ライン数１０
７８ラインとなり、本来の１２８０×１０２４画素の信
号が直接入力された場合と全く同様に表示を行うことが
できる。なお表示装置へのドットクロックＣＫは、表示
装置への水平同期信号ＨＯから１６６４逓倍して生成し
た信号（６４．３ＫＨｚ×１６６４＝１０７ＭＨｚ）を
供給する。このクロックＣＫを表示装置，に供給する事
により、表示装置内部で本信号処理装置からの映像信号
を、水平総ドット１６６４、水平有効画素１２８０の信
号とみなしてして表示させることができる。この際に表
示装置内部で、本信号処理回路からのクロックＣＫでサ
ンプリングすることと等価であるが、出力段に設けられ
たローパスフィルタ１１１により、サンプリング周波数
１０７ＭＨｚの１／２以下（例えば４５ＭＨｚ）に帯域
制限しておくことにより、高調波成分による折り返し妨
害を防ぐことができる。
【００２６】このような構成とすることで、ドットクロ
ック単位での高速な信号処理が必要な、水平方向の画素
補間を必要としないため、消費電力の増大、発熱を防
ぎ、回路小型化による経済的効果がある。また、アナロ
グフィルタによる水平方向の補間処理と、ディジタル処
理による垂直方向の補間処理により、高画質の画素数変
換を実現することができる。
ック単位での高速な信号処理が必要な、水平方向の画素
補間を必要としないため、消費電力の増大、発熱を防
ぎ、回路小型化による経済的効果がある。また、アナロ
グフィルタによる水平方向の補間処理と、ディジタル処
理による垂直方向の補間処理により、高画質の画素数変
換を実現することができる。
【００２７】またこの際のメモリ読み出しクロックは、
入力信号形態や表示装置の画素数により変更する必要が
あるが、読出制御回路１０９内部に設けられた水晶発振
回路等による安定した周波数からＰＬＬ（フェイズロッ
クループ）などによりＪ／Ｋ（Ｊ，Ｋは自然数）逓倍し
て生成する構成となっており、Ｊ，Ｋは外部に設けられ
た制御回路（図示せず）により設定可能である。あるい
は表示装置へのクロックＣＫを水晶発振回路等から生成
し、ＰＬＬによりメモリ読み出しクロックを生成する構
成であってもよい。いずれの構成であっても、メモリ読
出クロックＲＣＫの周波数ｆｒｃｋと表示装置へのクロ
ックＣＫ周波数ｆｃｋ、および表示装置へ出力する水平
同期信号ＨＯの周波数ｆｈｏの間に数１の関係が成立す
るよう構成すればよい。
入力信号形態や表示装置の画素数により変更する必要が
あるが、読出制御回路１０９内部に設けられた水晶発振
回路等による安定した周波数からＰＬＬ（フェイズロッ
クループ）などによりＪ／Ｋ（Ｊ，Ｋは自然数）逓倍し
て生成する構成となっており、Ｊ，Ｋは外部に設けられ
た制御回路（図示せず）により設定可能である。あるい
は表示装置へのクロックＣＫを水晶発振回路等から生成
し、ＰＬＬによりメモリ読み出しクロックを生成する構
成であってもよい。いずれの構成であっても、メモリ読
出クロックＲＣＫの周波数ｆｒｃｋと表示装置へのクロ
ックＣＫ周波数ｆｃｋ、および表示装置へ出力する水平
同期信号ＨＯの周波数ｆｈｏの間に数１の関係が成立す
るよう構成すればよい。
【００２８】図１で示した実施例すなわちｆｒｃｋ＝８
５．６ＭＨｚ、Ｎ＝１３３２、ｆｃｋ＝１０７ＭＨｚ、
Ｍ＝１６６４、ｆｈｏ＝６４．３ＫＨｚを数１に代入す
れば、数２のように関係を満たすことが確かめられる。
５．６ＭＨｚ、Ｎ＝１３３２、ｆｃｋ＝１０７ＭＨｚ、
Ｍ＝１６６４、ｆｈｏ＝６４．３ＫＨｚを数１に代入す
れば、数２のように関係を満たすことが確かめられる。
【００２９】
【数２】 ８５．６ＭＨｚ／１３３２＝１０７ＭＨｚ／１６６４＝６４．３ＫＨｚ …（数２） 次に、図１に示すライン補間回路１０８の具体的構成に
ついて図２のブロック図及び図３の動作波形図を用いて
説明する。
ついて図２のブロック図及び図３の動作波形図を用いて
説明する。
【００３０】図２において２、３はラインメモリ、４は
計数βを有する係数回路、５は係数αを有する係数回
路、６は加算回路、１０８はライン補間回路である。入
力された信号はラインメモリ２に書き込まれ、ラインメ
モリ２からの出力Ｌ１はラインメモリ３に入力されてい
る。ラインメモリ３の出力Ｌ２とラインメモリ２の出力
Ｌ１は係数回路５、４により所定の係数α、βを乗じら
れ、加算回路６で加算され補間出力ＡＯとして出力する
構成となっている。また計数回路５、４の計数値α、β
には常にα＋β＝１の関係が成り立つよう構成されてい
る。
計数βを有する係数回路、５は係数αを有する係数回
路、６は加算回路、１０８はライン補間回路である。入
力された信号はラインメモリ２に書き込まれ、ラインメ
モリ２からの出力Ｌ１はラインメモリ３に入力されてい
る。ラインメモリ３の出力Ｌ２とラインメモリ２の出力
Ｌ１は係数回路５、４により所定の係数α、βを乗じら
れ、加算回路６で加算され補間出力ＡＯとして出力する
構成となっている。また計数回路５、４の計数値α、β
には常にα＋β＝１の関係が成り立つよう構成されてい
る。
【００３１】図３（ａ）はラインメモリ２の出力Ｌ１
を、（ｂ）はラインメモリ３の出力Ｌ２を示しており、
図中の１、２、３・・・・の番号はライン番号を示して
いる。ラインメモリ２は３ライン毎に一度、同一ライン
のデータを重複させて出力するよう、読出制御回路によ
り制御されている。ラインメモリ３はラインメモリ２の
出力Ｌ１を１ライン遅延させた信号Ｌ２を出力する。Ｌ
１，Ｌ２の信号から、計数値αを０．２５、０．５、
０．７５、１．０・・・・・、βを０．７５、０．５、
０．２５、０・・・・・のようにそれぞれライン毎に変
化させて加算することにより図３（ｃ）に示すような、
２ラインの線形補間による出力ＡＯを生成することがで
きる。以上のような処理により３ラインの信号を補間処
理により４ラインの信号に変換することができ、これを
繰り返し処理することにより７６８ラインの信号を１０
２４ラインに変換することができる。これらの信号処理
はライン間の演算処理であり、高速動作が必要な場合に
は並列処理により１系統当たりの速度を低下させて処理
することができる。
を、（ｂ）はラインメモリ３の出力Ｌ２を示しており、
図中の１、２、３・・・・の番号はライン番号を示して
いる。ラインメモリ２は３ライン毎に一度、同一ライン
のデータを重複させて出力するよう、読出制御回路によ
り制御されている。ラインメモリ３はラインメモリ２の
出力Ｌ１を１ライン遅延させた信号Ｌ２を出力する。Ｌ
１，Ｌ２の信号から、計数値αを０．２５、０．５、
０．７５、１．０・・・・・、βを０．７５、０．５、
０．２５、０・・・・・のようにそれぞれライン毎に変
化させて加算することにより図３（ｃ）に示すような、
２ラインの線形補間による出力ＡＯを生成することがで
きる。以上のような処理により３ラインの信号を補間処
理により４ラインの信号に変換することができ、これを
繰り返し処理することにより７６８ラインの信号を１０
２４ラインに変換することができる。これらの信号処理
はライン間の演算処理であり、高速動作が必要な場合に
は並列処理により１系統当たりの速度を低下させて処理
することができる。
【００３２】このような線形補間によるライン数変換を
行うことにより、映像信号の重心の偏り、図形の歪みな
どの問題を解決することができ、高画質を維持すること
ができる。
行うことにより、映像信号の重心の偏り、図形の歪みな
どの問題を解決することができ、高画質を維持すること
ができる。
【００３３】次に図１に示したローパスフィルタ１１１
の効果について図４の波形図を用いて説明する。図４に
おいて（ａ）は読出制御回路１０９からのメモリ読出ク
ロック、（ｂ）はＤ／Ａ変換回路へ入力されるディジタ
ルデータ、（ｃ）はＤ／Ａ変換回路１１０からの出力ア
ナログ信号、（ｄ）はローパスフィルタ１１１の出力波
形、（ｅ）は表示装置へのクロックＣＫである。（ａ）
のクロック単位でＤ／Ａ変換回路１１０に入力されたデ
ィジタルデータ（ｂ）は、そのデータ値の示す振幅を有
するアナログ信号（ｃ）に変換される。このＤ／Ａ変換
回路からの出力波形は（ｃ）に示されるような矩形パル
スの連続であり、急峻なエッジを多く含んだ波形となっ
ている。このＤ／Ａ変換回路の出力をローパスフィルタ
１１１に入力する事で（ｄ）に示すように、帯域制限に
よりエッジ部が平滑化される。これにより表示装置内部
で、メモリ読出クロックと異なる周波数のクロックＣＫ
によりサンプリングが行われても、エッジ部分の不安定
なデータをサンプルすることなく良好な補間出力を得る
ことができる。この際に、入力画像フォーマットの変更
等があっても、表示デバイスへのクロックＣＫの周波数
をほぼ一定に保つことで、特性の異なる複数のローパス
フィルタを切り換えて用いる必要なく、１系統のローパ
スフィルタを用いればよい。
の効果について図４の波形図を用いて説明する。図４に
おいて（ａ）は読出制御回路１０９からのメモリ読出ク
ロック、（ｂ）はＤ／Ａ変換回路へ入力されるディジタ
ルデータ、（ｃ）はＤ／Ａ変換回路１１０からの出力ア
ナログ信号、（ｄ）はローパスフィルタ１１１の出力波
形、（ｅ）は表示装置へのクロックＣＫである。（ａ）
のクロック単位でＤ／Ａ変換回路１１０に入力されたデ
ィジタルデータ（ｂ）は、そのデータ値の示す振幅を有
するアナログ信号（ｃ）に変換される。このＤ／Ａ変換
回路からの出力波形は（ｃ）に示されるような矩形パル
スの連続であり、急峻なエッジを多く含んだ波形となっ
ている。このＤ／Ａ変換回路の出力をローパスフィルタ
１１１に入力する事で（ｄ）に示すように、帯域制限に
よりエッジ部が平滑化される。これにより表示装置内部
で、メモリ読出クロックと異なる周波数のクロックＣＫ
によりサンプリングが行われても、エッジ部分の不安定
なデータをサンプルすることなく良好な補間出力を得る
ことができる。この際に、入力画像フォーマットの変更
等があっても、表示デバイスへのクロックＣＫの周波数
をほぼ一定に保つことで、特性の異なる複数のローパス
フィルタを切り換えて用いる必要なく、１系統のローパ
スフィルタを用いればよい。
【００３４】また、入力映像信号の水平有効画素が、表
示装置の水平有効画素より大きい場合には、折り返し歪
みを低減するアンチエリアシングフィルタとして動作す
る。
示装置の水平有効画素より大きい場合には、折り返し歪
みを低減するアンチエリアシングフィルタとして動作す
る。
【００３５】このローパスフィルタはインダクタンス、
コンデンサ、抵抗などの受動素子を用いて構成すればよ
い。あるいは高速な演算増幅器等を用いた能動フィルタ
であってもよい。また、カットオフ周波数が外部から制
御可能な能動フィルタを用いてメモリ読出クロックＲＣ
Ｋ、表示ドットクロックＣＫに応じて特性を変化させる
ものであってもよい。
コンデンサ、抵抗などの受動素子を用いて構成すればよ
い。あるいは高速な演算増幅器等を用いた能動フィルタ
であってもよい。また、カットオフ周波数が外部から制
御可能な能動フィルタを用いてメモリ読出クロックＲＣ
Ｋ、表示ドットクロックＣＫに応じて特性を変化させる
ものであってもよい。
【００３６】以上図１に示す構成の動作説明を行った
が、入力の映像信号形態はこれに限ることなく、必要に
応じて画素数、ライン数等は外部の制御回路からのレジ
スタ設定により変更可能である。この際には水平垂直の
補間や拡大率を変更して、常に表示装置に表示可能な形
態に変換するよう構成すればよい。
が、入力の映像信号形態はこれに限ることなく、必要に
応じて画素数、ライン数等は外部の制御回路からのレジ
スタ設定により変更可能である。この際には水平垂直の
補間や拡大率を変更して、常に表示装置に表示可能な形
態に変換するよう構成すればよい。
【００３７】例えば６４０×４８０の入力信号では、ラ
イン数を２倍に変換し６４ラインのブランキングを追加
し、メモリからの読み出しクロックを５３．５ＭＨｚ
（＝１０７ＭＨｚ／２）とすることで水平方向に２倍の
拡大を行う構成とすればよい。
イン数を２倍に変換し６４ラインのブランキングを追加
し、メモリからの読み出しクロックを５３．５ＭＨｚ
（＝１０７ＭＨｚ／２）とすることで水平方向に２倍の
拡大を行う構成とすればよい。
【００３８】また映像信号の出力形態は１２８０×１０
２４の場合につき示したが、これに限ることなく他の表
示画素数を有する表示装置であれば、その表示装置に適
した信号形態に入力映像信号を変換して出力すればよ
い。
２４の場合につき示したが、これに限ることなく他の表
示画素数を有する表示装置であれば、その表示装置に適
した信号形態に入力映像信号を変換して出力すればよ
い。
【００３９】この際には、出力段ローパスフィルタの特
性は、表示ドットクロックＣＫに合わせて変更すればよ
い。あるいは、想定される最も高いクロックに合わせて
ローパスフィルタの特性を決定しておき、表示画素数が
少ない場合には垂直周波数を増加させて、クロックＣＫ
をほぼ同じ周波数とすれば、１系統のローパスフィルタ
で複数解像度の表示装置に接続表示することができる。
性は、表示ドットクロックＣＫに合わせて変更すればよ
い。あるいは、想定される最も高いクロックに合わせて
ローパスフィルタの特性を決定しておき、表示画素数が
少ない場合には垂直周波数を増加させて、クロックＣＫ
をほぼ同じ周波数とすれば、１系統のローパスフィルタ
で複数解像度の表示装置に接続表示することができる。
【００４０】また、図１の動作説明では表示画素数の変
換とフィールド周波数の変換を行うものであったが、こ
れらのメモリへの書き込み及び読み出しの過程で、それ
ぞれの制御回路が、メモリへのアドレスを制御したり、
読み書きのクロック周波数に差異をつけることで、画像
サイズの拡大縮小、など種種の画像処理を行うものであ
ってもよい。
換とフィールド周波数の変換を行うものであったが、こ
れらのメモリへの書き込み及び読み出しの過程で、それ
ぞれの制御回路が、メモリへのアドレスを制御したり、
読み書きのクロック周波数に差異をつけることで、画像
サイズの拡大縮小、など種種の画像処理を行うものであ
ってもよい。
【００４１】図１で示した構成例では、１系統の映像信
号を処理するものであったが、ＲＧＢの３系統のカラー
信号を処理する場合の構成例について、図５の構成図を
用いて説明する。
号を処理するものであったが、ＲＧＢの３系統のカラー
信号を処理する場合の構成例について、図５の構成図を
用いて説明する。
【００４２】図５の構成は、図１に示す構成の映像信号
入力端子１０１、Ａ／Ｄ変換回路１０４、メモリ１０
６、ライン補間回路１０８、Ｄ／Ａ変換回路１１０、ロ
ーパスフィルタ１１１、映像信号出力端子１１２をそれ
ぞれ、ＲＧＢの３系統に対応させた構成になっている。
すなわち、１０１ＲはＲ入力信号ＲＩの入力端子、１０
１ＢはＢ入力信号ＢＩの入力端子、１０１ＧはＧ入力信
号ＧＩの入力端子、１０４ＲはＲ信号のＡ／Ｄ変換回
路、１０４ＢはＢ信号のＡ／Ｄ変換回路、１０４ＧはＧ
信号のＡ／Ｄ変換回路、１０６ＲはＲ信号のデータを格
納するメモリ、１０６ＢはＢ信号のデータを格納するメ
モリ、１０６ＢはＢ信号のデータを格納するメモリ、１
０８ＲはＲ信号のライン補間回路、１０８ＢはＢ信号の
ライン補間回路、１０８ＧはＧ信号のライン補間回路、
１１０ＲはＲ信号のＤ／Ａ変換回路、１１０ＢはＢ信号
のＤ／Ａ変換回路、１１０ＧはＧ信号のＤ／Ａ変換回
路、１１１ＲはＲ信号のローパスフィルタ、１１１Ｂは
Ｂ信号のローパスフィルタ、１１１ＧはＧ信号のローパ
スフィルタ、１１２Ｒは出力Ｒ信号ＲＯの出力端子、１
１２Ｂは出力Ｂ信号ＢＯの出力端子、１１２Ｇは出力Ｇ
信号ＧＯの出力端子である。
入力端子１０１、Ａ／Ｄ変換回路１０４、メモリ１０
６、ライン補間回路１０８、Ｄ／Ａ変換回路１１０、ロ
ーパスフィルタ１１１、映像信号出力端子１１２をそれ
ぞれ、ＲＧＢの３系統に対応させた構成になっている。
すなわち、１０１ＲはＲ入力信号ＲＩの入力端子、１０
１ＢはＢ入力信号ＢＩの入力端子、１０１ＧはＧ入力信
号ＧＩの入力端子、１０４ＲはＲ信号のＡ／Ｄ変換回
路、１０４ＢはＢ信号のＡ／Ｄ変換回路、１０４ＧはＧ
信号のＡ／Ｄ変換回路、１０６ＲはＲ信号のデータを格
納するメモリ、１０６ＢはＢ信号のデータを格納するメ
モリ、１０６ＢはＢ信号のデータを格納するメモリ、１
０８ＲはＲ信号のライン補間回路、１０８ＢはＢ信号の
ライン補間回路、１０８ＧはＧ信号のライン補間回路、
１１０ＲはＲ信号のＤ／Ａ変換回路、１１０ＢはＢ信号
のＤ／Ａ変換回路、１１０ＧはＧ信号のＤ／Ａ変換回
路、１１１ＲはＲ信号のローパスフィルタ、１１１Ｂは
Ｂ信号のローパスフィルタ、１１１ＧはＧ信号のローパ
スフィルタ、１１２Ｒは出力Ｒ信号ＲＯの出力端子、１
１２Ｂは出力Ｂ信号ＢＯの出力端子、１１２Ｇは出力Ｇ
信号ＧＯの出力端子である。
【００４３】Ａ／Ｄ変換回路１０４Ｒ，１０４Ｂ、１０
４Ｇ、メモリ１０６Ｒ、１０６Ｂ，１０６Ｇ，ライン補
間回路１０８Ｒ，１０８Ｂ，１０８Ｇ，Ｄ／Ａ変換回路
１１０Ｒ、１１０Ｂ、１１０ＧはＲＧＢ共通の書込制御
回路１０７、読出制御回路１０９により制御されてい
る。同期分離回路１０５には、映像信号と独立した同期
入力ＨＩ、ＶＩに加えて、Ｇ信号に多重した同期信号に
対応するため端子１０１ＧからのＧ入力信号ＧＩが入力
されている。この他の構成は図１の構成と同様である。
以上のような構成により、ＲＧＢの３系統の信号からな
るカラー映像信号もこれまでの実施例と同様に処理する
ことができる。
４Ｇ、メモリ１０６Ｒ、１０６Ｂ，１０６Ｇ，ライン補
間回路１０８Ｒ，１０８Ｂ，１０８Ｇ，Ｄ／Ａ変換回路
１１０Ｒ、１１０Ｂ、１１０ＧはＲＧＢ共通の書込制御
回路１０７、読出制御回路１０９により制御されてい
る。同期分離回路１０５には、映像信号と独立した同期
入力ＨＩ、ＶＩに加えて、Ｇ信号に多重した同期信号に
対応するため端子１０１ＧからのＧ入力信号ＧＩが入力
されている。この他の構成は図１の構成と同様である。
以上のような構成により、ＲＧＢの３系統の信号からな
るカラー映像信号もこれまでの実施例と同様に処理する
ことができる。
【００４４】入力映像信号の水平、垂直の有効画素数が
表示装置の画素数と一致する場合には、Ａ／Ｄ変換回路
１０４でサンプリングしたデータを補間処理せずに、１
対１で表示装置に出力すればよい。この際にローパスフ
ィルタ１１１は不要となる。逆にローパスフィルタ１１
１によって周波数特性が劣化してしまうという問題が発
生する。そこで、このような場合にはローパスフィルタ
１１１を使用せず、Ｄ／Ａ変換回路１１０の出力を直接
端子１１２に出力すればよい。この機能を実現する構成
の実施例を図６を用いて説明する。
表示装置の画素数と一致する場合には、Ａ／Ｄ変換回路
１０４でサンプリングしたデータを補間処理せずに、１
対１で表示装置に出力すればよい。この際にローパスフ
ィルタ１１１は不要となる。逆にローパスフィルタ１１
１によって周波数特性が劣化してしまうという問題が発
生する。そこで、このような場合にはローパスフィルタ
１１１を使用せず、Ｄ／Ａ変換回路１１０の出力を直接
端子１１２に出力すればよい。この機能を実現する構成
の実施例を図６を用いて説明する。
【００４５】図６の構成は図１の構成に、切り換えスイ
ッチ１１６を設け、Ｄ／Ａ変換回路１１０の出力とロー
パスフィルタ１１１の出力を切り換えて出力信号ＳＯと
して端子１１２より出力するように構成したものであ
る。入力映像信号の水平有効画素数が表示装置の有効画
素と一致しない場合には、切り換えスイッチ１１６がロ
ーパスフィルタ１１１の出力信号を選択し、出力信号Ｓ
Ｏとして端子１１２より出力することにより、これまで
の実施例と同様な処理が行われる。一方、入力映像信号
の水平有効画素数が表示装置の有効画素と一致する場合
には、切り換えスイッチ１１６がＤ／Ａ変換回路１１０
の出力信号を選択し出力信号ＳＯとして端子１１２より
出力する。これにより出力端子ＳＯから、ローパスフィ
ルタ１１１による帯域制限を受けることなく表示装置に
映像信号を出力することができる。なおこの切り換えス
イッチ１１６の切り換え制御は、外部に設けられた制御
回路（図示せず）から入力映像信号の画素数の切り換え
等と同様に制御される。
ッチ１１６を設け、Ｄ／Ａ変換回路１１０の出力とロー
パスフィルタ１１１の出力を切り換えて出力信号ＳＯと
して端子１１２より出力するように構成したものであ
る。入力映像信号の水平有効画素数が表示装置の有効画
素と一致しない場合には、切り換えスイッチ１１６がロ
ーパスフィルタ１１１の出力信号を選択し、出力信号Ｓ
Ｏとして端子１１２より出力することにより、これまで
の実施例と同様な処理が行われる。一方、入力映像信号
の水平有効画素数が表示装置の有効画素と一致する場合
には、切り換えスイッチ１１６がＤ／Ａ変換回路１１０
の出力信号を選択し出力信号ＳＯとして端子１１２より
出力する。これにより出力端子ＳＯから、ローパスフィ
ルタ１１１による帯域制限を受けることなく表示装置に
映像信号を出力することができる。なおこの切り換えス
イッチ１１６の切り換え制御は、外部に設けられた制御
回路（図示せず）から入力映像信号の画素数の切り換え
等と同様に制御される。
【００４６】次に他の実施例として図７の構成図につき
説明する。
説明する。
【００４７】図７の構成は図１の構成と比較してメモリ
１０６とライン補間回路１０８の順序が入れ代わってい
る。
１０６とライン補間回路１０８の順序が入れ代わってい
る。
【００４８】すなわちＡ／Ｄ変換回路１０４からのディ
ジタルデータは、ライン補間回路１０８でライン数が変
換されたあと、メモリ１０６に書き込まれる。またメモ
リ書込段階でライン数の変換処理が行われるため、ライ
ン補間回路１０８は書込制御回路１０７によって制御さ
れる構成となっている。メモリ１０６内に書き込まれた
データはすでにライン数が変換されたものであるため、
メモリ１０６から読み出す際には水平画素数を表示装置
に適合させるためのクロック周波数の変換のみを行えば
よい。このような構成にすることにより、入力映像信号
の有効ライン数が表示装置のライン数より大きい場合
に、メモリ１０６に必要なメモリ容量を少なくすること
ができる。すなわちこの際には、ライン補間回路１０６
で垂直方向の帯域制限及びライン間引き処理が行われ
る。
ジタルデータは、ライン補間回路１０８でライン数が変
換されたあと、メモリ１０６に書き込まれる。またメモ
リ書込段階でライン数の変換処理が行われるため、ライ
ン補間回路１０８は書込制御回路１０７によって制御さ
れる構成となっている。メモリ１０６内に書き込まれた
データはすでにライン数が変換されたものであるため、
メモリ１０６から読み出す際には水平画素数を表示装置
に適合させるためのクロック周波数の変換のみを行えば
よい。このような構成にすることにより、入力映像信号
の有効ライン数が表示装置のライン数より大きい場合
に、メモリ１０６に必要なメモリ容量を少なくすること
ができる。すなわちこの際には、ライン補間回路１０６
で垂直方向の帯域制限及びライン間引き処理が行われ
る。
【００４９】これまで示した構成例では、本発明の信号
処理装置は、ディスプレイと独立した構成となってい
た。以下に本発明の信号処理装置をディスプレイに組み
込んだ場合の構成例を図８を用いて説明する。
処理装置は、ディスプレイと独立した構成となってい
た。以下に本発明の信号処理装置をディスプレイに組み
込んだ場合の構成例を図８を用いて説明する。
【００５０】図８において、１は本発明の信号処理装
置、１０は本発明の信号処理装置を組み込んだディスプ
レイ、９は液晶、プラズマディスプレイ等の表示画素固
定の表示デバイス、７は表示デバイス９に必要な信号に
変換処理する信号処理回路、８は水平垂直の走査を行う
ための同期処理回路である。
置、１０は本発明の信号処理装置を組み込んだディスプ
レイ、９は液晶、プラズマディスプレイ等の表示画素固
定の表示デバイス、７は表示デバイス９に必要な信号に
変換処理する信号処理回路、８は水平垂直の走査を行う
ための同期処理回路である。
【００５１】本発明による信号処理装置１で処理された
映像信号ＲＯ，ＢＯ、ＧＯは信号処理回路７で、表示デ
バイス９を動作させるために必要な電圧あるいは電流に
変換される。また信号処理装置１からの水平同期信号Ｈ
Ｏ、垂直同期信号ＶＯ、ドットクロックＣＫは同期処理
回路８に入力され、表示デバイス９を水平垂直走査させ
るための処理を行う。具体的には、液晶やプラズマディ
スプレイではＸ−Ｙ座標決定のためのドライバ処理を行
う。
映像信号ＲＯ，ＢＯ、ＧＯは信号処理回路７で、表示デ
バイス９を動作させるために必要な電圧あるいは電流に
変換される。また信号処理装置１からの水平同期信号Ｈ
Ｏ、垂直同期信号ＶＯ、ドットクロックＣＫは同期処理
回路８に入力され、表示デバイス９を水平垂直走査させ
るための処理を行う。具体的には、液晶やプラズマディ
スプレイではＸ−Ｙ座標決定のためのドライバ処理を行
う。
【００５２】以上のような構成により、ディスプレイ内
部に信号処理装置を内蔵することで、独立した電源、き
ょう体が不要となり、経済的効果がある。特に本発明の
信号処理装置では表示ディスプレイに１対１で処理を行
うため、ディスプレイに内蔵する事により結線本数の増
加を押さえることができ、高機能な表示装置を実現でき
る。
部に信号処理装置を内蔵することで、独立した電源、き
ょう体が不要となり、経済的効果がある。特に本発明の
信号処理装置では表示ディスプレイに１対１で処理を行
うため、ディスプレイに内蔵する事により結線本数の増
加を押さえることができ、高機能な表示装置を実現でき
る。
【００５３】次に、図１、図５、および図６に示した構
成例での、読出制御回路１０９のクロックの生成方法に
ついて説明する。
成例での、読出制御回路１０９のクロックの生成方法に
ついて説明する。
【００５４】図９は、読出制御回路１０９内部に設けら
れたクロック生成部の構成を示す図である。
れたクロック生成部の構成を示す図である。
【００５５】図９において、１３はメモリからの読み出
しクロックＲＣＫを生成する水晶発振子などによる発振
回路、１４はＲＣＫをＮ分周して出力水平同期信号ＨＯ
を生成する分周回路、１５は分周回路１６の出力と出力
同期信号ＨＯとの位相を比較する位相比較回路、１７は
位相比較回路１５により発信周波数が制御された電圧制
御発振器、１６は電圧制御発振器１７からの表示ドット
クロックＣＫをＭ分周して位相比較回路１５に入力する
分周回路である。
しクロックＲＣＫを生成する水晶発振子などによる発振
回路、１４はＲＣＫをＮ分周して出力水平同期信号ＨＯ
を生成する分周回路、１５は分周回路１６の出力と出力
同期信号ＨＯとの位相を比較する位相比較回路、１７は
位相比較回路１５により発信周波数が制御された電圧制
御発振器、１６は電圧制御発振器１７からの表示ドット
クロックＣＫをＭ分周して位相比較回路１５に入力する
分周回路である。
【００５６】発振回路１３で生成された読み出しクロッ
クＲＣＫは、メモリやＤ／Ａ等に出力されると同時に、
分周回路１４で分周され出力水平同期信号ＨＯが生成さ
れる。読出制御回路ではこのＨＯを基準として、メモリ
からライン単位でデータが読み出される。位相比較回路
１５、電圧制御発振器１７、および分周回路１６によっ
てＰＬＬが構成されており、位相比較回路１５に入力さ
れる分周回路１６の出力は、ＨＯに周波数が等しく、位
相同期するように動作する。これにより、ドットクロッ
クＣＫの周波数ｆｃｋは出力水平同期信号ＨＯの周波数
ｆｈｏのＭ倍の値となり、このＨＯは読み出しクロック
ｆｒｃｋをＮ分周したものであるため、数１の条件を満
たすクロックを生成することができる。
クＲＣＫは、メモリやＤ／Ａ等に出力されると同時に、
分周回路１４で分周され出力水平同期信号ＨＯが生成さ
れる。読出制御回路ではこのＨＯを基準として、メモリ
からライン単位でデータが読み出される。位相比較回路
１５、電圧制御発振器１７、および分周回路１６によっ
てＰＬＬが構成されており、位相比較回路１５に入力さ
れる分周回路１６の出力は、ＨＯに周波数が等しく、位
相同期するように動作する。これにより、ドットクロッ
クＣＫの周波数ｆｃｋは出力水平同期信号ＨＯの周波数
ｆｈｏのＭ倍の値となり、このＨＯは読み出しクロック
ｆｒｃｋをＮ分周したものであるため、数１の条件を満
たすクロックを生成することができる。
【００５７】図９に示した構成では読み出しクロックＲ
ＣＫを周波数固定の発振器により生成し、表示デバイス
へのドットクロックＣＫをＰＬＬにより生成する構成と
なっているが、表示デバイスへのドットクロックＣＫを
周波数固定の発振器により生成し、読み出しクロックＲ
ＣＫをＰＬＬにより生成する構成してもよい。この構成
例を図１０に示す。
ＣＫを周波数固定の発振器により生成し、表示デバイス
へのドットクロックＣＫをＰＬＬにより生成する構成と
なっているが、表示デバイスへのドットクロックＣＫを
周波数固定の発振器により生成し、読み出しクロックＲ
ＣＫをＰＬＬにより生成する構成してもよい。この構成
例を図１０に示す。
【００５８】図１０は、発振回路１３により表示ドット
クロックＣＫを生成し、このＣＫから分周回路１６でＭ
分周して出力水平同期信号ＨＯを生成する構成となって
いる。さらに、位相比較回路１５、電圧制御発振器１
７、分周回路１４により構成したＰＬＬにより、読み出
しクロックＲＣＫの周波数ｆｒｃｋは、水平同期信号Ｈ
Ｏ の周波数ｆｈｏのＮ倍の周波数となる。これによ
り、図９と同様に（数１）式の条件を満たすクロックを
生成することができる。
クロックＣＫを生成し、このＣＫから分周回路１６でＭ
分周して出力水平同期信号ＨＯを生成する構成となって
いる。さらに、位相比較回路１５、電圧制御発振器１
７、分周回路１４により構成したＰＬＬにより、読み出
しクロックＲＣＫの周波数ｆｒｃｋは、水平同期信号Ｈ
Ｏ の周波数ｆｈｏのＮ倍の周波数となる。これによ
り、図９と同様に（数１）式の条件を満たすクロックを
生成することができる。
【００５９】この図１０に示す構成では、表示ドットク
ロックＣＫは水晶発振子などによる発振回路により常に
一定の周波数となり、出力映像フォーマットが変わった
場合にも、これまでの構成例で示したローパスフィルタ
のカットオフ周波数などの特性を変える必要がなく、１
系統のフィルタで様々なフォーマットの画像表示を行う
ことができる。この際には、出力映像フォーマットにあ
わせて読み出しクロックＲＣＫを変化させる必要がある
が、図１０に示す分周回路１４の分周比Ｎを変更する事
により、読み出しクロックＲＣＫの周波数を（数１）式
の条件を保ちながら変化させることができる。
ロックＣＫは水晶発振子などによる発振回路により常に
一定の周波数となり、出力映像フォーマットが変わった
場合にも、これまでの構成例で示したローパスフィルタ
のカットオフ周波数などの特性を変える必要がなく、１
系統のフィルタで様々なフォーマットの画像表示を行う
ことができる。この際には、出力映像フォーマットにあ
わせて読み出しクロックＲＣＫを変化させる必要がある
が、図１０に示す分周回路１４の分周比Ｎを変更する事
により、読み出しクロックＲＣＫの周波数を（数１）式
の条件を保ちながら変化させることができる。
【００６０】次に、読出制御回路１０９のクロックの生
成部の他の構成方法について図１１を用いて説明する。
成部の他の構成方法について図１１を用いて説明する。
【００６１】図１１において、１８は書込クロックＷＣ
Ｋあるいは他の固定クロック信号をＫ分周して出力水平
同期信号ＨＯを生成する分周回路、１５−１、１５−２
は位相比較回路、１７−１、１７−２は電圧制御発振
器、１４、１６は分周比をそれぞれＮ、Ｍとする分周回
路である。位相比較回路１５−１、電圧制御発振器１７
−１、分周回路１６によって構成されるＰＬＬにより、
表示ドットクロックＣＫの周波数ｆｃｋは出力水平周波
数ｆｈｏのＭ倍の周波数となる。同様に位相比較回路１
５−２、電圧制御発振器１７−２、分周回路１４によっ
て構成されるＰＬＬにより、読み出しクロックＲＣＫの
周波数ｆｒｃｋは出力水平周波数ｆｈｏのＮ倍の周波数
となり、図９、図１０と同様に数１の条件を満たすクロ
ックを生成することができる。
Ｋあるいは他の固定クロック信号をＫ分周して出力水平
同期信号ＨＯを生成する分周回路、１５−１、１５−２
は位相比較回路、１７−１、１７−２は電圧制御発振
器、１４、１６は分周比をそれぞれＮ、Ｍとする分周回
路である。位相比較回路１５−１、電圧制御発振器１７
−１、分周回路１６によって構成されるＰＬＬにより、
表示ドットクロックＣＫの周波数ｆｃｋは出力水平周波
数ｆｈｏのＭ倍の周波数となる。同様に位相比較回路１
５−２、電圧制御発振器１７−２、分周回路１４によっ
て構成されるＰＬＬにより、読み出しクロックＲＣＫの
周波数ｆｒｃｋは出力水平周波数ｆｈｏのＮ倍の周波数
となり、図９、図１０と同様に数１の条件を満たすクロ
ックを生成することができる。
【００６２】図９、図１０、図１１のいずれの場合にお
いても、分周回路の分周比、電圧制御発振器の発振周波
数レンジなどの設定は変更可能なよう構成されており、
入力映像信号のフォーマットや信号処理の内容により、
外部に設けられた制御回路により設定が行われる。
いても、分周回路の分周比、電圧制御発振器の発振周波
数レンジなどの設定は変更可能なよう構成されており、
入力映像信号のフォーマットや信号処理の内容により、
外部に設けられた制御回路により設定が行われる。
【００６３】次に、図２に示したライン補間回路１０８
の他の構成方法について図１２のブロック図を用いて説
明する。
の他の構成方法について図１２のブロック図を用いて説
明する。
【００６４】図１２において２、３はラインメモリ、４
は計数βを有する係数回路、１１はラインメモリ２の出
力Ｌ１からラインメモリ３の出力Ｌ２を減算する減算回
路、１２は係数回路４の出力とラインメモリ３の出力Ｌ
２とを加算する加算回路、１０８はライン補間回路であ
る。図２に示す構成のライン補間回路１０８の出力ＡＯ
を、ラインメモリ２の出力Ｌ１およびラインメモリ３の
出力Ｌ２で表すと次式のようになる。
は計数βを有する係数回路、１１はラインメモリ２の出
力Ｌ１からラインメモリ３の出力Ｌ２を減算する減算回
路、１２は係数回路４の出力とラインメモリ３の出力Ｌ
２とを加算する加算回路、１０８はライン補間回路であ
る。図２に示す構成のライン補間回路１０８の出力ＡＯ
を、ラインメモリ２の出力Ｌ１およびラインメモリ３の
出力Ｌ２で表すと次式のようになる。
【００６５】
【数３】ＡＯ＝ Ｌ２・α＋ Ｌ１・β …（数３） 数３にα＋β＝１（β＝１−α）の関係を用いて変形す
ると次式を得る。
ると次式を得る。
【００６６】
【数４】ＡＯ＝（Ｌ１−Ｌ２）・β＋Ｌ２ …（数４） 数４を回路により実現したものが、図１２の構成であ
り、図２の構成に比較して係数回路が１つ削減されてい
る。図２を数４の流れに沿って説明すれば、減算回路１
１で（Ｌ１−Ｌ２）が算出され、係数回路４によりβが
乗じられた後、加算回路１２によりＬ２が加算され、補
間出力ＡＯが得られる構成となっている。
り、図２の構成に比較して係数回路が１つ削減されてい
る。図２を数４の流れに沿って説明すれば、減算回路１
１で（Ｌ１−Ｌ２）が算出され、係数回路４によりβが
乗じられた後、加算回路１２によりＬ２が加算され、補
間出力ＡＯが得られる構成となっている。
【００６７】数３、数４に示されるように補間処理動作
については図２の構成と全く同様であり、線形補間によ
る映像信号の重心の偏り、図形の歪みなどのないライン
数変換処理を行うことができる。
については図２の構成と全く同様であり、線形補間によ
る映像信号の重心の偏り、図形の歪みなどのないライン
数変換処理を行うことができる。
【００６８】図２の構成と同様に、これらの信号処理は
ライン間の演算処理であるため、高速動作が必要な場合
には並列処理により１系統あたりの速度を低下させて処
理することができる。具体的には、入力映像信号を奇数
ドット、偶数ドットの２系列に分割し、時間軸を２倍に
引き延ばして、２つの系列を同時に処理することができ
る。図２あるいは図１２に示す信号処理は、特定の着目
した画素と１ライン前の画素との演算処理が必要となる
が、着目画素が奇数番目の画素であれば、その１ライン
前の画素も奇数画素として処理されているため、奇数偶
数の２系統の信号処理回路をを独立に処理させることが
できる。この分割する系統数は２に限ることなく、３、
４、８等としてもよく、ハードウエア規模は並列処理す
る系統数に比例して大きくなるが、系統数にほぼ比例し
て高速な信号処理を行うことができる。あるいは、同一
の処理速度で、速度の遅い廉価なデバイス（メモリな
ど）を用いることができる。
ライン間の演算処理であるため、高速動作が必要な場合
には並列処理により１系統あたりの速度を低下させて処
理することができる。具体的には、入力映像信号を奇数
ドット、偶数ドットの２系列に分割し、時間軸を２倍に
引き延ばして、２つの系列を同時に処理することができ
る。図２あるいは図１２に示す信号処理は、特定の着目
した画素と１ライン前の画素との演算処理が必要となる
が、着目画素が奇数番目の画素であれば、その１ライン
前の画素も奇数画素として処理されているため、奇数偶
数の２系統の信号処理回路をを独立に処理させることが
できる。この分割する系統数は２に限ることなく、３、
４、８等としてもよく、ハードウエア規模は並列処理す
る系統数に比例して大きくなるが、系統数にほぼ比例し
て高速な信号処理を行うことができる。あるいは、同一
の処理速度で、速度の遅い廉価なデバイス（メモリな
ど）を用いることができる。
【００６９】次に、図２及び図１２に示した補間処理回
路の制御を行うためにライン補間回路１０８内部に設け
られた、補間制御回路の構成例を図１３を用いて説明す
る。
路の制御を行うためにライン補間回路１０８内部に設け
られた、補間制御回路の構成例を図１３を用いて説明す
る。
【００７０】図１３において、１９は補間の比率を設定
するレジスタ、２０はレジスタ１９の値とＤフリップフ
ロップ回路２１の出力ＤＩＳとを加算する加算回路、２
１は加算回路２０の出力を出力水平同期信号ＨＯでラッ
チするＤフリップフロップ回路、２２はＤフリップフロ
ップ回路２１の出力ＤＩＳから係数回路の計数値βを算
出する係数算出回路である。 Ｄフリップフロップ回路
２１の入力には、現在のＤＩＳの値にレジスタ１９の設
定値が加算された値が入力されており、水平同期信号Ｈ
Ｏパルス が入力されるとこの加算された値がＤＩＳと
してＤフリップフロップ回路２１から出力される。この
ようにＤフリップフロップ回路２１の出力ＤＩＳは、水
平同期信号ＨＯ が入力される度にレジスタ１９の設定
値が順次加算され累積していく構成となっている。なお
この加算回路の桁上げ信号（キャリー）はラインインク
リメント信号ＨＩＮＣとして、図２、図１２に示すライ
ンメモリ２及び、図１のメモリ１０６に入力されてお
り、メモリ内部のデータをライン単位で更新するか否か
を制御する。また、この加算回路２０とＤフリップフロ
ップ回路２１とによる累積加算処理は、加算回路の桁上
げ信号を用いずに処理を行うため、加算回路２０とＤフ
リップフロップ回路２１をそれぞれ８ビットで構成した
場合には２５６（＝２の８乗）を法（Modulus２５６）
とした演算が行われ、ＤＩＳは０〜２５５の値をとる。
するレジスタ、２０はレジスタ１９の値とＤフリップフ
ロップ回路２１の出力ＤＩＳとを加算する加算回路、２
１は加算回路２０の出力を出力水平同期信号ＨＯでラッ
チするＤフリップフロップ回路、２２はＤフリップフロ
ップ回路２１の出力ＤＩＳから係数回路の計数値βを算
出する係数算出回路である。 Ｄフリップフロップ回路
２１の入力には、現在のＤＩＳの値にレジスタ１９の設
定値が加算された値が入力されており、水平同期信号Ｈ
Ｏパルス が入力されるとこの加算された値がＤＩＳと
してＤフリップフロップ回路２１から出力される。この
ようにＤフリップフロップ回路２１の出力ＤＩＳは、水
平同期信号ＨＯ が入力される度にレジスタ１９の設定
値が順次加算され累積していく構成となっている。なお
この加算回路の桁上げ信号（キャリー）はラインインク
リメント信号ＨＩＮＣとして、図２、図１２に示すライ
ンメモリ２及び、図１のメモリ１０６に入力されてお
り、メモリ内部のデータをライン単位で更新するか否か
を制御する。また、この加算回路２０とＤフリップフロ
ップ回路２１とによる累積加算処理は、加算回路の桁上
げ信号を用いずに処理を行うため、加算回路２０とＤフ
リップフロップ回路２１をそれぞれ８ビットで構成した
場合には２５６（＝２の８乗）を法（Modulus２５６）
とした演算が行われ、ＤＩＳは０〜２５５の値をとる。
【００７１】この図１３に示した補間制御回路の動作に
ついて図１２、図１４を用いて説明する。図１４は７６
８ラインの入力信号を１０２４ラインに補間出力する場
合の説明図である。この際には７６８：１０２４＝３：
４であるから、３ラインの入力信号から４ラインの信号
を補間生成すればよい。ここで、映像信号を特定の画面
サイズに表示した場合に定まる画素間の距離を考える。
例えば画面の高さ２０ｃｍの画面サイズで走査線数が１
００本であれば、この走査線間の距離は２ｍｍ（２００
ｍｍ／１００）となる。このように実際には表示画面サ
イズや表示ライン数によって値が変化するが、これらに
よって変化しない仮想的な値を用いて説明を行う。入力
映像信号の走査線の仮想的な距離を２５６とすれば、図
１４（１）に示すように１、２、３、・・・・のライン
の信号は距離２５６で等間隔に並ぶ。３ラインの入力信
号から４ラインの信号を補間生成する場合には、図１４
（２）に示すようにａ，ｂ，ｃ，ｄ，・・・・の補間ラ
インを距離１９２（＝２５６×３／４）の間隔で出力さ
せるればよい。さらに補間ラインの生成は、近接する２
ライン（または１ライン）の信号を用いて、入力ライン
と補間出力ラインの距離に応じた係数により演算を行
う。図１３に示した回路では入力信号の仮想的な距離２
５６が、加算回路２０とＤフリップフロップ回路２１と
による累積加算処理の法とする数（８ビット＝２５６）
に対応し、補間出力ラインの距離１９２がレジスタ１９
の設定値に対応する。初期値として、Ｄフリップフロッ
プ回路２１の出力ＤＩＳ＝０、ラインメモリ３の出力Ｌ
２には入力ライン１が、ラインメモリ２の出力Ｌ１には
入力ライン２、が出力されているものとする。ＤＩＳ＝
０の場合には入力ライン１と仮想的な出力位置が一致し
ているため、入力ライン１が出力ａとしてそのまま出力
される。次の出力ラインｂは、ＤＩＳ＝１９２となり、
入力ライン１と２から補間演算が行われる。さらに次の
ラインｃでは１９２＋１９２＝３８４となるが、２５６
を法とする演算によりＤＩＳ＝１９２＋１９２＝１２８
（ Modulus ２５６）となる。この際の桁上がりによ
り、ラインインクリメント信号ＨＩＮＣが発生し、補間
のための参照ラインが１ライン更新される。これにより
ラインメモリ出力Ｌ２にライン２が、Ｌ１にライン３が
出力され、ラインｃは入力ライン２と３から補間処理が
行われる。同様にラインｄではＤＩＳ＝６４となり桁上
げによるラインインクリメントがおこなわれ、入力ライ
ン３（＝Ｌ２）と４（＝Ｌ１）から補間処理が行われ
る。以上示したように、ＤＩＳの値は補間するための入
力ライン（Ｌ２）との距離を表すことになり、このＤＩ
Ｓから補間係数β（α＝１−β）を次式の用に決定すれ
ばよい。
ついて図１２、図１４を用いて説明する。図１４は７６
８ラインの入力信号を１０２４ラインに補間出力する場
合の説明図である。この際には７６８：１０２４＝３：
４であるから、３ラインの入力信号から４ラインの信号
を補間生成すればよい。ここで、映像信号を特定の画面
サイズに表示した場合に定まる画素間の距離を考える。
例えば画面の高さ２０ｃｍの画面サイズで走査線数が１
００本であれば、この走査線間の距離は２ｍｍ（２００
ｍｍ／１００）となる。このように実際には表示画面サ
イズや表示ライン数によって値が変化するが、これらに
よって変化しない仮想的な値を用いて説明を行う。入力
映像信号の走査線の仮想的な距離を２５６とすれば、図
１４（１）に示すように１、２、３、・・・・のライン
の信号は距離２５６で等間隔に並ぶ。３ラインの入力信
号から４ラインの信号を補間生成する場合には、図１４
（２）に示すようにａ，ｂ，ｃ，ｄ，・・・・の補間ラ
インを距離１９２（＝２５６×３／４）の間隔で出力さ
せるればよい。さらに補間ラインの生成は、近接する２
ライン（または１ライン）の信号を用いて、入力ライン
と補間出力ラインの距離に応じた係数により演算を行
う。図１３に示した回路では入力信号の仮想的な距離２
５６が、加算回路２０とＤフリップフロップ回路２１と
による累積加算処理の法とする数（８ビット＝２５６）
に対応し、補間出力ラインの距離１９２がレジスタ１９
の設定値に対応する。初期値として、Ｄフリップフロッ
プ回路２１の出力ＤＩＳ＝０、ラインメモリ３の出力Ｌ
２には入力ライン１が、ラインメモリ２の出力Ｌ１には
入力ライン２、が出力されているものとする。ＤＩＳ＝
０の場合には入力ライン１と仮想的な出力位置が一致し
ているため、入力ライン１が出力ａとしてそのまま出力
される。次の出力ラインｂは、ＤＩＳ＝１９２となり、
入力ライン１と２から補間演算が行われる。さらに次の
ラインｃでは１９２＋１９２＝３８４となるが、２５６
を法とする演算によりＤＩＳ＝１９２＋１９２＝１２８
（ Modulus ２５６）となる。この際の桁上がりによ
り、ラインインクリメント信号ＨＩＮＣが発生し、補間
のための参照ラインが１ライン更新される。これにより
ラインメモリ出力Ｌ２にライン２が、Ｌ１にライン３が
出力され、ラインｃは入力ライン２と３から補間処理が
行われる。同様にラインｄではＤＩＳ＝６４となり桁上
げによるラインインクリメントがおこなわれ、入力ライ
ン３（＝Ｌ２）と４（＝Ｌ１）から補間処理が行われ
る。以上示したように、ＤＩＳの値は補間するための入
力ライン（Ｌ２）との距離を表すことになり、このＤＩ
Ｓから補間係数β（α＝１−β）を次式の用に決定すれ
ばよい。
【００７２】
【数５】β＝ＤＩＳ／２５６ …（数５）
【００７３】
【数６】 ＡＯ＝ Ｌ１・（ＤＩＳ／２５６）＋ Ｌ２・（１−ＤＩＳ／２５６） …（数６） すなわち、ＤＩＳ＝０の時（ａ）にはＡ０＝Ｌ２、 Ｄ
ＩＳ＝１９２の時（ｂ）にはＡＯ＝Ｌ１・０．７５＋Ｌ
２・０．２５、ＤＩＳ＝１２８の場合（ｃ）にはＡＯ＝
Ｌ１・０．５＋Ｌ２・０．５となり、距離に応じて適切
な補間係数を自動設定する構成とすればよい。この（数
５）式に示した係数設定は図１３の係数算出回路２２よ
り行われる。
ＩＳ＝１９２の時（ｂ）にはＡＯ＝Ｌ１・０．７５＋Ｌ
２・０．２５、ＤＩＳ＝１２８の場合（ｃ）にはＡＯ＝
Ｌ１・０．５＋Ｌ２・０．５となり、距離に応じて適切
な補間係数を自動設定する構成とすればよい。この（数
５）式に示した係数設定は図１３の係数算出回路２２よ
り行われる。
【００７４】以上のような回路構成により線形補間によ
るライン数変換が、比較的小規模の回路で実現する事が
できる。
るライン数変換が、比較的小規模の回路で実現する事が
できる。
【００７５】なお、ここでは初期値としてＤＩＳ＝０と
して説明を行ったが、画面の同じ位置で常に補間係数が
一定となるように、垂直同期信号等によりフィールド毎
にＤＩＳをリセットする構成となっている。
して説明を行ったが、画面の同じ位置で常に補間係数が
一定となるように、垂直同期信号等によりフィールド毎
にＤＩＳをリセットする構成となっている。
【００７６】また、ここで示した動作例は３ラインの入
力信号から４ラインの信号を補間生成するすなわち４／
３倍にライン数を増加させるものであったが、これに限
ることなく２５６／Ｌ（Ｌは自然数）倍にライン数を変
換することが可能であり、所望の倍率数にあわせてＬの
値をレジスタ１９に設定すればよい。例えばライン数を
倍に増加させる場合には、レジスタ１９の設定値を１２
８（２５６／１２８＝２）に設定すれば良い。レジスタ
１９の設定値についてもＰＬＬの分周比設定等と同様
に、入力映像信号のフォーマットや信号処理の内容によ
り、外部に設けられた制御回路により設定値が変更され
る。
力信号から４ラインの信号を補間生成するすなわち４／
３倍にライン数を増加させるものであったが、これに限
ることなく２５６／Ｌ（Ｌは自然数）倍にライン数を変
換することが可能であり、所望の倍率数にあわせてＬの
値をレジスタ１９に設定すればよい。例えばライン数を
倍に増加させる場合には、レジスタ１９の設定値を１２
８（２５６／１２８＝２）に設定すれば良い。レジスタ
１９の設定値についてもＰＬＬの分周比設定等と同様
に、入力映像信号のフォーマットや信号処理の内容によ
り、外部に設けられた制御回路により設定値が変更され
る。
【００７７】また、ここでは加算回路２０とＤフリップ
フロップ回路２１をそれぞれ８ビットで構成した場合に
について説明したが、これに限ることなく、任意の数を
法とする累積加算回路を用いて構成してもよい。この際
には、法とする数Ｊとレジスタ１９の設定値Ｌの両者に
よってＪ／Ｌ倍にライン数の変換が行われる。この際に
はＪを法とする演算処理を行うためにＪで除算した剰余
を求める回路を設けて構成すればよい。特に図１３の構
成で示したように、Ｊを６４、１２８、２５６、５１
２、・・・・・等のように、２のべき乗とすることで、
桁上がりで発生する上位ビットを無視するだけで、容易
に２のべき乗を法とする演算処理回路を構成することが
できる。
フロップ回路２１をそれぞれ８ビットで構成した場合に
について説明したが、これに限ることなく、任意の数を
法とする累積加算回路を用いて構成してもよい。この際
には、法とする数Ｊとレジスタ１９の設定値Ｌの両者に
よってＪ／Ｌ倍にライン数の変換が行われる。この際に
はＪを法とする演算処理を行うためにＪで除算した剰余
を求める回路を設けて構成すればよい。特に図１３の構
成で示したように、Ｊを６４、１２８、２５６、５１
２、・・・・・等のように、２のべき乗とすることで、
桁上がりで発生する上位ビットを無視するだけで、容易
に２のべき乗を法とする演算処理回路を構成することが
できる。
【００７８】なお、ここで示した図１３の補間制御回路
は図１２のライン補間回路１０８と組み合わせられ、計
数値βを制御するものであった。図２の構成によるライ
ン補間回路を、図１３の補間制御回路により制御を行う
場合には、係数算出回路２２からβとαを出力するよう
に構成すればよい。
は図１２のライン補間回路１０８と組み合わせられ、計
数値βを制御するものであった。図２の構成によるライ
ン補間回路を、図１３の補間制御回路により制御を行う
場合には、係数算出回路２２からβとαを出力するよう
に構成すればよい。
【００７９】次に図１３に示した係数算出回路２２の動
作について図１５、１６、１７、１８を用いて説明す
る。図１５、１６、１７、１８はＤＩＳの入力値に対し
て補間係数α、βとしてどのような値が出力されるかを
示す入出力特性図である。
作について図１５、１６、１７、１８を用いて説明す
る。図１５、１６、１７、１８はＤＩＳの入力値に対し
て補間係数α、βとしてどのような値が出力されるかを
示す入出力特性図である。
【００８０】図１５はＤＩＳから補間係数を（数５）式
を満たすように設定したものであり、ＤＩＳが０から２
５５まで増加するに従って係数βが０から１．０まで直
線的に変化するよう構成した場合の動作を示すものであ
る。またα＋β＝１が成立するようαはＤＩＳ増加に従
って低下するよう動作する。このように係数算出回路２
２を動作させることにより、理想的な線形補間が実現で
きる。
を満たすように設定したものであり、ＤＩＳが０から２
５５まで増加するに従って係数βが０から１．０まで直
線的に変化するよう構成した場合の動作を示すものであ
る。またα＋β＝１が成立するようαはＤＩＳ増加に従
って低下するよう動作する。このように係数算出回路２
２を動作させることにより、理想的な線形補間が実現で
きる。
【００８１】一般的に人間の認識できる明暗の階調数は
１００〜２００程度であるため映像信号は８ビット
（Ｒ、Ｇ、ＢあるいはＹ，Ｒ−Ｙ、Ｂ−Ｙそれぞれ独立
に）程度で表現されることが多い。このため補間処理
後、最終的に８ビット程度に丸め込まれるため、比較的
荒いステップで補間係数を制御しても画質に与える影響
は少ない。そこで補間係数を８段階に制御した場合の係
数算出回路２２の入出力特性を図１６に示す。α及びβ
は０、１／８、２／８（＝１／４）、３／８、４／８
（＝１／２）、５／８、６／８（＝３／４）、７／８、
８／８（＝１）の８段階に制御される。このような構成
とすることで、係数回路の制御ビットが８ビットから３
ビットへと低減し回路規模が縮小するため、小型・低コ
ストで高画質な処理装置を実現することができる。
１００〜２００程度であるため映像信号は８ビット
（Ｒ、Ｇ、ＢあるいはＹ，Ｒ−Ｙ、Ｂ−Ｙそれぞれ独立
に）程度で表現されることが多い。このため補間処理
後、最終的に８ビット程度に丸め込まれるため、比較的
荒いステップで補間係数を制御しても画質に与える影響
は少ない。そこで補間係数を８段階に制御した場合の係
数算出回路２２の入出力特性を図１６に示す。α及びβ
は０、１／８、２／８（＝１／４）、３／８、４／８
（＝１／２）、５／８、６／８（＝３／４）、７／８、
８／８（＝１）の８段階に制御される。このような構成
とすることで、係数回路の制御ビットが８ビットから３
ビットへと低減し回路規模が縮小するため、小型・低コ
ストで高画質な処理装置を実現することができる。
【００８２】なおこのステップ数は８段階に限ることな
く設定可能であるが、２のべき乗とすることで係数回路
の構成をビットシフトと加算器の組み合わせにより比較
的簡単に実現することができる。
く設定可能であるが、２のべき乗とすることで係数回路
の構成をビットシフトと加算器の組み合わせにより比較
的簡単に実現することができる。
【００８３】このような離散的な出力特性を実現するた
めには、図１５の係数算出回路の下位ビットをゼロとし
て用いればよい。具体的には、８ビットの下位５ビット
をゼロとして無視し、上位３ビットのみを用いること
で、８段階に離散化した係数を得ることができる。
めには、図１５の係数算出回路の下位ビットをゼロとし
て用いればよい。具体的には、８ビットの下位５ビット
をゼロとして無視し、上位３ビットのみを用いること
で、８段階に離散化した係数を得ることができる。
【００８４】図１５、図１６で示した動作例では、補間
のための距離を示すＤＩＳに対して補間係数α、βを直
線的に変化させるものである。（図１６ではα、βが離
散値を取るため階段状の特性となっているが、直線的な
応答を離散化したものである。）これらの方式では、線
形補間により滑らかな補間出力を得ることが可能である
が、この半面エッジ部や細かい線で解像度が劣化しやす
い問題がある。この問題は補間の際に行う、隣接する２
ラインの信号を重み付け加算処理が、ローパスフィルタ
と同等の効果を持つためである。この解像度劣化を抑え
るため、最も近接したラインの入力信号をそのまま出力
する方法（前値保持補間）が知られている。しかしこの
方式では、ライン数を２倍、３倍などの整数倍に変換す
る場合には優れた画質が得られるが、非整数倍にライン
数を変換する際には、映像信号の重心の偏り、図形、キ
ャラクタフォントの歪みなどの画質劣化要因を発生しや
すい。そこで、補間出力と入力ラインが近い距離にある
範囲では、前値保持補間アルゴリズムを適用し、これ以
外の範囲では距離に応じて重み付け加算する構成にすれ
ばよい。このようにすることで、図形の歪みの目立ちや
すい範囲だけで重み付け加算が行われるため、解像度劣
化を少なくすることができる。
のための距離を示すＤＩＳに対して補間係数α、βを直
線的に変化させるものである。（図１６ではα、βが離
散値を取るため階段状の特性となっているが、直線的な
応答を離散化したものである。）これらの方式では、線
形補間により滑らかな補間出力を得ることが可能である
が、この半面エッジ部や細かい線で解像度が劣化しやす
い問題がある。この問題は補間の際に行う、隣接する２
ラインの信号を重み付け加算処理が、ローパスフィルタ
と同等の効果を持つためである。この解像度劣化を抑え
るため、最も近接したラインの入力信号をそのまま出力
する方法（前値保持補間）が知られている。しかしこの
方式では、ライン数を２倍、３倍などの整数倍に変換す
る場合には優れた画質が得られるが、非整数倍にライン
数を変換する際には、映像信号の重心の偏り、図形、キ
ャラクタフォントの歪みなどの画質劣化要因を発生しや
すい。そこで、補間出力と入力ラインが近い距離にある
範囲では、前値保持補間アルゴリズムを適用し、これ以
外の範囲では距離に応じて重み付け加算する構成にすれ
ばよい。このようにすることで、図形の歪みの目立ちや
すい範囲だけで重み付け加算が行われるため、解像度劣
化を少なくすることができる。
【００８５】図１７は上記方式により解像度劣化を低減
させた場合の、係数算出回路２２の入出力特性を示すも
のである。ＤＩＳの値が０から６３の範囲、ではα＝１
（β＝０）となるため入力ラインＬ１がそのまま出力さ
れ、１９２から２５５までの範囲では、β＝１（α＝
０）となるため入力ラインＬ２がそのまま出力される。
ＤＩＳが６４から１９１までの範囲では、α、βが直線
的に変化するため距離に応じた重み付けでＬ１，Ｌ２の
信号が加算され補間出力となる。このような特性を実現
するためには、ＤＩＳの値から非線形な特性を実現する
ためのテーブルを、不揮発性メモリ等に書き込んでお
き、このテーブルを参照する事で実現することができ
る。あるいは、通常の線形処理回路にクリップ回路など
により非線形特性を持たせるよう構成してもよい。
させた場合の、係数算出回路２２の入出力特性を示すも
のである。ＤＩＳの値が０から６３の範囲、ではα＝１
（β＝０）となるため入力ラインＬ１がそのまま出力さ
れ、１９２から２５５までの範囲では、β＝１（α＝
０）となるため入力ラインＬ２がそのまま出力される。
ＤＩＳが６４から１９１までの範囲では、α、βが直線
的に変化するため距離に応じた重み付けでＬ１，Ｌ２の
信号が加算され補間出力となる。このような特性を実現
するためには、ＤＩＳの値から非線形な特性を実現する
ためのテーブルを、不揮発性メモリ等に書き込んでお
き、このテーブルを参照する事で実現することができ
る。あるいは、通常の線形処理回路にクリップ回路など
により非線形特性を持たせるよう構成してもよい。
【００８６】図１７に示した動作特性では、α、βは連
続的に変化するものであったが、図１８に示す０、１／
８、２／８（＝１／４）、３／８、４／８（＝１／
２）、５／８、６／８（＝３／４）、７／８、８／８
（＝１）の８段階に制御する構成としてもよい。このよ
うな構成とすることで小型・低コストで高画質な処理装
置を実現することが可能である。
続的に変化するものであったが、図１８に示す０、１／
８、２／８（＝１／４）、３／８、４／８（＝１／
２）、５／８、６／８（＝３／４）、７／８、８／８
（＝１）の８段階に制御する構成としてもよい。このよ
うな構成とすることで小型・低コストで高画質な処理装
置を実現することが可能である。
【００８７】また、図１７に示した動作特性では、ＤＩ
Ｓの値が０から６３でα＝１（β＝０）、１９２から２
５５までの範囲では、α＝０（β＝１）となっており、
６４から１９１までの範囲でが直線的に変化するもので
あったが、これに限ることなくＤＩＳ＝０近傍でα＝１
（β＝０）、ＤＩＳ＝２５５近傍でα＝０（β＝１）と
なり、ＤＩＳの中間値付近で直線的に変化するものであ
ればよい。ただしαとβの間にはα＋β＝１の関係が成
立していなければならない。α＝１（β＝０）およびα
＝０（β＝１）の期間を広くすることで、入力ラインＬ
１あるいはＬ２がそのまま出力される範囲が広くなり、
前値保持補間アルゴリズムに近い特性となり、解像度劣
化を低減させることができる。また、α＝１（β＝０）
およびα＝０（β＝１）の期間を狭くすることで、線形
補間アルゴリズムに近い特性となり、歪みの少ない滑ら
かな出力を得ることができる。あるいは、映像信号の内
容によりこのＤＩＳ−α、ＤＩＳ−βの特性を外部の制
御回路から切り換える構成としてもよい。このようにす
ることで、文字情報などのエッジの多い画像では解像度
劣化を少なく、自然画像の表示では歪みが少ない画素数
変換処理を行うことができる。
Ｓの値が０から６３でα＝１（β＝０）、１９２から２
５５までの範囲では、α＝０（β＝１）となっており、
６４から１９１までの範囲でが直線的に変化するもので
あったが、これに限ることなくＤＩＳ＝０近傍でα＝１
（β＝０）、ＤＩＳ＝２５５近傍でα＝０（β＝１）と
なり、ＤＩＳの中間値付近で直線的に変化するものであ
ればよい。ただしαとβの間にはα＋β＝１の関係が成
立していなければならない。α＝１（β＝０）およびα
＝０（β＝１）の期間を広くすることで、入力ラインＬ
１あるいはＬ２がそのまま出力される範囲が広くなり、
前値保持補間アルゴリズムに近い特性となり、解像度劣
化を低減させることができる。また、α＝１（β＝０）
およびα＝０（β＝１）の期間を狭くすることで、線形
補間アルゴリズムに近い特性となり、歪みの少ない滑ら
かな出力を得ることができる。あるいは、映像信号の内
容によりこのＤＩＳ−α、ＤＩＳ−βの特性を外部の制
御回路から切り換える構成としてもよい。このようにす
ることで、文字情報などのエッジの多い画像では解像度
劣化を少なく、自然画像の表示では歪みが少ない画素数
変換処理を行うことができる。
【００８８】
【発明の効果】本発明によれば、高速で消費電力の大き
なディジタル信号処理による水平画素補間回路を用いる
ことなく、画素数変換が可能となる。また、垂直画素補
間はディジタル信号処理により画質劣化なく処理するこ
とができる。
なディジタル信号処理による水平画素補間回路を用いる
ことなく、画素数変換が可能となる。また、垂直画素補
間はディジタル信号処理により画質劣化なく処理するこ
とができる。
【００８９】本発明の信号処理装置により、画素数固定
の、液晶、プラズマディスプレイ、ＬＥＤなどの表示装
置に、様々な解像度の信号を低コスト、小型、低消費電
力で高画質表示を行うことができる。
の、液晶、プラズマディスプレイ、ＬＥＤなどの表示装
置に、様々な解像度の信号を低コスト、小型、低消費電
力で高画質表示を行うことができる。
【００９０】また、本発明の信号処理装置を用いて表示
装置を実現することにより、低コスト、小型、低消費電
力で高画質の表示装置を提供することができる。
装置を実現することにより、低コスト、小型、低消費電
力で高画質の表示装置を提供することができる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１に示すライン補間回路１０８の構成を示す
ブロック図である。
ブロック図である。
【図３】図２に示すライン補間回路１０８の動作説明図
である。
である。
【図４】図１に示すローパスフィルタ１１１の動作説明
図である。
図である。
【図５】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図６】本発明のさらに他の実施例の構成を示すブロッ
ク図である。
ク図である。
【図７】本発明のさらに他の実施例の構成を示すブロッ
ク図である。
ク図である。
【図８】本発明の信号処理回路を用いた表示装置の構成
を示すブロック図である。
を示すブロック図である。
【図９】図１に示す読出制御回路１０９内部のクロック
生成部の構成を示す図である。
生成部の構成を示す図である。
【図１０】図１に示す読出制御回路１０９内部のクロッ
ク生成部の他の構成を示す図である。
ク生成部の他の構成を示す図である。
【図１１】図１に示す読出制御回路１０９内部のクロッ
ク生成部のさらに他の構成を示す図である。
ク生成部のさらに他の構成を示す図である。
【図１２】図１に示すライン補間回路１０８の構成を示
すブロック図である。
すブロック図である。
【図１３】図２に示すライン補間回路１０８内部の補間
制御回路の構成図である。
制御回路の構成図である。
【図１４】図１３に示す係数算出回路２２の動作説明図
である。
である。
【図１５】図１３に示す係数算出回路２２の動作説明図
である。
である。
【図１６】図１３に示す係数算出回路２２の動作説明図
である。
である。
【図１７】図１３に示す係数算出回路２２の動作説明図
である。
である。
【図１８】図１３に示す係数算出回路２２の動作説明図
である。
である。
１ 本発明の信号処理装置 ２、３ ラインメモリ ４、５ 係数回路 ６、１２、２０ 加算回路 ７ 信号処理回路 ８ 同期処理回路 ９ 表示デバイス １０ 本発明の信号処理回路を用いた表示装置 １１ 減算回路 １３ 発振回路 １４、１６、１８ 分周回路 １５ 位相比較回路 １７ 電圧制御発振器 １９ レジスタ ２１ Ｄフリップフロップ ２２ 係数算出回路 １０１ 映像信号の入力端子 １０２ 水平同期信号の入力端子 １０３ 垂直同期信号の入力端子 １０４ Ａ／Ｄ変換回路 １０５ 同期分離回路 １０６ メモリ １０７ 書込制御回路 １０８ ライン補間回路 １０９ 読出制御回路 １１０ Ｄ／Ａ変換回路 １１１ ローパスフィルタ １１２ 映像信号出力端子 １１３ 水平同期信号出力端子 １１４ 垂直同期信号出力端子 １１５ ドットクロック出力端子 １１６ 切り換えスイッチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/36 ５３０ Ｈ０４Ｎ 5/66 Ｃ Ｈ０４Ｎ 5/66 Ｇ０６Ｆ 15/66 ３５５Ｃ // Ｈ０４Ｎ 1/409 Ｈ０４Ｎ 1/40 １０１Ｃ
Claims (10)
- 【請求項１】映像信号をディジタルデータに変換しメモ
リで処理する映像信号の処理装置において、 映像信号のライン数を変換する手段と、 表示ドットクロックを生成する手段と、 上記表示ドットクロックと異なる周波数でアナログ画素
データを出力する手段と、 上記アナログ画素データを平滑化する手段と、 を含む構成であることを特徴とする映像信号の処理装
置。 - 【請求項２】請求項１の記載において、 表示ドットクロック周波数ｆｃｋと、 アナログ画素データの出力周波数ｆｒｃｋと、 出力水平同期信号の周波数ｆｈｏとが、 ｆｒｃｋ／Ｎ＝ｆｃｋ／Ｍ＝ｆｈｏ （ただしＭ，Ｎは
自然数でＭ≠Ｎ） の関係を満たす構成であることを特徴とする映像信号の
処理装置。 - 【請求項３】請求項１の記載において、 映像信号のライン数を変換する手段が 隣接する２ラインの信号を参照する手段と、 上記２ラインの信号の演算処理により補間信号を生成す
る手段と、 を含む構成であることを特徴とする映像信号の処理装
置。 - 【請求項４】請求項１の記載において、 アナログ画素データを平滑化する手段が、 アナログ画素データの帯域制限を行う手段を含む構成で
あることを特徴とする映像信号の処理装置。 - 【請求項５】請求項３の記載において、 ２ラインの信号の演算処理により補間信号を生成する手
段が、 ２ラインの信号と補間するラインの位置を表す距離ＤＩ
Ｓを算出する手段と、上記距離ＤＩＳから非線形変換に
基づいて２ラインの信号の加算重みを算出する手段とを
含む構成であることを特徴とする映像信号の処理装置。 - 【請求項６】映像信号をディジタルデータに変換しメモ
リで処理する映像信号の処理装置において、 映像信号のライン数を変換する手段と、 表示ドットクロックを生成する手段と、 上記表示ドットクロックと異なる周波数でアナログ画素
データを出力する手段と、 上記アナログ画素データを平滑化する手段と、 上記平滑化した信号と上記アナログ画素データを切り換
えて出力する手段と、 を含む構成であることを特徴とする映像信号の処理装
置。 - 【請求項７】請求項６の記載において、 表示ドットクロック周波数ｆｃｋと、 アナログ画素データの出力周波数ｆｒｃｋと、 出力水平同期信号の周波数ｆｈｏとが、 ｆｒｃｋ／Ｎ＝ｆｃｋ／Ｍ＝ｆｈｏ （ただしＭ，Ｎは
自然数） の関係を満たす構成であることを特徴とする映像信号の
処理装置。 - 【請求項８】映像信号をディジタルデータに変換しメモ
リで処理して表示する映像信号の表示装置において、 映像信号のライン数を変換する手段と、 表示ドットクロックを生成する手段と、 上記表示ドットクロックと異なる周波数でアナログ画素
データを出力する手段と、 上記画素データを平滑化する手段と、 上記表示ドットクロックに基づいてログ画素データを表
示する手段と、 を含む構成であることを特徴とする映像信号の表示装
置。 - 【請求項９】請求項８の記載において、 表示ドットクロック周波数ｆｃｋと、 アナログ画素データの出力周波数ｆｒｃｋと、 表示デバイスの水平走査周波数ｆｈｏとが、 ｆｒｃｋ／Ｎ＝ｆｃｋ／Ｍ＝ｆｈｏ （ただしＭ，Ｎは
自然数でＭ≠Ｎ ） の関係を満たす構成であることを特徴とする映像信号の
表示装置。 - 【請求項１０】請求項８の記載において、 映像信号のライン数を変換する手段が、 隣接する２ラインの信号を参照する手段と、上記２ライ
ンの信号の演算処理により補間信号を生成する手段と、
を含む構成であることを特徴とする映像信号の表示装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8194337A JPH1011009A (ja) | 1996-04-23 | 1996-07-24 | 映像信号の処理装置及びこれを用いた表示装置 |
| PCT/JP1996/002468 WO1998010377A1 (en) | 1996-04-23 | 1996-09-02 | Video signal processor |
| EP97106459A EP0803855A3 (en) | 1996-04-23 | 1997-04-18 | Processor for converting pixel number of video signal and display apparatus using the same |
| US08/837,747 US5986635A (en) | 1996-04-23 | 1997-04-22 | Processor for converting pixel number of video signal and display apparatus using the same |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10088396 | 1996-04-23 | ||
| JP8-100883 | 1996-04-23 | ||
| JP8194337A JPH1011009A (ja) | 1996-04-23 | 1996-07-24 | 映像信号の処理装置及びこれを用いた表示装置 |
| PCT/JP1996/002468 WO1998010377A1 (en) | 1996-04-23 | 1996-09-02 | Video signal processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011009A true JPH1011009A (ja) | 1998-01-16 |
Family
ID=27307987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8194337A Pending JPH1011009A (ja) | 1996-04-23 | 1996-07-24 | 映像信号の処理装置及びこれを用いた表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5986635A (ja) |
| EP (1) | EP0803855A3 (ja) |
| JP (1) | JPH1011009A (ja) |
| WO (1) | WO1998010377A1 (ja) |
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| JP2008145916A (ja) * | 2006-12-13 | 2008-06-26 | Nec Electronics Corp | 表示装置及び、コントローラドライバ |
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| EP0803855A2 (en) | 1997-10-29 |
| EP0803855A3 (en) | 1999-06-16 |
| US5986635A (en) | 1999-11-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040426 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040518 |
|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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