JPH10111345A - スキャンテスト回路 - Google Patents
スキャンテスト回路Info
- Publication number
- JPH10111345A JPH10111345A JP8265901A JP26590196A JPH10111345A JP H10111345 A JPH10111345 A JP H10111345A JP 8265901 A JP8265901 A JP 8265901A JP 26590196 A JP26590196 A JP 26590196A JP H10111345 A JPH10111345 A JP H10111345A
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- JP
- Japan
- Prior art keywords
- circuit
- logic circuit
- scan
- reset
- clock
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Abstract
(57)【要約】
【課題】 各々異なるクロックで動作する複数のロジッ
ク回路において、スキャンテストを行うために、ロジッ
ク回路間にゲートを配置して、テスト対象となる回路の
入力信号を論理固定しなければならなかった。 【解決手段】 ロジック回路２〜４の間を、ロジック回
路内に配置したリセットないしセット付きのフリップフ
ロップ２５〜２７の出力信号で、直接接続し、テストの
対象ではないロジック回路の出力信号のフリップフロッ
プをリセットないしセットし、テストの対象となるロジ
ック回路の入力信号を固定する。
ク回路において、スキャンテストを行うために、ロジッ
ク回路間にゲートを配置して、テスト対象となる回路の
入力信号を論理固定しなければならなかった。 【解決手段】 ロジック回路２〜４の間を、ロジック回
路内に配置したリセットないしセット付きのフリップフ
ロップ２５〜２７の出力信号で、直接接続し、テストの
対象ではないロジック回路の出力信号のフリップフロッ
プをリセットないしセットし、テストの対象となるロジ
ック回路の入力信号を固定する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路内
のロジック回路をテストする際に用いるスキャンテスト
回路に関する。
のロジック回路をテストする際に用いるスキャンテスト
回路に関する。
【０００２】
【従来の技術】従来、スキャンテスト回路は、特開平２
−１１８４７１号公報に記載されたものが知られてい
る。
−１１８４７１号公報に記載されたものが知られてい
る。
【０００３】図３は従来のスキャンテスト回路を示し、
図３において、１はテストするロジック回路の選択など
のスキャン切換信号を出力するスキャン切換回路、２は
クロックＡで動作するロジック回路、３はクロックＢで
動作するロジック回路、４はクロックＣで動作するロジ
ック回路である。５はクロックＡ、６はクロックＢ、７
はクロックＣで、各々異なるクロック周波数とする。８
はロジック回路３の入力を制御するスキャン切換信号、
９はロジック回路４の入力を制御するスキャン切換信
号、１０はロジック回路２からのロジック回路３の信号
を切り替えるＯＲゲ−ト、１１はロジック回路４からの
ロジック回路３の信号を切り替えるＯＲゲ−ト、１２は
ロジック回路３からのロジック回路４の信号を切り替え
るＯＲゲ−トである。
図３において、１はテストするロジック回路の選択など
のスキャン切換信号を出力するスキャン切換回路、２は
クロックＡで動作するロジック回路、３はクロックＢで
動作するロジック回路、４はクロックＣで動作するロジ
ック回路である。５はクロックＡ、６はクロックＢ、７
はクロックＣで、各々異なるクロック周波数とする。８
はロジック回路３の入力を制御するスキャン切換信号、
９はロジック回路４の入力を制御するスキャン切換信
号、１０はロジック回路２からのロジック回路３の信号
を切り替えるＯＲゲ−ト、１１はロジック回路４からの
ロジック回路３の信号を切り替えるＯＲゲ−ト、１２は
ロジック回路３からのロジック回路４の信号を切り替え
るＯＲゲ−トである。
【０００４】クロックＡ５で動作するロジック回路２、
クロックＢ６で動作するロジック回路３、クロックＣ７
で動作するロジック回路４を持った集積回路において、
スキャンテストを行なうためには、クロックごとにスキ
ャンテストチェ−ンを配線することが必要である。
クロックＢ６で動作するロジック回路３、クロックＣ７
で動作するロジック回路４を持った集積回路において、
スキャンテストを行なうためには、クロックごとにスキ
ャンテストチェ−ンを配線することが必要である。
【０００５】しかし、クロックＡ５、クロックＢ６、ク
ロックＣ７が異なったクロックであった場合、ロジック
回路２、ロジック回路３、ロジック回路４では、それぞ
れ遅延が異なり、ロジック回路２とロジック回路３が直
接接続されていれば、非同期の信号が接続されたことに
なり、ロジック回路３に入力される信号は固定されない
恐れがある。これは、同様にロジック回路３とロジック
回路４の間でも発生する。
ロックＣ７が異なったクロックであった場合、ロジック
回路２、ロジック回路３、ロジック回路４では、それぞ
れ遅延が異なり、ロジック回路２とロジック回路３が直
接接続されていれば、非同期の信号が接続されたことに
なり、ロジック回路３に入力される信号は固定されない
恐れがある。これは、同様にロジック回路３とロジック
回路４の間でも発生する。
【０００６】そのために、ロジック回路３のスキャンテ
ストを行なう際には、スキャン切換回路１からロジック
回路３の入力を制御するスキャン切換信号８を出力し、
ロジック回路２からのロジック回路３の信号を切り替え
るＯＲゲ−ト１０とロジック回路４からのロジック回路
３の信号を切り替えるＯＲゲ−ト１１によって、ＯＲゲ
−ト１０とＯＲゲ−ト１１の出力信号を「１」に固定
し、ロジック回路３の入力信号を固定することができ
る。
ストを行なう際には、スキャン切換回路１からロジック
回路３の入力を制御するスキャン切換信号８を出力し、
ロジック回路２からのロジック回路３の信号を切り替え
るＯＲゲ−ト１０とロジック回路４からのロジック回路
３の信号を切り替えるＯＲゲ−ト１１によって、ＯＲゲ
−ト１０とＯＲゲ−ト１１の出力信号を「１」に固定
し、ロジック回路３の入力信号を固定することができ
る。
【０００７】同様に、ロジック回路４のスキャンテスト
を行なう際には、スキャン切換回路１からロジック回路
４の入力を制御するスキャン切換信号９を出力し、ロジ
ック回路３からのロジック回路４の信号を切り替えるＯ
Ｒゲ−ト１２によって、ＯＲゲ−ト１２の出力信号を
「１」に固定し、ロジック回路３の入力信号を固定する
ことができる。
を行なう際には、スキャン切換回路１からロジック回路
４の入力を制御するスキャン切換信号９を出力し、ロジ
ック回路３からのロジック回路４の信号を切り替えるＯ
Ｒゲ−ト１２によって、ＯＲゲ−ト１２の出力信号を
「１」に固定し、ロジック回路３の入力信号を固定する
ことができる。
【０００８】図４は従来のスキャンテスト回路の制御信
号の動作を示した図である。図４において、ロジック回
路２〜４には、非同期リセット信号が与えられ、スキャ
ンテストとは、関係なく動作する。また、テスト対象と
なるロジック回路は、スキャン切換回路１に与えられる
信号（スキャン切換）により、設定される。例えば、ス
キャンＡとして、ロジック回路２（即ち、クロックＡで
動作するロジック回路）をテストする場合は、スキャン
切換信号８、９は不定でよい。また、スキャンＢとし
て、ロジック回路３をテストする場合は、スキャン切換
信号８は「１」、スキャン切換信号９は不定とする。ま
た、スキャンＣとして、ロジック回路４をテストする場
合は、スキャン切換信号８は不定、スキャン切換信号９
は「１」とする。さらに、テスト動作ではない通常動作
では、スキャン切換信号８、９を共に「０」とする。
号の動作を示した図である。図４において、ロジック回
路２〜４には、非同期リセット信号が与えられ、スキャ
ンテストとは、関係なく動作する。また、テスト対象と
なるロジック回路は、スキャン切換回路１に与えられる
信号（スキャン切換）により、設定される。例えば、ス
キャンＡとして、ロジック回路２（即ち、クロックＡで
動作するロジック回路）をテストする場合は、スキャン
切換信号８、９は不定でよい。また、スキャンＢとし
て、ロジック回路３をテストする場合は、スキャン切換
信号８は「１」、スキャン切換信号９は不定とする。ま
た、スキャンＣとして、ロジック回路４をテストする場
合は、スキャン切換信号８は不定、スキャン切換信号９
は「１」とする。さらに、テスト動作ではない通常動作
では、スキャン切換信号８、９を共に「０」とする。
【０００９】
【発明が解決しようとする課題】このスキャンテスト回
路においては、それぞれのスキャンパスを用いてテスト
を行なうとき、テストの対象ではないクロックでのロジ
ック回路の出力信号を、対象となるロジック回路の入力
との間で、その接続を遮断して論理を固定することが要
求されている。
路においては、それぞれのスキャンパスを用いてテスト
を行なうとき、テストの対象ではないクロックでのロジ
ック回路の出力信号を、対象となるロジック回路の入力
との間で、その接続を遮断して論理を固定することが要
求されている。
【００１０】しかしながら、従来の方法では、テストの
対象ではないロジック回路の出力信号と、テストの対象
となるロジック回路の入力の接続を遮断するために、回
路設計者が論理回路（ゲート）を追加する必要があり回
路設計者の負担を大きくし、また回路を増加させ、追加
すれば遅延時間もおおきくなってしまうという問題を有
していた。
対象ではないロジック回路の出力信号と、テストの対象
となるロジック回路の入力の接続を遮断するために、回
路設計者が論理回路（ゲート）を追加する必要があり回
路設計者の負担を大きくし、また回路を増加させ、追加
すれば遅延時間もおおきくなってしまうという問題を有
していた。
【００１１】本発明は、テストの対象ではないクロック
でのロジック回路と、対象となるクロックのロジック回
路との間の接続を遮断せず、回路設計者の負担を少なく
することを目的とする。
でのロジック回路と、対象となるクロックのロジック回
路との間の接続を遮断せず、回路設計者の負担を少なく
することを目的とする。
【００１２】
【課題を解決するための手段】この課題を解決するため
に本発明は、それぞれのスキャンパスを用いてテストを
行う半導体集積回路を設計しようとしたとき、異なるク
ロックで動作するロジック回路間の接続を、非同期リセ
ットないしセット付きのフリップフロップの出力信号で
接続し、テスト対象ではないクロックでのロジック回路
の出力のフリップフロップをリセットないしセットし、
対象となるクロックでのロジック回路間の入力信号の固
定するように構成したものである。
に本発明は、それぞれのスキャンパスを用いてテストを
行う半導体集積回路を設計しようとしたとき、異なるク
ロックで動作するロジック回路間の接続を、非同期リセ
ットないしセット付きのフリップフロップの出力信号で
接続し、テスト対象ではないクロックでのロジック回路
の出力のフリップフロップをリセットないしセットし、
対象となるクロックでのロジック回路間の入力信号の固
定するように構成したものである。
【００１３】これにより、テスト対象ではないクロック
でのロジック回路と、対象となるクロックでのロジック
回路間の接続に論理回路を追加する必要がないので、回
路設計者の負担を少なくしたスキャンテスト回路が得ら
れる。
でのロジック回路と、対象となるクロックでのロジック
回路間の接続に論理回路を追加する必要がないので、回
路設計者の負担を少なくしたスキャンテスト回路が得ら
れる。
【００１４】
【発明の実施の形態】本発明の第１の発明は、複数のロ
ジック回路から成る半導体集積回路の中に、ｎ（ｎは正
の整数）個のクロックと、前記クロック毎のｍ（ｍは正
の整数、ｎ≦ｍ）個のスキャンパスと、ｍ個のリセット
を備えたことを特徴とするスキャンテスト回路としたも
のであり、テスト対象ではないクロックでの出力信号と
対象となるクロックでの入力信号の間の接続を遮断せ
ず、回路設計者の負担を少なくするという作用を有す
る。
ジック回路から成る半導体集積回路の中に、ｎ（ｎは正
の整数）個のクロックと、前記クロック毎のｍ（ｍは正
の整数、ｎ≦ｍ）個のスキャンパスと、ｍ個のリセット
を備えたことを特徴とするスキャンテスト回路としたも
のであり、テスト対象ではないクロックでの出力信号と
対象となるクロックでの入力信号の間の接続を遮断せ
ず、回路設計者の負担を少なくするという作用を有す
る。
【００１５】本発明の第２の発明は、第１の発明に加え
て、異なるクロックで動作するロジック回路の間を、非
同期リセットないしセット付きフリップフロップの出力
信号で接続することを特徴とするスキャンテスト回路と
したものであり、対象ではないクロックでの出力信号と
対象となるクロックでの入力信号との間の接続を遮断せ
ず、回路設計者の負担を少なくするという作用を有す
る。
て、異なるクロックで動作するロジック回路の間を、非
同期リセットないしセット付きフリップフロップの出力
信号で接続することを特徴とするスキャンテスト回路と
したものであり、対象ではないクロックでの出力信号と
対象となるクロックでの入力信号との間の接続を遮断せ
ず、回路設計者の負担を少なくするという作用を有す
る。
【００１６】本発明の第３の発明は、第１の発明に加え
て、異なるクロックで動作するロジック回路の間が直接
接続された状態で、それぞれのスキャンパスを用いて、
テストを行うことを特徴とするスキャンテスト回路とし
たものであり、対象ではないクロックでの出力信号と対
象となるクロックでの入力信号との間の接続を遮断せ
ず、回路設計者の負担を少なくするという作用を有す
る。
て、異なるクロックで動作するロジック回路の間が直接
接続された状態で、それぞれのスキャンパスを用いて、
テストを行うことを特徴とするスキャンテスト回路とし
たものであり、対象ではないクロックでの出力信号と対
象となるクロックでの入力信号との間の接続を遮断せ
ず、回路設計者の負担を少なくするという作用を有す
る。
【００１７】本発明の第４の発明は、第２の発明に加え
て、それぞれのスキャンパスを用いてテストを行うと
き、テストの対象でないクロックで動作するロジック回
路の出力信号を、対応するリセットでフリップフロップ
をリセットないしセットして、テストの対象となるクロ
ックで動作するロジック回路の入力信号を固定すること
を特徴とするスキャンテスト回路としたものであり、対
象ではないクロックでの出力信号と対象となるクロック
での入力信号の間の接続を遮断せず、回路設計者の負担
を少なくするという作用を有する。
て、それぞれのスキャンパスを用いてテストを行うと
き、テストの対象でないクロックで動作するロジック回
路の出力信号を、対応するリセットでフリップフロップ
をリセットないしセットして、テストの対象となるクロ
ックで動作するロジック回路の入力信号を固定すること
を特徴とするスキャンテスト回路としたものであり、対
象ではないクロックでの出力信号と対象となるクロック
での入力信号の間の接続を遮断せず、回路設計者の負担
を少なくするという作用を有する。
【００１８】本発明の第５の発明は、第２または第４の
発明に加えて、非同期リセットないしセット付きのフリ
ップフロップを、各々ロジック回路内に配したことを特
徴とするスキャンテスト回路としたものであり、対象で
はないクロックでの出力信号と対象となるクロックでの
入力信号の間の接続を遮断せず、回路設計者の負担を少
なくするという作用を有する。
発明に加えて、非同期リセットないしセット付きのフリ
ップフロップを、各々ロジック回路内に配したことを特
徴とするスキャンテスト回路としたものであり、対象で
はないクロックでの出力信号と対象となるクロックでの
入力信号の間の接続を遮断せず、回路設計者の負担を少
なくするという作用を有する。
【００１９】本発明の第６の発明は、第２または第４の
発明に加えて、非同期リセットないしセット付きのフリ
ップフロップを、各々ロジック回路内に配し、前記ロジ
ック回路の間は、前記フリップフロップの出力で直接接
続されることを特徴とするスキャンテスト回路としたも
のであり、対象ではないクロックでの出力信号と対象と
なるクロックでの入力信号の間の接続を遮断せず、回路
設計者の負担を少なくするという作用を有する。
発明に加えて、非同期リセットないしセット付きのフリ
ップフロップを、各々ロジック回路内に配し、前記ロジ
ック回路の間は、前記フリップフロップの出力で直接接
続されることを特徴とするスキャンテスト回路としたも
のであり、対象ではないクロックでの出力信号と対象と
なるクロックでの入力信号の間の接続を遮断せず、回路
設計者の負担を少なくするという作用を有する。
【００２０】以下、本発明の実施の形態について図面を
用いて説明する。図１は本発明の実施の形態によるスキ
ャンテスト回路の構成を示したブロック図である。図１
において、２〜３はロジック回路で、各々異なるクロッ
ク信号５〜７（すなわち、クロックＡ〜Ｃ）で動作する
ものとする。２１はスキャン制御信号兼リセット信号を
出力するスキャン／リセット切換回路、２２〜２４はリ
セット信号で、２２はリセットＡ、２３はリセットＢ、
２４はリセットＣとする。２５はクロックＡ、リセット
Ａで動作し、ロジック回路２から信号を出力するための
フリップフロップ、２６はクロックＢ、リセットＢで動
作し、ロジック回路３から信号を出力するためのフリッ
プフロップ、２７はクロックＣ、リセットＣで動作し、
ロジック回路４から信号を出力するためのフリップフロ
ップである。
用いて説明する。図１は本発明の実施の形態によるスキ
ャンテスト回路の構成を示したブロック図である。図１
において、２〜３はロジック回路で、各々異なるクロッ
ク信号５〜７（すなわち、クロックＡ〜Ｃ）で動作する
ものとする。２１はスキャン制御信号兼リセット信号を
出力するスキャン／リセット切換回路、２２〜２４はリ
セット信号で、２２はリセットＡ、２３はリセットＢ、
２４はリセットＣとする。２５はクロックＡ、リセット
Ａで動作し、ロジック回路２から信号を出力するための
フリップフロップ、２６はクロックＢ、リセットＢで動
作し、ロジック回路３から信号を出力するためのフリッ
プフロップ、２７はクロックＣ、リセットＣで動作し、
ロジック回路４から信号を出力するためのフリップフロ
ップである。
【００２１】フリップフロップ２５〜２７は、各々ロジ
ック回路２〜４内に配置され、ロジック回路間は、フリ
ップフロップ２５〜２７を介して、直接接続されてい
る。よって、ロジック回路の間の接続は、ゲートなどの
論理回路を介して、その接続を電子的に遮断する従来と
は異なる。
ック回路２〜４内に配置され、ロジック回路間は、フリ
ップフロップ２５〜２７を介して、直接接続されてい
る。よって、ロジック回路の間の接続は、ゲートなどの
論理回路を介して、その接続を電子的に遮断する従来と
は異なる。
【００２２】図２は本発明の実施の形態のスキャンテス
ト回路のリセット動作を示した図である。
ト回路のリセット動作を示した図である。
【００２３】まず、最初の回路設計方針として、異なる
クロック信号５〜７ごとに、すなわちクロックＡ、クロ
ックＢ、クロックＣごとに、リセットＡ、リセットＢ、
リセットＣに区分けする。前記リセットＡ〜Ｃ、すなわ
ちリセット信号２２〜２４はスキャン／リセット切換回
路２１によって制御され、スキャンテスト時は独立に制
御し、通常時（テスト動作以外）には非同期リセットと
して同一に扱われる（非同期リセット信号となる）。こ
れらの制御は、スキャン／リセット切換回路２１に入力
される非同期リセット信号とスキャン切換信号による。
さらに、クロックの異なる内部ロジック回路の出力信号
は全て非同期リセット付きフリップフロップ信号による
出力とする。
クロック信号５〜７ごとに、すなわちクロックＡ、クロ
ックＢ、クロックＣごとに、リセットＡ、リセットＢ、
リセットＣに区分けする。前記リセットＡ〜Ｃ、すなわ
ちリセット信号２２〜２４はスキャン／リセット切換回
路２１によって制御され、スキャンテスト時は独立に制
御し、通常時（テスト動作以外）には非同期リセットと
して同一に扱われる（非同期リセット信号となる）。こ
れらの制御は、スキャン／リセット切換回路２１に入力
される非同期リセット信号とスキャン切換信号による。
さらに、クロックの異なる内部ロジック回路の出力信号
は全て非同期リセット付きフリップフロップ信号による
出力とする。
【００２４】ロジック回路３についてスキャンテストを
行なう際（図２におけるスキャンＢ）には、ロジック回
路３のリセットＢをＨ（ハイ）として開放する。逆にロ
ジック回路３以外、つまりロジック回路２のリセットＡ
をＬ（ロー）として、ロジック回路２のフリップフロッ
プ２５からロジック回路３に出力される信号をＬに固定
し、ロジック回路４のリセットＣもＬとしてロジック回
路４のフリップフロップ２７からロジック回路４に出力
される信号もＬに固定する。これにより、ロジック回路
３の入力信号を固定することができる。
行なう際（図２におけるスキャンＢ）には、ロジック回
路３のリセットＢをＨ（ハイ）として開放する。逆にロ
ジック回路３以外、つまりロジック回路２のリセットＡ
をＬ（ロー）として、ロジック回路２のフリップフロッ
プ２５からロジック回路３に出力される信号をＬに固定
し、ロジック回路４のリセットＣもＬとしてロジック回
路４のフリップフロップ２７からロジック回路４に出力
される信号もＬに固定する。これにより、ロジック回路
３の入力信号を固定することができる。
【００２５】同様に、ロジック回路４についてスキャン
テストを行なう際（図２におけるスキャンＣ）には、ロ
ジック回路４のリセットＣをＨとして開放する。逆にロ
ジック回路４以外、ロジック回路３のリセットＢもＬと
してロジック回路４のフリップフロップ２７からロジッ
ク回路４に出力される信号をＬに固定する。これによ
り、ロジック回路４の入力信号を固定することができ
る。
テストを行なう際（図２におけるスキャンＣ）には、ロ
ジック回路４のリセットＣをＨとして開放する。逆にロ
ジック回路４以外、ロジック回路３のリセットＢもＬと
してロジック回路４のフリップフロップ２７からロジッ
ク回路４に出力される信号をＬに固定する。これによ
り、ロジック回路４の入力信号を固定することができ
る。
【００２６】なお、本実施の形態において、フリップフ
ロップ２５〜２７は、リセット付きフリップフロップと
したが、セット付きフリップフロップとしてもよい。
ロップ２５〜２７は、リセット付きフリップフロップと
したが、セット付きフリップフロップとしてもよい。
【００２７】
【発明の効果】以上説明したように本発明によれば、そ
れぞれのスキャンパスを用いてテストを行う半導体集積
回路を設計しようとしたとき、テストの対象ではないク
ロックでの出力信号と対象となるクロックでの入力信号
の間の接続を遮断せず、回路設計者の負担を少なくする
という効果が得られる。
れぞれのスキャンパスを用いてテストを行う半導体集積
回路を設計しようとしたとき、テストの対象ではないク
ロックでの出力信号と対象となるクロックでの入力信号
の間の接続を遮断せず、回路設計者の負担を少なくする
という効果が得られる。
【図１】本発明の実施の形態によるスキャンテスト回路
の構成を示したブロック図
の構成を示したブロック図
【図２】同スキャンテスト回路のリセット動作を示した
図
図
【図３】従来のスキャンテスト回路の構成を示したブロ
ック図
ック図
【図４】従来のスキャンテスト回路の切換動作を示した
図
図
２〜４ ロジック回路 ５〜７ クロック信号 ２１ スキャン／リセット切換回路 ２２〜２４ リセット信号 ２５〜２７ フリップフロップ
Claims (6)
- 【請求項１】 複数のロジック回路から成る半導体集積
回路の中に、ｎ（ｎは正の整数）個のクロックと、前記
クロック毎のｍ（ｍは正の整数、ｎ≦ｍ）個のスキャン
パスと、ｍ個のリセットとを備えたことを特徴とするス
キャンテスト回路。 - 【請求項２】 異なるクロックで動作するロジック回路
の間を、非同期リセットないしセット付きのフリップフ
ロップの出力信号で接続することを特徴とする請求項１
に記載のスキャンテスト回路。 - 【請求項３】 異なるクロックで動作するロジック回路
の間が直接接続された状態で、それぞれのスキャンパス
を用いて、テストを行うことを特徴とする請求項１に記
載のスキャンテスト回路。 - 【請求項４】 それぞれのスキャンパスを用いてテスト
を行なうとき、テストの対象ではないクロックで動作す
るロジック回路の出力信号を、対応するリセットでフリ
ップフロップをリセットないしセットして、テストの対
象となるクロックで動作するロジック回路の入力信号を
固定することを特徴とする請求項２に記載のスキャンテ
スト回路。 - 【請求項５】 非同期リセットないしセット付きのフリ
ップフロップを、各々ロジック回路内に配したことを特
徴とする請求項２または４に記載のスキャンテスト回
路。 - 【請求項６】 非同期リセットないしセット付きのフリ
ップフロップを、各々ロジック回路内に配し、前記ロジ
ック回路の間は、前記フリップフロップの出力で直接接
続されることを特徴とする請求項２または４に記載のス
キャンテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8265901A JPH10111345A (ja) | 1996-10-07 | 1996-10-07 | スキャンテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8265901A JPH10111345A (ja) | 1996-10-07 | 1996-10-07 | スキャンテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10111345A true JPH10111345A (ja) | 1998-04-28 |
Family
ID=17423683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8265901A Pending JPH10111345A (ja) | 1996-10-07 | 1996-10-07 | スキャンテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10111345A (ja) |
-
1996
- 1996-10-07 JP JP8265901A patent/JPH10111345A/ja active Pending
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