JPH1011358A - キャッシュ制御 - Google Patents
キャッシュ制御Info
- Publication number
- JPH1011358A JPH1011358A JP8158236A JP15823696A JPH1011358A JP H1011358 A JPH1011358 A JP H1011358A JP 8158236 A JP8158236 A JP 8158236A JP 15823696 A JP15823696 A JP 15823696A JP H1011358 A JPH1011358 A JP H1011358A
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- JP
- Japan
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- data block
- memory
- connection
- data
- comparator
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】キャッシングの際に、２重化されたデータによ
るデータの正当性の検証を行っていないため、正当でな
いデータをキャッシングする。 【解決手段】外部装置０４の２重化したデータを扱うキ
ャッシュにおいて、データブロックを一時的に記憶する
メモリ０２と、メモリ上のデータブロックと次に受信す
る同一内容のデータブロックとを比較し全て一致したと
き真を出力する比較器０５と、メモリ上のデータブロッ
クと受信したデータブロックを比較器へ出力することを
制御する制御装置０３とを備え、比較器による比較結果
が真のときに限りデータブロックがキャッシュメモリ０
１上に格納する。
るデータの正当性の検証を行っていないため、正当でな
いデータをキャッシングする。 【解決手段】外部装置０４の２重化したデータを扱うキ
ャッシュにおいて、データブロックを一時的に記憶する
メモリ０２と、メモリ上のデータブロックと次に受信す
る同一内容のデータブロックとを比較し全て一致したと
き真を出力する比較器０５と、メモリ上のデータブロッ
クと受信したデータブロックを比較器へ出力することを
制御する制御装置０３とを備え、比較器による比較結果
が真のときに限りデータブロックがキャッシュメモリ０
１上に格納する。
Description
【０００１】
【発明の属する技術分野】本発明はキャッシュ制御に関
し、特に情報処理装置の制御におけるキャッシュメモリ
上のデータの信頼性を保証するキャッシュ制御に関す
る。
し、特に情報処理装置の制御におけるキャッシュメモリ
上のデータの信頼性を保証するキャッシュ制御に関す
る。
【０００２】
【従来の技術】従来のキャッシュ制御は、特開平０３−
０７８８４９号公報及び特開平０１−２０４１６４号公
報に記載されているように、従来のキャッシュには、そ
のデータの正当性を検証するため、種々の誤り制御・診
断機構が開発されている。特開平０３−０７８８４９号
公報では、メインメモリ上に置かれた診断プログラム
が、キャッシュから独立して動作することによってキャ
ッシュの検査を行っている。特開平０１−２０４１６４
号公報では、アドレスアレイのパリティチェックによっ
てキャッシュの検査を行っている。以上のように従来い
ずれについても、キャッシングの際に、２重化されたデ
ータの正当性を検証していないため、正当でないデータ
をキャッシングする危険性がありキャッシュメモリ上の
データの信頼性が完全ではない。
０７８８４９号公報及び特開平０１−２０４１６４号公
報に記載されているように、従来のキャッシュには、そ
のデータの正当性を検証するため、種々の誤り制御・診
断機構が開発されている。特開平０３−０７８８４９号
公報では、メインメモリ上に置かれた診断プログラム
が、キャッシュから独立して動作することによってキャ
ッシュの検査を行っている。特開平０１−２０４１６４
号公報では、アドレスアレイのパリティチェックによっ
てキャッシュの検査を行っている。以上のように従来い
ずれについても、キャッシングの際に、２重化されたデ
ータの正当性を検証していないため、正当でないデータ
をキャッシングする危険性がありキャッシュメモリ上の
データの信頼性が完全ではない。
【０００３】
【発明が解決しようとする課題】上述した従来のキャッ
シュ制御の問題点は、キャッシュメモリ上のデータの信
頼性が完全とはならない点がある。
シュ制御の問題点は、キャッシュメモリ上のデータの信
頼性が完全とはならない点がある。
【０００４】その理由は、キャッシングの際に、２重化
されたデータによるデータの正当性の検証を行っていな
いため、正当でないデータをキャッシングする危険性が
あるからである。
されたデータによるデータの正当性の検証を行っていな
いため、正当でないデータをキャッシングする危険性が
あるからである。
【０００５】本発明の目的は、信頼性向上にあり、２重
化したデータのキャッシングの際にデータを検証するこ
とによって、キャッシュメモリ上のデータの正当性を保
証するものである。
化したデータのキャッシングの際にデータを検証するこ
とによって、キャッシュメモリ上のデータの正当性を保
証するものである。
【０００６】
【課題を解決するための手段】本発明のキャッシュ制御
は、２重化したデータを扱うキャッシュにおいて、デー
タブロックを受信する手段を有し、データブロックを一
時的に記憶するために少なくとも１つのデータブロック
以上の容量を有するメモリと、メモリ上のデータブロッ
クと次に受信する同一内容のデータブロックとを比較し
全て一致したとき真を出力する比較器と、メモリ上のデ
ータブロックと受信したデータブロックを比較器へ出力
することを制御する制御装置とを備え、比較器による比
較結果が真のときに限りデータブロックがキャッシュメ
モリ上に格納されるキャッシュ制御である。
は、２重化したデータを扱うキャッシュにおいて、デー
タブロックを受信する手段を有し、データブロックを一
時的に記憶するために少なくとも１つのデータブロック
以上の容量を有するメモリと、メモリ上のデータブロッ
クと次に受信する同一内容のデータブロックとを比較し
全て一致したとき真を出力する比較器と、メモリ上のデ
ータブロックと受信したデータブロックを比較器へ出力
することを制御する制御装置とを備え、比較器による比
較結果が真のときに限りデータブロックがキャッシュメ
モリ上に格納されるキャッシュ制御である。
【０００７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【０００８】図１は本発明のキャッシュ制御の第１の一
実施の形態を示すブロック図である。
実施の形態を示すブロック図である。
【０００９】図１に示すように、外部装置０４は、予め
ブロックごとに２重化されたデータブロック群を結線１
２を介して制御装置０３へ送出する。また、その際、送
出するデータブロックが２重化されたデータのうちの最
初のものであれば、これをデータの情報部分とし、２重
化されたうちのもう一方のものであれば、これをデータ
の検査部分として、この違いを制御装置０３へ知らせ
る。
ブロックごとに２重化されたデータブロック群を結線１
２を介して制御装置０３へ送出する。また、その際、送
出するデータブロックが２重化されたデータのうちの最
初のものであれば、これをデータの情報部分とし、２重
化されたうちのもう一方のものであれば、これをデータ
の検査部分として、この違いを制御装置０３へ知らせ
る。
【００１０】制御装置０３は、データブロック群の情報
部分のデータブロックが入力されると結線１３を介して
メモリ０２へ出力する。また、データブロック群の検査
部分のデータブロックが入力されると結線１０を介して
比較器０５へ出力し、さらにメモリ０２で保持されてい
るデータブロックを結線１５を介して比較器０５へ出力
するように制御する。また、制御装置０３は、比較器０
５と結線１１により接続され、ここより情報部分と検査
部分のデータブロックが一致していることを表す真の値
が入力されるとメモリ０２の内容を結線１４を介してキ
ャッシュメモリ０１へ出力するように制御する。
部分のデータブロックが入力されると結線１３を介して
メモリ０２へ出力する。また、データブロック群の検査
部分のデータブロックが入力されると結線１０を介して
比較器０５へ出力し、さらにメモリ０２で保持されてい
るデータブロックを結線１５を介して比較器０５へ出力
するように制御する。また、制御装置０３は、比較器０
５と結線１１により接続され、ここより情報部分と検査
部分のデータブロックが一致していることを表す真の値
が入力されるとメモリ０２の内容を結線１４を介してキ
ャッシュメモリ０１へ出力するように制御する。
【００１１】メモリ０２は、少なくとも１データブロッ
ク以上の容量を有し、制御装置０３からの指令によって
キャッシュメモリ０１かまたは比較器０５かどちか一方
へ選択して出力する機能を持つ。
ク以上の容量を有し、制御装置０３からの指令によって
キャッシュメモリ０１かまたは比較器０５かどちか一方
へ選択して出力する機能を持つ。
【００１２】キャッシュメモリ０１は、ブロック長に比
べて十分な容量を持ち、メモリ０２からの出力を入力と
する。
べて十分な容量を持ち、メモリ０２からの出力を入力と
する。
【００１３】比較器０５は、結線１５と結線１０から入
力があるとデータブロック長分の全データを比較して全
て一致しているときのみ真を、それ以外のときは偽を結
線１１を介して制御装置０３へ出力する。
力があるとデータブロック長分の全データを比較して全
て一致しているときのみ真を、それ以外のときは偽を結
線１１を介して制御装置０３へ出力する。
【００１４】次に本発明の第１の一実施の形態の動作に
ついて説明する。
ついて説明する。
【００１５】最初に、外部装置０４から２重化されたデ
ータブロック群の情報部分が結線１２を介して制御装置
０３へ転送され、さらに現在転送中のデータブロックが
情報部分であることを制御装置０３に知らせる。
ータブロック群の情報部分が結線１２を介して制御装置
０３へ転送され、さらに現在転送中のデータブロックが
情報部分であることを制御装置０３に知らせる。
【００１６】制御装置０３は、転送されたデータブロッ
クが２重化されたデータブロック群の情報部分であると
認識すると、これを結線１３を介してメモリ０２へ転送
する。
クが２重化されたデータブロック群の情報部分であると
認識すると、これを結線１３を介してメモリ０２へ転送
する。
【００１７】次に、外部装置０４から２重化されたデー
タブロック群の検査部分が結線１２を介して制御装置０
３へ転送され、さらに現在転送中のデータブロックが検
査部であることを制御装置０３に知らせる。
タブロック群の検査部分が結線１２を介して制御装置０
３へ転送され、さらに現在転送中のデータブロックが検
査部であることを制御装置０３に知らせる。
【００１８】制御装置０３は、このデータブロックが２
重化されたデータブロック群の検査部分であることを認
識すると、これを結線１０を介して比較器０５へ転送
し、同時に、メモリ０２に格納されているデータブロッ
ク（情報部分）を結線１５を介して比較器０５へ出力す
るようにメモリ０２を制御する。
重化されたデータブロック群の検査部分であることを認
識すると、これを結線１０を介して比較器０５へ転送
し、同時に、メモリ０２に格納されているデータブロッ
ク（情報部分）を結線１５を介して比較器０５へ出力す
るようにメモリ０２を制御する。
【００１９】比較器０５は、結線１５と結線１０から入
力されたデータをデータブロック長分比較し、すべて一
致したときのみ真の値を、それ以外のときは偽を結線１
１を介して制御装置０３へ出力する。
力されたデータをデータブロック長分比較し、すべて一
致したときのみ真の値を、それ以外のときは偽を結線１
１を介して制御装置０３へ出力する。
【００２０】制御装置０３は、結線１１からの入力値が
真のときに限り、メモリ０２に格納されているデータブ
ロックを結線１４を介してキャッシュメモリ０１へ出力
させるようにメモリ０２を制御する。
真のときに限り、メモリ０２に格納されているデータブ
ロックを結線１４を介してキャッシュメモリ０１へ出力
させるようにメモリ０２を制御する。
【００２１】以上より、情報部分のデータブロックが正
当なときのみキャッシュメモリ０１上に転送される。
当なときのみキャッシュメモリ０１上に転送される。
【００２２】次に、本発明の第２の一実施の形態につい
て、図２を参照して詳細に説明する。図２は本発明のキ
ャッシュ制御の第２の一実施の形態を示すブロック図で
ある。
て、図２を参照して詳細に説明する。図２は本発明のキ
ャッシュ制御の第２の一実施の形態を示すブロック図で
ある。
【００２３】第２の一実施の形態は、情報部分のデータ
ブロックを一時的に格納しておくメモリをキャッシュメ
モリで代用し、メモリからキャッシュメモリへ転送する
か否かを制御する代わりに、フラグによってキャッシュ
メモリ上のデータブロックが使用できるか否かを判断す
る形態である。
ブロックを一時的に格納しておくメモリをキャッシュメ
モリで代用し、メモリからキャッシュメモリへ転送する
か否かを制御する代わりに、フラグによってキャッシュ
メモリ上のデータブロックが使用できるか否かを判断す
る形態である。
【００２４】外部装置０４は、予めブロックごとに２重
化されたデータブロック群を結線１２を介して制御装置
０３へ送出する。また、その際、送出するデータブロッ
クが２重化されたデータのうちの最初のものであれば、
これをデータの情報部分とし、２重化されたうちのもう
一方のものであれば、これをデータの検査部分として、
この違いを制御装置０３へ知らせる。
化されたデータブロック群を結線１２を介して制御装置
０３へ送出する。また、その際、送出するデータブロッ
クが２重化されたデータのうちの最初のものであれば、
これをデータの情報部分とし、２重化されたうちのもう
一方のものであれば、これをデータの検査部分として、
この違いを制御装置０３へ知らせる。
【００２５】制御装置０３は、データブロック群の情報
部分のデータブロックが入力されると結線１６を介して
データ部０７へ出力する。また、データブロック群の検
査部分のデータブロックが入力されると結線１０を介し
て比較器０５へ出力し、さらにデータ部０７で保持され
ているデータブロックを結線１７を介して比較器０５へ
出力するように制御する。また、制御装置０３は、比較
器０５と結線１１により接続され、ここより真の値が入
力されるとフラグ部０６をセットし偽の値のときはリセ
ットする。
部分のデータブロックが入力されると結線１６を介して
データ部０７へ出力する。また、データブロック群の検
査部分のデータブロックが入力されると結線１０を介し
て比較器０５へ出力し、さらにデータ部０７で保持され
ているデータブロックを結線１７を介して比較器０５へ
出力するように制御する。また、制御装置０３は、比較
器０５と結線１１により接続され、ここより真の値が入
力されるとフラグ部０６をセットし偽の値のときはリセ
ットする。
【００２６】キャッシュメモリ０１は、少なくとも１デ
ータブロック長分の容量を持つデータ部０７とそれに１
対１で対応する少なくとも１ビット以上の容量のフラグ
部０６とに分かれ、データ部０７は制御装置０３の指令
により結線１７を介して比較器０５へ出力する機能を持
ち、フラグ部０６は制御装置０３の指令によりセット・
リセットされる機能を持つ。
ータブロック長分の容量を持つデータ部０７とそれに１
対１で対応する少なくとも１ビット以上の容量のフラグ
部０６とに分かれ、データ部０７は制御装置０３の指令
により結線１７を介して比較器０５へ出力する機能を持
ち、フラグ部０６は制御装置０３の指令によりセット・
リセットされる機能を持つ。
【００２７】比較器０５は、結線１７と結線１０から入
力があるとデータブロック長分の全データを比較して全
て一致しているときのみ真を、それ以外のときは偽を結
線１１を介して制御装置０３へ出力する。
力があるとデータブロック長分の全データを比較して全
て一致しているときのみ真を、それ以外のときは偽を結
線１１を介して制御装置０３へ出力する。
【００２８】次に本発明の第２の一実施の形態の動作に
ついて説明する。
ついて説明する。
【００２９】最初に、外部装置０４から２重化されたデ
ータブロック群の情報部分が結線１２を介して制御装置
０３へ転送され、さらに現在転送中のデータブロックが
情報部分であることを制御装置０３に知らせる。
ータブロック群の情報部分が結線１２を介して制御装置
０３へ転送され、さらに現在転送中のデータブロックが
情報部分であることを制御装置０３に知らせる。
【００３０】制御装置０３は、転送されたデータブロッ
クが２重化されたデータブロック群の情報部分であると
認識すると、これを結線１６を介してデータ部０７へ転
送する。
クが２重化されたデータブロック群の情報部分であると
認識すると、これを結線１６を介してデータ部０７へ転
送する。
【００３１】次に、外部装置０４から２重化されたデー
タブロック群の検査部分が結線１２を介して制御装置０
３へ転送され、さらに現在転送中のデータブロックが検
査部分であることを制御装置０３に知らせる。
タブロック群の検査部分が結線１２を介して制御装置０
３へ転送され、さらに現在転送中のデータブロックが検
査部分であることを制御装置０３に知らせる。
【００３２】制御装置０３は、このデータブロックが２
重化されたデータブロック群の検査部分であることを認
識すると、これを結線１０を介して比較器０５へ転送
し、同時に、データ部０７に格納されているデータブロ
ック（情報部分）を結線１７を介して比較器０５へ出力
するように制御する。
重化されたデータブロック群の検査部分であることを認
識すると、これを結線１０を介して比較器０５へ転送
し、同時に、データ部０７に格納されているデータブロ
ック（情報部分）を結線１７を介して比較器０５へ出力
するように制御する。
【００３３】比較器０５は、結線１７と結線１０から入
力されたデータをデータブロック長分比較し、すべて一
致したときのみ真の値を、それ以外のときは偽を結線１
１を介して制御装置０３へ出力する。
力されたデータをデータブロック長分比較し、すべて一
致したときのみ真の値を、それ以外のときは偽を結線１
１を介して制御装置０３へ出力する。
【００３４】制御装置０３は、結線１１からの入力値が
真のときにフラグ部０６をセットし、偽のときはリセッ
トする。
真のときにフラグ部０６をセットし、偽のときはリセッ
トする。
【００３５】以上より、このフラグ部０６がセットされ
ていれば、それに対応するデータ部０７のデータは正当
であるということになる。
ていれば、それに対応するデータ部０７のデータは正当
であるということになる。
【００３６】
【発明の効果】以上説明したように、本発明のキャッシ
ュ制御は、２重化したデータを比較することによってそ
の正当性を完全に確認してからキャッシングするため、
キャッシュメモリ上のデータの正当性を保証するという
効果を有している。
ュ制御は、２重化したデータを比較することによってそ
の正当性を完全に確認してからキャッシングするため、
キャッシュメモリ上のデータの正当性を保証するという
効果を有している。
【図１】本発明のキャッシュ制御の第１の一実施の形態
を示すブロック図である。
を示すブロック図である。
【図２】本発明のキャッシュ制御の第２の一実施の形態
を示すブロック図である。
を示すブロック図である。
【符号の説明】 ０１ キャッシュメモリ ０２ メモリ ０３ 制御装置 ０４ 外部装置 ０５ 比較器 ０６ フラグ部 ０７ データ部
Claims (2)
- 【請求項１】 特定の長さの２重化したデータブロック
を扱うキャッシュにおいて、前記データブロックを一時
的に記憶する為少なくとも前記１ブロック以上の容量を
有するメモリと、前記メモリ上の前記データブロックと
次に受信するデータブロックとを比較し全て一致したと
き真を出力する比較器と、前記メモリ上の前記データブ
ロックと受信したデータブロックを前記比較器へ出力す
る制御装置とを備え、前記比較器による比較結果が真の
ときに限り前記データブロックが前記キャッシュメモリ
上に格納するよう制御することを特徴とするキャッシュ
制御。 - 【請求項２】 データブロックを一時的に格納しておく
メモリをキャッシュメモリで代用し、メモリからキャッ
シュメモリへ転送するか否かを制御する代わりに、フラ
グによってキャッシュメモリ上のデータブロックが使用
できるか否かを判断することを特徴とする請求項１記載
のキャッシュ制御。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8158236A JPH1011358A (ja) | 1996-06-19 | 1996-06-19 | キャッシュ制御 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8158236A JPH1011358A (ja) | 1996-06-19 | 1996-06-19 | キャッシュ制御 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011358A true JPH1011358A (ja) | 1998-01-16 |
Family
ID=15667257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8158236A Pending JPH1011358A (ja) | 1996-06-19 | 1996-06-19 | キャッシュ制御 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1011358A (ja) |
-
1996
- 1996-06-19 JP JP8158236A patent/JPH1011358A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981006 |