JPS59129996A - バツフアメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は先行して処理中のアクセス要求に対して、後続
するアクセス要求の処理を矛盾なく実行し得るバッファ
メモリ装置に関する。

（従来技術） 第１図はくくラフアメモリ装置を具備した公知のデータ
処理システムの構成を示すブロック図であり、１はプロ
セサ、２はバッファメモリ装置、３はメモリ制御装置を
それぞれ示しだものである。

第１図において、プロセサ１からメモリアクセス要求が
送出された時に希望するデータがバッファメモリ装置２
に存在しないとバッファメモリ装置２はメモリ制御装置
３をアクセスする。第１図に示すようにバッファメモリ
装置２がプロセサ１ごとに専用バッファとして使用され
ていればメモリをアクセスするときに、あるプロセサか
らの先行ｉる’：＃’セス要求と後続するアクセス要求
トノ間で処理の順序がこのプロセサにょシ保証されてい
る。この場合に先行するアクセス要求によりエラーが発
生すると処理待ちの後続するアクセス要求がすべて無視
され、先行するアクセスエラーに対して命令のりトライ
を実行することにょ）プロセサ障害処理を行っていた。

一方、第２図はバッファメモリ装置９が複数のプロセサ
５〜８により共有され、バッファメモリ装置９が主記憶
装置１ｏに接続されているデータ処理システムのブロッ
ク図である。第２図において、アクセス要求に応答して
、例えば６４バイトのブロック単位でデータの読出し／
書込み動作を行う場合には、従来方式ではあるプロセサ
からの先行するアクセス要求に該当するブロックアドレ
スと、他のプロセサからの後続するアクセス要求に該当
するブロックアドレスとが一致する確率が多かった。ま
た、従来のデータ処理システムではブロックアドレスの
一致が発生した場合に後続するアクセス要求を待たせて
しまうとアドレスの一致には無関係なプロセサまでが待
たされ、処理能力が低下することがあった。

さらに、先行するアクセス要求により障害が発生した場
合には、障害の波及する範囲が不明であって障害に無関
係な１０セサまでも障’４１処理カ必要となるという欠
点があった。

（発明の目的） 本発明の目的は、処理中の先行するアクセス要求と後続
するアクセス要求との間でアドレスが一致した場合には
上記両者のアドレスの一致を第１の比較回路により検出
し、上記両アドレスが不一致になるまで後続アドレス保
持回路に保持しておき、一方、先行するアクセス要求に
よシェラ−が発生した場合には第２の比較回路によりこ
れを検出して障害アドレス保持回路に保持しておくこと
によシ上記従来技術における欠点を除去し、複数のアク
セス要求に対して処理順序を守りながら、あるプロセサ
からの先行するアクセス要求と、他の任意のプロセサか
らの祐続するアクセス要求との間でブロックアドレスが
一致しても上記両アドレスには無関係な他のアクセス要
求に対［２ては性能を劣化させずに処理し、さらに先行
するアクセス要求を処理しているときにエラーが発生し
ても上記障害に無関係な後続するアクセス要求に対して
は通常の処理を続行させるように構成したバッファメモ
リ装置を提供することにある。

（発明の構成） 本発明によるバッファメモリ装置は複数個のプロセサと
主記憶装置との間に接続されていて、情報の転送と制御
とを行うものであり、先行処理保持回路と、第１の比較
回路と、後続アドレス保持回路と、障害アドレス保持回
路と、第２の比較回路とを少なくとも具備したものであ
る。

先行処理保持回路は複数個の１０セサの一つにより処理
中の先行するアクセス要求により指定されたアドレスを
保持するための回路である。第１の比較回路は先行する
アクセス要求と、複数個のプロセサのうちの他の任意の
一つからの後続するアクセス要求との間で、アドレスの
一致を検出するだめの回路である。後続アドレス保持回
路はアドレスの一致が検出された場合゛に、後続するア
クセス要求により指定されたアドレスをいったん保持す
るための回路である。障害アドレス保持回路はアクセス
要求の要求元へエラーの発生を通知すルに際ｔ、てエラ
ーの発生したアクセスアドレスを保持するための回路で
ある。第２の比較回路は障害アドレス保持回路の内容と
後続するアクセス要求との間でアドレスの−°致を検出
するための回路である。

本発明においては、最初に先行するアクセス要求による
処理の結果を先行するアクセス要求のアクセス要求元に
対して通知する。次に、上記結果によりエラーが検出さ
れた場合には後続障害保持回路にアクセス要求により指
定されたアクセスアドレス１を保持しておく、そこで、
後続アドレス保持回路に、いったん保持されていて後続
するアクセス要求を第２の比較回路によるアドレスの一
致が得られなくなったことにより再開させる。それ以後
には、障害アドレス保持回路が無効化されるまでは第２
の比較回路がアドレスの一致を検出した場合に後続する
アクセス要求のアクセス要求元へエラーの発生を通知す
る。

（実施例） 次に本発明てついて図面を参照して詳細に説明する。

第３図は本発明によるバッファメモリ装置の制御部分を
示す一実施例のブロック図である。第３図において、１
０５はバッファメモリ、１１１ｊ：第１の比較回路、１
１２は後続アドレス保持回路、１１３け応答回路、１１
４Ｆｉ第１のチェック回路、１１５は第１のセレクタ回
路、１１６は第２のセレクタ回路、１１１ｊ、第２のチ
ェック回路、１１８は第３のセレクタ回路、１１９は第
２の比較回路、１２０は先行処理保持回路、１２１は障
害アドレス保持回路である。

第３図において、バッファメモリ装置のボート受付部（
図示してはいない）により選択されたバッファメモリへ
のアクセス要求はアドレス信号線１３１と、ストアデー
タ信号線１３２とを介してバッファメモリ１０５に送出
され、リードデータ信号線１３７，１３３を介して返送
される。バッファメモリ装置のバッファメモリ１０５と
その制御部分とは主記憶装置アクセス制御部（図示して
いない）に対してアドレス信号線１３５と、スワップア
ウトデータ信号線１３６と、リードデータ信号線１３８
とを介して接続されている。第１の比較回路１１１は先
行処理中の命令のアドレスを保持している先行処理保持
回路１２０の出力と。

ボート受付は部からアドレス信号線１３１を介して転送
されてきたアドレス情報と比較する。両者が一致すれば
アドレス信号線１３１上のアドレス情報を後続アドレス
保持回路１１２に格納し、上記両者が不一致となる寸で
処理を保留する。応答回路１１３はバッファメモリ１０
５や主記憶装置をアクセスした後で第１および第２のチ
ェック回路１１４，１１７により検出されたエラーの通
知を受け、先行処理保持回路１２０に格納されている情
報を障害アドレス保持回路１２１に転送し、先行処理保
持回路１２０をリセットする。これと共に、応答回路１
１３は応答信号線１３４を介してエラー情報を外部のボ
ート応答部（図示していない）に対して通知する。第２
の比較回路１１９はすべてのアクセス要求に対して障害
アドレス保持回路１２１にセットされた障害アドレス情
報と第１のセレクタ１１５から送出されてきたアドレス
情報とを比較し、両者が一致すれば一致情報を応答回路
１１３へ通知する。

通常、先行するアクセス要求が存在しないか、あるいは
存在しても第１および第２の比較回路１１１．１１９に
より一致が得られていなければボート受付は部から転送
されてきたアクセス要求によりバッファメモリ１０５．
または主記憶装置がアクセスされる。そこで、応答回路
１１３とボート受付は部とを介しアクセス完了を表わす
情報を各プロセサに対して送出して応答する。この場合
、バッファメモリ１０５のアクセスと主記憶装置のアク
セスとではアクセス時間に相違がある。

したがって、例えば主記憶装置のアクセスに後続するバ
ッファメモリ１０５のアクセスを主記憶装置のアクセス
に先行し、ボート応答部を介して要求元のプロセサに返
送すれば処理能力を高め、システムを高性能化すること
ができる。

シカシながら、同一ブロックアドレスを有する情報を書
込んだ後に読出したにもかかわらず、上記方式によれば
読出した後に書込む動作が発生し得るため、処理内容の
有効性が保証できなくなる。

そこで、ボート受付は部から転送されてきた同一ブロッ
クアドレスを有する情報の処理順序を守り、上記矛盾を
なくすためには先行処理中の命令のアドレスと後続して
アクセスされる命令のアドレスとを第１の比較回路１１
１により比較し、両者が一致すれば後続のアクセスを後
続アドレス保持回路１１２により待たせておき、両者が
不一致になると待たせておいたアドレスを有する命令の
処理を再開する必要がある。

以上の説明からアクセス要求によりエラーが発生しない
場合には処理上の矛盾は々〈なった。しかし、先行した
アクセス要求によりエラーが発生した場合には応答回路
１１３を介してエラーが発生した旨の通知を受けたプロ
セサは、該当する命令をリトライして障害処理を開始す
る。このとき、上記エラーがバッファメモリ１０５のア
クセス単位であるようなブロックの範囲内、例えば６４
バイト以内の範囲に発生した場合、上記障害処理を終了
するまでに他のプロセサが同一ブロックアドレスをアク
セスすると、正常処理されてい々いデータを取扱うこと
になるため、処理上の矛盾を起こしてし１うことがある
。したがって、先行して処理したアクセス要求を実行し
た結果にエラーが検出されると、応答回路１１３は上記
先行するアクセス要求により指定されたアドレスを障害
アドレス保持回路１２１に保持しておく。以後、障害処
理が終了し、障害アドレス保持回路１２１が無効化され
るまで、上記第１の比較回路１１１によるアドレス一致
の条件によって後続アドレス保持回路１１２に保留され
ていたアクセス要求を含むすべてのアクセス要求に対し
て、該当するアドレスと上記障害アドレスとを第２の比
較回路１１９により比較し、上記両者の一致が得られる
とエラー情報を含む応答信号を応答信号線１３４を介し
てボート応答部に送出し、ボート応答部からアクセス要
求を送出したプロセサにこれを返送して上記要求に応答
する。障害アドレス保持回路１２１に格納されている障
害アドレスは、障害処理が終了した後でリセットされて
無効化される。

本実施例に採用されているスワップ方式のバッファメモ
リ装置においては、アクセス要求を送出した先のバッフ
ァメモリ装置のアドレスに希望したデータが存在しなけ
れば主記憶装置から該当するデータを読出してくる。こ
のため、バッファメモリ装置上に存在する他のブロック
の最新データが、これに対応する主記憶装置の該当する
領域に対してスワップアドレス信号線１３９とデータ信
号線１３６とを介して送出される場合においても上記の
処理は必要である。また、後続アドレス保持回路１１２
と、先行処理保持回路１２０と、障害アドレス保持回路
１２１とに保持された各情報が複数個であっても、上記
実施例と同様にして制御することが可能である。さらに
、１台のプロセサが並列に複数のメモリアクセスパスを
有する場合においても、複数１０セサのそれぞれを上記
各メモリアクセスパスに対応させれば容易に本発明によ
るバッファメモリ装置を構成することができる。

本発明によるバッファメモリ装置の実施例では、公知の
スワップ方式による配憶を採用している。

スワップ方式では記憶時にバッファメモリの内部にデー
タが存在していても、スワップしてバッファメモリに入
力データを格納し、主記憶装置の側へは記憶しない。一
方、主記憶装置の側へも記憶する公知のストアスル一方
式も採用できることは本実施例から容易に類推すること
ができる。

（発明の効果） 本発明は以上説明したように、先行して処理中のアクセ
ス要求と後続するアクセス要求との間でアドレスが一致
した場合には、上記両者のアドレス一致を第１の比較回
路により検出し、上記両アドレスが不一致になるまで後
続アドレス保持回路に保持しておき、一方、先行するア
クセス要求によシェラ−が発生した場合には第２の比較
回路によりこれを検出して障害アドレス保持回路に保持
しておくように構成することによシ、複数のアクセス要
求に対して処理順序を守りながら、あるプロセサからの
先行するアクセス要求と、他の任意のプロセサからの後
続するアクセス要求との間でブロックアドレスが一致し
ても、上記両アドレスには無関係な他のアクセス要求に
対しては性能を劣化させずに処理し、さらに先行するア
クセス要求を処理しているときにエラーが発生しても上
記障害に無関係なアクセス要求に対しては通常の処理を
続行させることができるため、メモリのアクセス性能と
システムの信頼度とを著しく高めることができるという
効果がある。

【図面の簡単な説明】

第１図はバッファメモリ装置を具備した公知のデータ処
理システムの概要を示すブロック図である。 第２図は複数のプロセサを共有したバッファメモリ装置
を具備した公知のデータ処理システムの概要を示すブロ
ック図で−ある。 第３図は本発明によるバッファメモリ装置のバッファメ
モリ部分と制御部分との一実施例を示すブロック図であ
る。 １．５〜８・・φプロセサ ２．９−＠−・・バッファメモリ装置 ３・・・・・・・バッファメモリ制御装置１０・・・・
・・主記憶装置 １０５・−・・−バッファメモリ １１１．１１９・拳・比較回路 １１２．１２０，１２１・・・保持回路１１３・・・・
・・・応答回路 １１４．１１７・・・チェック回路 １１５．１１６，１１８・・・セレクタ回路１３１〜１
３９，１４１へ１４９・豐・信号線特許出願人日本電気
株式会社 代理人　弁理士　井　ノ　ロ　　壽

Claims (1)

【特許請求の範囲】
1. 複数個のプロセサと主記憶装置との間に接続されていて
   情報の転送と制御とを行うバッファメモリ装置において
   、前記複数個のプロセサの一つによ多処理中の先行する
   アクセス要求により指定されたアドレスを保持するため
   の先行処理保持回路と、前記先行するアクセス要求と前
   記複数個のプロセサのうちの他の任意の一つからの後続
   するアクセス要求との間でアドレスの一致を検出するた
   めの第１の比較回路と、＠記アドレスの一致が検出、さ
   れた場合に前記後続するアクセス要求により指定された
   アドレスをいったん保持するだめの後続アドレス保持回
   路と、前記先行するアクセス要求の要求元へエラーの発
   生を通知するに際して前記エラーの発生したアクセスア
   ドレスを保持するための障害アドレス保持回路と、前記
   障害アドレス保持回路の内容と前記後続するアクセス要
   求との間でアドレスの一致を検出するための第２の比較
   回路とを具備し、前記先行するアクセス要求による処理
   の結果を前記先行するアクセス要求のアクセス要求元に
   対して通知し、前記結果により前記エラーが検出された
   場合には前記障害アドレス保持回路へ前記アクセス要求
   によシ指定されたアクセスアドレスを保持し、前記第２
   の比較回路により前記アドレスの一致が得られなく々つ
   だことにより前記後続するアクセス要求の処理を再開さ
   せ、以後は前記障害アドレス保持回路が無効化されるま
   では前記第２の比較回路が前記アドレスの一致を検出し
   た場合に前記後続するアクセス要求のアクセス要求元へ
   エラーの発生を通知するように構成したことを特徴とす
   るバッファメモリ装置。