JPH10116131A - クロック信号制御回路およびクロック信号制御方式 - Google Patents

Abstract

(57)【要約】 【課題】クロック停止信号生成回路の構成を簡易化し
て、回路の小型化、低消費電力化を達成し、さらには設
計容易化を図るクロック制御回路及び方式の提供。 【解決手段】１又は複数の要素ユニットと要素ユニット
に対応して設けられ、要素ユニット内部へクロック信号
を供給させるための活性化信号を生成する１又は複数の
活性化信号生成回路を備え、要素ユニットが自ユニット
に対応する活性化信号生成回路で生成される活性化信号
が活性化されてから自ユニット内の演算回路で生成され
る停止信号が活性化されるまでの間、自ユニット内のク
ロックツリーにクロック信号を供給するように制御する
クロック制御回路を含み、該クロックツリーから自ユニ
ットの演算装置及び／又は下位要素ユニットに対応して
設けられた活性化信号生成回路へクロックを供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はクロック信号制御回
路及びクロック信号制御方式に関する。

【０００２】

【従来の技術】従来のクロック制御方式を用いた半導体
集積回路（「ＬＳＩ」という）においては、クロック信
号の供給を停止するための制御信号を生成するクロック
停止信号生成回路を一箇所に配置し、各要素ユニットの
演算情報を監視する構成とされていた。

【０００３】例えば特開平２−１３６９６６号公報（発
明の名称：マシンチェックによるクロックストップ制御
方式）には、全ての要素ユニットのクロック停止信号生
成回路（クロックストップ制御回路ＣＫＳＴＰＣ）は、
要素ユニット（ＶＵ−Ｉ）に配置されている。

【０００４】しかしながら、このような制御方式では、
ＬＳＩの構成が複雑になるに従い、クロック停止信号生
成回路も複雑な構成となってしまう。

【０００５】

【発明が解決しようとする課題】上記したように、従来
のクロック制御方式は、下記記載の問題点を有してい
る。

【０００６】（１）第１の問題点は、設計工数が大き
い、ということである。その理由は以下に通りである。

【０００７】すなわち、ＬＳＩの設計に際して、要素ユ
ニット毎に設計者が異なる場合があるが、従来の大規模
ＬＳＩにおいては、停止信号生成回路を１つの要素ユニ
ットにまとめたことにより、停止信号生成回路の設計者
は全ての要素ユニットの停止タイミングを把握すること
が必要とされる。

【０００８】そして、要素ユニットが複数あり、特に、
要素ユニットの処理の終了タイミングが各要素ユニット
への入力データによって変化するような構成において
は、停止信号生成回路の設計には、大きな検証時間が必
要とされることになる。

【０００９】（２）第２の問題点は、階層化が、難し
い、ということである。

【００１０】その理由は、従来のＬＳＩにおいては、停
止信号生成回路を１つの要素ユニットにまとめて配置
し、この要素ユニットから供給される信号を用いて、停
止信号を生成していたが、要素ユニットの階層や数を増
やした場合には、停止信号生成回路の設計者が全ての要
素ユニットの停止タイミングを把握することが、著しく
困難となるためである。

【００１１】（３）第３の問題点は、停止信号生成回路
の面積が大きい、ということである。

【００１２】その理由は、従来のＬＳＩにおいては、停
止信号生成回路を要素ユニットの外部に配置する構成と
されていることにより、要素ユニットの内部信号を利用
して停止信号を生成することができず、その結果、停止
信号生成回路が大きくなっていた。

【００１３】（４）第４の問題点は、停止信号生成回路
の電力が大きい、ということである。

【００１４】その理由は、上記（３）の理由と同様に、
従来のＬＳＩにおいては、停止信号生成回路を要素ユニ
ットの外部に配置していたことにより、要素ユニットの
内部信号を利用して、停止信号を生成することができ
ず、停止信号生成回路が大きくなり、停止信号生成回路
の電力が増大する、ことによる。

【００１５】（５）第５の問題点は、回路の構成が複雑
である、ということである。

【００１６】その理由は、従来のＬＳＩにおいては、ク
ロックを停止する要素ユニットと停止信号を生成する要
素ユニットが違っていたため、クロックを停止するユニ
ットから停止信号生成回路があるユニットに信号を接続
することが必要とされている、ことによる。

【００１７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、クロック停止信
号生成回路の構成を簡易化して、回路の小型化、低消費
電力化を達成し、さらには設計容易化を図るクロック制
御回路及び方式を提供することにある。

【００１８】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、１又は複数の要素ユニットと、前記要素
ユニットに対応して設けられ、前記要素ユニット内部へ
クロック信号を供給させるための活性化信号を生成する
１又は複数の活性化信号生成回路と、を備え、前記要素
ユニットが、自ユニットに対応する前記活性化信号生成
回路で生成される前記活性化信号が活性化されてから、
自ユニット内の演算回路で生成される停止信号が活性化
されるまでの間、自ユニット内のクロックツリーにクロ
ック信号を供給するように制御するクロック制御回路を
含み、該クロックツリーから自ユニットの前記演算装置
及び／又は下位要素ユニットに対応して設けられた前記
活性化信号生成回路へクロックを供給することを特徴と
する。

【００１９】また、本発明は、クロック信号によって入
力状態が出力状態に影響を及ぼすクロック同期素子を備
えたＬＳＩにおいて、前記クロック同期素子を複数の演
算回路に分割でき、前記各演算回路はある期間クロック
信号を停止してもＬＳＩの動作に影響を及ぼさないよう
な構成とされ、１又は複数の要素ユニットと、前記要素
ユニットに対応した活性化信号生成回路と、を備え、前
記活性化信号生成回路は、前記要素ユニットの処理予定
に合わせて、前記要素ユニット内部へクロック信号を供
給させるための活性化信号を生成し、前記要素ユニット
は、クロック制御回路と、前記クロック制御回路から供
給されるクロック信号を受けてこれを分配するクロック
ツリーと、前記クロックツリーから出力されるクロック
信号を駆動クロックとして入力する演算回路と、を備
え、前記クロック制御回路は、前記活性化信号生成回路
で生成される前記活性化信号が活性化されてから前記演
算回路で生成される停止信号が活性化されるまでの期
間、前記クロックツリーにクロック信号を供給し、前記
演算回路は、演算処理および前記演算回路へのクロック
信号の供給を停止させる停止信号の生成を、前記クロッ
ク信号に同期して行い、前記要素ユニット内の前記クロ
ック制御回路への活性化信号を前記要素ユニット外部か
ら供給し、前記クロック制御回路に対するクロック停止
の制御を前記要素ユニット内の演算回路から出力される
前記停止信号を用いて行う、ことを特徴とする。

【００２０】本発明の概要を以下に説明する。クロック
信号によって入力状態が出力状態に影響を及ぼすクロッ
ク同期素子を有するＬＳＩにおいて、前記クロック同期
素子を複数の演算回路に分割でき、各演算回路は、ある
期間クロック信号を停止してもＬＳＩの動作に影響を及
ぼさないような場合、本発明のクロック制御方式は、該
演算回路が処理をしない時間にクロック信号の供給を停
止するものである。

【００２１】より詳細には、本発明においては、演算回
路と、クロック制御回路と、クロックツリーと、から構
成される要素ユニットと、活性化信号生成回路と、を用
いて、要素ユニットの活性化は、要素ユニット外部に設
けられた活性化信号生成回路から行い、クロック信号の
停止は要素ユニット内部で行うことにより、ＬＳＩ全体
のユニット構成を簡易化する。

【００２２】更に、ＬＳＩにおいては、要素ユニットを
複数備え、処理の始まりは定期的であるが処理の終了は
各要素ユニットへの入力データによって変化するような
構成が用いられることがある。このような場合、活性化
信号生成回路と要素ユニットの設計者が異なることが考
えられるが、定期的な処理のみを行う活性化信号生成回
路は、一般に、その設計が簡単とされ、要素ユニット設
計者以外の設計者でも、活性化信号生成回路を容易に設
計することができ、本発明は、ＬＳＩ設計工数を低減す
ることができる。

【００２３】このように、本発明においては、活性化信
号生成回路と停止信号生成回路を分割し、停止信号を要
素ユニット内の演算回路で生成したことにより、生成回
路を設計することが難しい停止信号は要素ユニット設計
者が設計し設計が比較的簡単な活性化信号生成回路を別
の設計者が設計することにより設計工数を削減できる。

【００２４】更に要素ユニット数や階層を増やした場合
でも、設計が難しい停止信号生成回路を要素ユニット設
計者以外の設計者が設計することがないためＬＳＩ階層
化が容易になる。

【００２５】また、本発明によれば、停止信号を要素ユ
ニット内の演算回路で生成したことにより、要素ユニッ
トの階層や数が増えた場合でも、停止信号生成部の構成
が複雑とならず、停止信号を演算回路内部の信号線を利
用して生成できるため、チップ面積を小さくすることが
できる。

【００２６】更に、本発明においては、停止信号を要素
ユニット内の演算回路で生成したことにより、たとえ要
素ユニットの階層や数が増えた場合でも、停止信号生成
部が複雑にならず、要素ユニット内の演算回路へのクロ
ック信号の供給を停止するだけでなく、演算回路内に配
置された停止信号生成部へのクロック信号の供給も停止
するように構成したことにより、消費電力を削減する。

【００２７】更に、本発明においては、停止信号生成部
を要素ユニット内に配置したことにより、従来要素ユニ
ットから停止信号生成回路に接続されていた停止信号生
成用の信号線が不要になり回路の構成が簡単になる。

【００２８】

【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。

【００２９】図１は、本発明の実施の形態の構成の一例
を示すブロック図である。

【００３０】図１を参照すると、この実施の形態は、ク
ロック信号に同期して動作するＬＳＩにおいて、クロッ
ク信号をある期間停止する要素ユニットを含む場合に、
クロック信号を停止する要素ユニット１と、この要素ユ
ニット１のクロック信号を活性化する活性化信号生成回
路２と、を備えて構成されている。

【００３１】要素ユニット１は、クロック信号の停止及
び活性化を制御するクロック制御回路４と、クロック信
号を分配するためのクロックツリー５と、クロックツリ
ー５にて分配されたクロックによって駆動され、演算処
理を行うと共にクロック信号を停止するための信号
（「停止信号」という）を生成する演算回路６と、を備
えて構成される。

【００３２】図１を参照して、演算回路６を駆動するク
ロック信号入力は、クロックツリーの出力クロック信号
１０に接続され、演算回路６内部で生成された停止信号
７はクロック制御回路４に入力されている。すなわち、
この実施の形態においては、活性化信号生成回路２を要
素ユニット１の外部に配し、クロック供給の停止を制御
する信号を要素ユニット１内部で生成する構成とされて
いる。

【００３３】また、クロック制御回路４には、要素ユニ
ット１の外部に設けられた活性化信号生成回路２から活
性化信号３が入力されており、クロック制御回路４から
出力される出力クロック信号９はクロックツリー５への
入力とされている。

【００３４】図１に示した回路の動作をより具体的に説
明すべく、信号の流れを示す図２のタイミングチャート
を参照して以下に説明する。

【００３５】演算回路６をクロック信号１０によって駆
動する場合、その上流クロック信号８（図２（Ａ）参
照）は、クロック信号１０が動作している時間よりも長
い時間動作する。

【００３６】次に要素ユニット１の外部に配置される活
性化信号生成回路２により、演算回路６の処理の始まり
を示す活性化信号３（図２（Ｂ）参照）が生成される。

【００３７】活性化信号生成回路２からの活性化信号３
がクロック制御回路４に入力されると、クロック制御回
路４は活性化情報を保持する（図２（Ｃ）の保持信号参
照）と共に、出力端子からクロック信号９（図２（Ｅ）
参照）を出力する。

【００３８】クロック制御回路４からのクロック信号９
がクロックツリー５に入力されると、クロックツリー５
からの出力によって演算回路６が駆動される。

【００３９】演算回路６にクロック信号１０が入力され
ると演算回路６の処理が開始される。

【００４０】演算回路６の処理が終了し、クロック信号
１０の供給の必要がなくなると、演算回路６は内部で停
止信号７（図２（Ｄ）参照）を生成する（図２では停止
信号７がハイレベルとされている）。

【００４１】クロック制御回路４は、停止信号７が入力
されると、保持信号（図２（Ｃ）参照）を消去する（図
２ではロウレベルとする）と共に、クロック信号９（図
２（Ｅ）参照）の出力を停止する。

【００４２】図３は、本発明の別の実施の形態として、
活性化信号３をＬＳＩ内部で生成する場合の構成を示す
ブロック図である。

【００４３】図３を参照して、この実施の形態は、要素
ユニット１と、第２のクロック制御回路４−２と、クロ
ックツリー１１と、活性化信号生成回路２と、から構成
される。

【００４４】活性化信号生成回路２は、要素ユニット１
中の演算回路６の処理に合わせてクロック信号の活性化
信号を出力する回路であり、その出力である活性化信号
３は要素ユニット１中のクロック制御回路４に接続さ
れ、活性化信号生成回路２を駆動するクロック信号１３
はクロックツリー１１の出力に接続され、クロックツリ
ー１１の入力クロック信号１２は常に活性化されている
第２のクロック制御回路４−２の出力に接続され、クロ
ック信号８は、等遅延時間で、２つのクロック制御回路
４、４−２に分配されている。

【００４５】また、要素ユニット１中のクロックツリー
５と、クロックツリー１１は、等遅延時間になるように
設計されており、演算回路６および活性化信号生成回路
２の処理の開始時間が等しくなり、タイミング設計を容
易化する構成とされている。

【００４６】図３に示した、この実施の形態の動作とし
ては、クロックツリー１１を駆動する第２のクロック制
御回路４−２は活性化信号１４が常に活性化されており
（アクティブ状態に固定）、クロック信号８が動作して
いる時は、常にクロック信号１２を出力し、このクロッ
ク信号１２を受けてクロックツリー１１は、活性化信号
生成回路２を駆動するクロック信号１３を出力する。

【００４７】活性化信号生成回路２は、要素ユニット１
中の演算回路６の処理に合わせて活性化信号３を生成す
る。

【００４８】本実施例における信号の流れは以下のよう
になる。

【００４９】２つのクロック制御回路４、４−２に入力
されているクロック信号８は、要素ユニット１および活
性化信号生成回路２が動作している時間よりも長く動作
する。

【００５０】クロック信号１２を出力する第２のクロッ
ク制御回路４−２は、常に活性化されているため、クロ
ック信号８が動作している間は、常に、クロック信号１
２を出力している。クロックツリー１１は、活性化信号
生成回路２を駆動するためにクロック信号１２をクロッ
ク信号１３として出力する。

【００５１】ここで、クロック信号８が常に動作するク
ロックであれば、クロックツリー１１の出力であるクロ
ック信号１３も常に動作するクロック信号となり、この
ため活性化信号生成回路２は常に動作する。活性化信号
発生回路２は、要素ユニット１中の演算回路６が処理を
行う時間になると活性化信号３を出力する。

【００５２】また、活性化信号生成回路２のクロック信
号１３の遅延時間は、 ＜クロック信号８＞＋＜第２のクロック制御回路４−２
＞＋＜クロックツリー１１＞ となり、演算回路６のクロック信号１０の遅延時間は、 ＜クロック信号８＞＋＜クロック制御回路４＞＋＜クロ
ックツリー５＞ となり、クロックツリー１１とクロックツリー５の遅延
時間を等しくすることで、クロック信号の立ち上がり及
び立ち下がりタイミングを揃えることができる。このた
め、本実施例は、ＬＳＩ全体のタイミング設計が容易に
なる。

【００５３】図４は、本発明の更に別の実施の形態の構
成例として、ＬＳＩ内部においてユニットの階層化を行
う場合の構成を示すブロック図である。図４には、要素
ユニットを階層化する場合の構成が示されている。

【００５４】図４を参照すると、この実施の形態は、第
１、第２の要素ユニット１、１６と、入力クロック信号
８が動作している時は常に動作しており、第１の要素ユ
ニット１のクロック信号を活性化させる第１の活性化信
号発生回路２と、要素ユニット１のクロック信号１０に
よって駆動され第１の要素ユニット１が活性化されてい
る間だけ処理を行う第２の活性化信号生成回路２３と、
常に活性化されている第２のクロック制御回路４−２
と、クロックツリー１１と、を備えて構成されている。

【００５５】第２の要素ユニット１６の活性化信号１７
は、第２の活性化信号生成回路２３に接続され、第２の
活性化信号生成回路２３のクロック信号入力は、第１の
要素ユニット１内のクロックツリー５の出力であるクロ
ック信号１０に接続されている。そして第１の要素ユニ
ット１の活性化信号３は、第１の活性化信号生成回路２
に接続され、第１の活性化信号生成回路２のクロック信
号入力は、クロックツリー１１の出力であるクロック信
号１３に接続され、このクロックツリー１１の入力クロ
ック信号は、常に活性化されている第２のクロック制御
回路４−２の出力クロック信号１２に接続され、それぞ
れの要素ユニット内および常に活性化されているクロッ
ク制御回路のクロック信号は、図中の全回路が動作して
いるよりも長く動作しているクロック信号８に接続され
ている。

【００５６】この実施の形態において、信号の流れ（動
作）は以下のようになる。

【００５７】クロック信号８は、第１の要素ユニット
１、第２の要素ユニット１６のクロック制御回路４、４
−１、およびクロックツリー１１を駆動する第２のクロ
ック制御回路４−２に同時に入力され、第１の要素ユニ
ット１および第２の要素ユニット１６、及び、第１の活
性化信号生成回路２が動作している時間よりも長く動作
する。

【００５８】第１の活性化信号生成回路２は、第１の要
素ユニット１が処理を始める時間になると活性化信号３
を出力する。第１の要素ユニット１が活性化されると、
演算回路６で処理されると共に、第２の要素ユニット１
６を活性化する第２の活性化信号生成回路２３の処理が
開始される。

【００５９】第２の活性化信号生成回路２３は、第１の
要素ユニット１が活性化されている間に第２の要素ユニ
ット１６を活性化させる活性化信号１７を出力する。第
２の要素ユニット１６は活性化信号１７が活性化される
と処理を開始する。

【００６０】第１の要素ユニット１および第２の要素ユ
ニット１６は、それぞれの処理が終了すると、停止信号
７、２０をそれぞれ出力し、停止信号７、２０はクロッ
ク制御回路４、４−１に入力され、クロック制御回路
４、４−１は要素ユニットのクロック信号を停止する。

【００６１】図４に示す構成は、第１の要素ユニット１
が活性化されている時にのみ、第２の要素ユニット１６
が活性化されるので、第２の要素ユニット１６は第１の
要素ユニット１の「下位ユニット」と呼ぶことができ
る。

【００６２】上記した構成によれば、要素ユニットの階
層が更に深くなった場合でも、活性化信号生成回路を要
素ユニットのクロック信号を用いて駆動することによ
り、クロック信号の階層を深くすることなく、要素ユニ
ットを階層化することができる。

【００６３】図５は、本発明の一実施例として、上記し
た実施の形態におけるクロック制御回路４、４−１、４
−２の構成の一例を示すブロック図である。

【００６４】図５を参照して、クロック制御回路は、保
持回路２４と、出力回路２５と、選択回路２６と、を備
えて構成されている。

【００６５】選択回路２６は、活性化信号２８と停止信
号２９、及び保持回路２３の出力信号３３を入力とし、
選択信号３１を出力する。

【００６６】出力回路２５は、クロック信号２７と選択
信号３１とを入力とし、選択信号３１が活性化状態の時
に、選択クロック信号３０を出力する。

【００６７】保持回路２４は、選択回路２６の出力信号
である保持信号３２を入力とし、活性化信号２８が活性
化状態の時に活性化情報を保持し、停止信号２９が活性
化されると保持している活性化情報を消去する。

【００６８】図５に示したクロック制御回路信号の動作
を以下に説明する。

【００６９】活性化信号２８が活性化されると、選択回
路２６は、選択信号３１と保持信号３２を活性化する。

【００７０】出力回路２５は、活性化された選択信号３
１を受けて、入力クロック信号２７を選択クロック信号
３０として出力する。

【００７１】保持回路２４は、保持信号３２に活性化情
報が１度入力されると、停止情報が入力されるまで、デ
ータを保持し続け、選択回路２６に、保持データ３３を
出力し続ける。

【００７２】選択回路２６は、保持回路２４の出力信号
３３が活性化状態の時は、選択信号３１を活性化し続
け、その結果、選択クロック信号３０が出力し続ける。

【００７３】そして、選択回路２６に入力される停止信
号２９が活性化されると、選択回路２６は、選択信号３
１と保持信号３２とに、停止情報を出力する。

【００７４】この停止情報を受けて、保持回路２４は、
保持データを消去する。

【００７５】また出力回路２５は、選択信号３１の停止
情報を受けて、選択クロック信号３０を停止する。

【００７６】図６は、本発明の一実施例として、要素ユ
ニットが複数個あった場合における、要素ユニット毎の
処理の始まりと処理の終わりを模式的に示した図であ
る。

【００７７】図６に示すように、ＬＳＩにおいては、要
素ユニットが複数あり（図ではＡ、Ｂ、Ｃの３個）、処
理の始まりは定期的であるが、処理の終了は、各要素ユ
ニットへの入力データによって変化するような構成が用
いられることがある。また大規模ＬＳＩにおいては要素
ユニット毎に設計者が異なることがある。

【００７８】ここで、要素ユニットＡ、Ｂ、Ｃと、これ
らの要素ユニットのスケジューリングを行う回路の設計
者が異なる場合、要素ユニットＡ、Ｂ、Ｃの処理の始ま
りを示す活性化信号を生成することは比較的容易である
が、入力パターンによって違う全ての要素ユニットの停
止信号を生成することは難しい。

【００７９】一方、各要素ユニット設計者は、要素ユニ
ットの停止信号（クロック供給の停止を制御する信号）
について内部信号を用いて生成することができるが、Ｌ
ＳＩ全体のクロックスケジュールを把握し、全要素ユニ
ットのクロック信号を制御することは難しい。

【００８０】そこで、本実施例では、各要素ユニットの
活性化信号を、要素ユニットの外部で設計し、停止信号
を、各要素ユニット毎に設計することにより、設計の容
易化および設計品質の向上を実現している。

【００８１】図７に、本発明の一実施例の具体例とし
て、図５に示したクロック制御回路の構成をゲートレベ
ルで示した図を示す。図中、破線で囲んだ部分が、図５
の選択回路、出力回路、保持回路にそれぞれ対応してい
る。

【００８２】図７を参照して、活性化信号２８が活性化
されているときにクロック信号２７が立ち上がると、セ
ットされていた活性化信号２８（否定論理和ゲートＮＯ
Ｒ１の出力はＬレベル）がインバータＩＮＶ２、ＣＭＯ
ＳインバータのＰチャネルＭＯＳトランジスタＰＭ４、
インバータＩＮＶ３、インバータＩＮＶ４を通って選択
クロック信号３０にＨレベルを出力する。保持回路２４
は、非活性化状態の時はトランスファゲート（パストラ
ンジスタ）ＴＧ２が導通状態、トランスファゲートＴＧ
３が非導通状態であるが、選択クロック信号３０がＨレ
ベルになると、ＴＧ３が導通状態になるため、セットさ
れていたデータ（否定論理和ゲートＮＯＲ１の出力がＬ
レベル→インバータＩＮＶ６の出力がＨレベル）がイン
バータＩＮＶ７に入力して保持され、保持回路２４の出
力信号３３がＬレベルになり、その結果、停止信号２９
がＬレベルの時、否定論理和ゲートＮＯＲ３の出力はＨ
レベルとなり、否定論理和ゲートＮＯＲ１の出力はＬレ
ベルとされ、活性化信号２８がＬレベルになっても、ク
ロック信号２７と同位相の選択クロック信号３０を出力
し続けることになる。一方、停止信号２９がアクティブ
（Ｈレベル）となると、否定論理和ゲートＮＯＲ３の出
力はＬレベルとなり、否定論理和ゲートＮＯＲ１の出力
はＨレベルとされ、インバータＩＮＶ２を介してＬレベ
ルがＣＭＯＳインバータのＰチャネルＭＯＳトランジス
タＰＭ４のソースに供給されるため、選択クロック信号
３０は出力されない。

【００８３】

【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。

【００８４】（１）本発明の第１の効果は、クロック信
号によって入力状態が出力状態に影響を及ぼすクロック
同期素子を有するＬＳＩにおいて、クロック同期素子を
複数の演算回路に分割することができ、各演算回路はあ
る期間クロック信号を停止しても、ＬＳＩの動作に影響
を及ぼさないような場合、ＬＳＩの設計工数が小さくな
る、ということである。その理由は下記記載の通りであ
る。

【００８５】一般に、ＬＳＩの設計においては、要素ユ
ニット毎に設計者が異なる場合がある。またＬＳＩにお
いては要素ユニットが複数あり、処理の始まりは定期的
であるが、処理の終了は各要素ユニットへの入力データ
によって変化するような構成が用いられることがある。
このような場合、従来方式においては、停止信号生成回
路を１つの要素ユニットで生成していたために、停止信
号生成回路の設計者は、把握することが難しい要素ユニ
ットのクロックスケジュールを全て把握しなければなら
ず設計および検証に大きな時間を要していた。

【００８６】これに対し、本発明においては、停止信号
生成回路を要素ユニット内で生成することにより、クロ
ックスケジュールの把握が容易になり、このため、停止
信号生成回路の設計および検証時間を短縮することを可
能としている。

【００８７】（２）本発明の第２の効果は、階層化が容
易なことである。

【００８８】その理由は、従来のＬＳＩにおいては停止
信号生成回路を１つの要素ユニットにまとめて配置し要
素ユニットから供給される信号を用いて停止信号を生成
していたために、要素ユニットの階層や数を増やすと停
止信号生成回路の設計者が全ての要素ユニットの停止タ
イミングを把握するのが難しくなっていた。

【００８９】本発明においては、停止信号生成回路を要
素ユニット内に配置したことにより、停止タイミングを
把握しやすい要素ユニット設計者が、停止信号生成回路
を設計するため、要素ユニットの階層や数が増えた場合
でも容易に対応することができる。

【００９０】（３）第３の効果は、停止信号生成回路の
面積を縮減する、ということである。その理由は以下の
通りである。

【００９１】従来のＬＳＩにおいては停止信号生成回路
を要素ユニットの外部に配置していたことにより、要素
ユニットの内部信号を利用して停止信号を生成すること
ができず停止信号生成回路が大きくなっていたが、本発
明では、停止信号生成回路を要素ユニット内に配置する
ことにより、内部信号を利用して、停止信号を生成する
ことができ、このため停止信号生成回路の面積を小さく
することができる。

【００９２】（４）本発明の第４の効果は、停止信号生
成回路の消費電力を低減するということである。

【００９３】その理由は、従来のＬＳＩにおいては停止
信号生成回路を要素ユニットの外部に配置していたこと
により、要素ユニットの内部信号を利用して停止信号を
生成することができず停止信号生成回路が大きくなって
いたが、本発明においては、停止信号生成回路を要素ユ
ニット内に配置することにより内部信号を利用して停止
信号を生成でき停止信号生成回路の面積を小さくするこ
とができ、電力も小さくなる。

【００９４】（５）本発明の第５の効果は、回路の構成
を簡易化する、ということである。

【００９５】その理由は、従来のＬＳＩにおいてはクロ
ックを停止する要素ユニットと停止信号を生成する要素
ユニットが違っていたため、クロックを停止するユニッ
トから停止信号生成回路があるユニットに信号を接続す
る必要があったが、本発明でにおいては、停止信号生成
回路を要素ユニット内に配置したことにより要素ユニッ
ト間を接続する配線が少なくなり、回路の構成が簡単に
なる。

【図面の簡単な説明】

【図１】本発明の実施の形態の構成を示す図である。

【図２】本発明の実施の形態の動作を説明するためのタ
イミングチャートである。

【図３】本発明の別の実施の形態の構成を示す図であ
る。

【図４】本発明の更に別の実施の形態の構成を示す図で
ある。

【図５】本発明の一実施例のクロック制御回路の構成を
示す図である。

【図６】本発明の一実施例として、要素ユニットが複数
ある場合の各ユニットの処理の始まりと終わりを示すタ
イミングチャートである。

【図７】本発明の一実施例としてクロック制御回路の回
路構成の一例を示す図である。

【符号の説明】

１ 要素ユニット ２ 活性化信号生成回路 ３ 活性化信号 ４ クロック制御回路 ５ クロックツリー ６ 演算回路 ７ 停止信号 ８ クロック信号 ９ クロック信号 １０ クロック信号 １１ クロックツリー １２ クロック信号 １３ クロック信号 １４ 常に活性化された活性化信号 １５ 常に停止している停止信号 １６ 要素ユニット １７ 活性化信号 １８ クロックツリー １９ 演算回路 ２０ 停止信号 ２１ クロック信号 ２２ クロック信号 ２３ 活性化信号生成回路 ２４ 保持回路 ２５ 出力回路 ２６ 選択回路 ２７ クロック信号 ２８ 活性化信号 ２９ 停止信号 ３０ 選択クロック信号 ３１ 選択信号 ３２ 保持信号 ３３ 出力保持信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】１又は複数の要素ユニットと、 前記要素ユニットに対応して設けられ、前記要素ユニッ
   ト内部へクロック信号を供給させるための活性化信号を
   生成する１又は複数の活性化信号生成回路と、 を備え、 前記要素ユニットが、自ユニットに対応する前記活性化
   信号生成回路で生成される前記活性化信号が活性化され
   てから、自ユニット内の演算回路で生成される停止信号
   が活性化されるまでの間、自ユニット内のクロックツリ
   ーにクロック信号を供給するように制御するクロック制
   御回路を含み、該クロックツリーから自ユニットの前記
   演算装置及び／又は下位要素ユニットに対応して設けら
   れた前記活性化信号生成回路へクロックを供給すること
   を特徴とするクロック信号制御回路。
2. 【請求項２】クロック信号によって入力状態が出力状態
   に影響を及ぼすクロック同期素子を備えたＬＳＩにおい
   て、前記クロック同期素子を複数の演算回路に分割で
   き、前記各演算回路はある期間クロック信号を停止して
   もＬＳＩの動作に影響を及ぼさないような構成とされ、 １又は複数の要素ユニットと、 前記要素ユニットに対応した活性化信号生成回路と、を
   備え、 前記活性化信号生成回路は、前記要素ユニットの処理予
   定に合わせて、前記要素ユニット内部へクロック信号を
   供給させるための活性化信号を生成し、 前記要素ユニットは、 クロック制御回路と、 前記クロック制御回路から供給されるクロック信号を受
   けてこれを分配するクロックツリーと、 前記クロックツリーから出力されるクロック信号を駆動
   クロックとして入力する演算回路と、 を備え、 前記クロック制御回路は、前記活性化信号生成回路で生
   成される前記活性化信号が活性化されてから前記演算回
   路で生成される停止信号が活性化されるまでの期間、前
   記クロックツリーにクロック信号を供給し、 前記演算回路は、演算処理および前記演算回路へのクロ
   ック信号の供給を停止させる停止信号の生成を、前記ク
   ロック信号に同期して行い、 前記要素ユニット内の前記クロック制御回路への活性化
   信号を前記要素ユニット外部から供給し、前記クロック
   制御回路に対するクロック停止の制御を前記要素ユニッ
   ト内の演算回路から出力される前記停止信号を用いて行
   う、ことを特徴とするクロック信号制御方式。
3. 【請求項３】活性化信号が常に活性化され、第２のクロ
   ックツリーにクロック信号を常に供給するように構成さ
   れてなる第２のクロック制御回路を備え、 前記第２のクロックツリーは、常に、クロック信号を、
   第２の活性化信号生成回路に供給し、 前記要素ユニット内の前記クロックツリーと、前記第２
   の活性化信号生成回路を駆動する第２のクロックツリー
   の遅延時間が等しくなるように設計され、 前記第２の活性化信号生成回路を駆動するクロック信号
   と、前記要素ユニット内の演算回路を駆動するクロック
   信号の位相が等しい、ことを特徴とする請求項１記載の
   クロック信号制御方式。
4. 【請求項４】活性化信号が常に活性化され、第２のクロ
   ックツリーにクロック信号を常に供給するように構成さ
   れてなる第２のクロック制御回路を備え、 前記第２のクロックツリーは、常に、クロック信号を、
   第２の活性化信号生成回路に供給し、 複数の前記要素ユニットは、 前記演算回路の演算処理の活性化状態により、ある時間
   だけ活性化される下位要素ユニットと、 前記下位要素ユニットが活性化される時間を包含し、活
   性化している時間がより長い上位要素ユニットと、の階
   層構造として構成され、 前記複数の要素ユニットに対応して設けられた前記活性
   化信号生成回路のうち、最上位要素ユニットに対応する
   前記活性化信号生成回路は、前記第２のクロックツリー
   により駆動され、下位側要素ユニットに対応する前記活
   性化信号生成回路は、上位側の要素ユニットからのクロ
   ック信号により駆動され、 前記第２のクロック制御回路、および前記各要素ユニッ
   ト内に配置されるクロック制御回路は常に活性化されて
   いるクロック信号により駆動され、 全ての前記活性化信号生成回路、および全ての前記要素
   ユニット内の前記演算回路のクロック信号の位相が等し
   く、且つ、前記演算回路がクロック信号によって階層化
   される、 ことを特徴とする請求項３記載のクロック信号制御方
   式。
5. 【請求項５】前記クロック制御回路が、 選択回路と、出力回路と、保持回路と、を備え、 前記選択回路は、前記活性化信号と、前記停止信号と、
   前記保持回路からの出力信号とを入力とし、前記活性化
   信号または前記保持回路からの出力信号が活性化されて
   いる時に、選択信号と保持信号を活性化し、 前記出力回路は、入力クロック信号と、前記選択信号
   と、を入力とし、前記選択信号が活性化されている時の
   み、前記入力クロック信号を出力クロック信号として出
   力し、 前記保持回路は、前記選択回路からの出力である保持信
   号を入力とし、前記保持信号が活性化されている時に前
   記出力信号を保持し、 前記クロック信号に同期して前記活性化信号が活性化さ
   れてから前記停止信号が活性化されるまで出力クロック
   信号を出力する、 ことを特徴とする請求項２記載のクロック信号制御方
   式。