JPH10126236A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10126236A JPH10126236A JP8272059A JP27205996A JPH10126236A JP H10126236 A JPH10126236 A JP H10126236A JP 8272059 A JP8272059 A JP 8272059A JP 27205996 A JP27205996 A JP 27205996A JP H10126236 A JPH10126236 A JP H10126236A
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000010586 diagram Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】 入出力端子に接続されるプルアップ（プルダ
ウン）用抵抗は、接続される外部回路に応じて抵抗値を
変化させて電流値制御を行うことが必要とされる。 【解決手段】 ＣＭＯＳ構造の半導体集積回路における
プルアップ用抵抗回路として、ソースが高電位電源に接
続されるディメンションの同じ第１のＰＭＯＳトランジ
スタ１０６と第２のＰＭＯＳトランジスタ１０７のゲー
トが互いに接続され、第１のＰＭＯＳトランジスタ１０
６のゲートとドレインが接続される電流路を介して、フ
ローティングゲートを有するＮＭＯＳトランジスタ１１
０が接続され、このＮＭＯＳトランジスタ１１０のソー
スは接地電位電源に接続され、かつそのコントロールゲ
ート１１２には電圧印加端子１０４が接続され、第２の
ＰＭＯＳトランジスタ１０７のドレインに接続される電
流路が信号線１０２を介して入出力端子に接続されてい
る。
ウン）用抵抗は、接続される外部回路に応じて抵抗値を
変化させて電流値制御を行うことが必要とされる。 【解決手段】 ＣＭＯＳ構造の半導体集積回路における
プルアップ用抵抗回路として、ソースが高電位電源に接
続されるディメンションの同じ第１のＰＭＯＳトランジ
スタ１０６と第２のＰＭＯＳトランジスタ１０７のゲー
トが互いに接続され、第１のＰＭＯＳトランジスタ１０
６のゲートとドレインが接続される電流路を介して、フ
ローティングゲートを有するＮＭＯＳトランジスタ１１
０が接続され、このＮＭＯＳトランジスタ１１０のソー
スは接地電位電源に接続され、かつそのコントロールゲ
ート１１２には電圧印加端子１０４が接続され、第２の
ＰＭＯＳトランジスタ１０７のドレインに接続される電
流路が信号線１０２を介して入出力端子に接続されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に入出力回路に設けられて所要の電流を通流させ
るためのプルアップ用抵抗やプルダウン用抵抗（以下、
プルアップ用抵抗で代表する）を備える半導体集積回路
に関する。
し、特に入出力回路に設けられて所要の電流を通流させ
るためのプルアップ用抵抗やプルダウン用抵抗（以下、
プルアップ用抵抗で代表する）を備える半導体集積回路
に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ構造の半導体集積回路で
は、例えば入力回路に設けたプルアップ用抵抗における
電流値を変化させることが要求される場合がある。図３
（ａ）は特開昭６１−４３０１６号公報に記載された例
であり、入力端子３０１は、ラッチ回路３０２の入力端
Ｄに接続されるとともに、プルアップ用抵抗３０３とス
イッチング用ＰＭＯＳトランジスタ３０４を介して高電
位電源が印加される。このスイッチング用ＰＭＯＳトラ
ンジスタ３０４のゲートにはタイミング信号発生回路３
０５が接続され、前記タイミング信号発生回路３０５に
よってスイッチング制御され、また、前記ラッチ回路３
０２のクロック入力端Ｃには、前記タイミング信号発生
回路３０５からラッチタイミング用クロックが入力さ
れ、前記ラッチ回路３０２のラッチ動作によって出力信
号を得るように構成される。
は、例えば入力回路に設けたプルアップ用抵抗における
電流値を変化させることが要求される場合がある。図３
（ａ）は特開昭６１−４３０１６号公報に記載された例
であり、入力端子３０１は、ラッチ回路３０２の入力端
Ｄに接続されるとともに、プルアップ用抵抗３０３とス
イッチング用ＰＭＯＳトランジスタ３０４を介して高電
位電源が印加される。このスイッチング用ＰＭＯＳトラ
ンジスタ３０４のゲートにはタイミング信号発生回路３
０５が接続され、前記タイミング信号発生回路３０５に
よってスイッチング制御され、また、前記ラッチ回路３
０２のクロック入力端Ｃには、前記タイミング信号発生
回路３０５からラッチタイミング用クロックが入力さ
れ、前記ラッチ回路３０２のラッチ動作によって出力信
号を得るように構成される。
【０００３】このプルアップ抵抗回路では、図３（ｂ）
にタイミングチャートを示すように、スイッチング用Ｐ
ＭＯＳトランジスタ３０４は、パルス信号φのロウレベ
ルで周期的にオン状態になり、電流の導通状態と遮蔽状
態を繰り返し、電流量を制御する。そして、このパルス
信号φのロウレベルの期間内に、前記パルスに同期され
るパルス信号ψがタイミング発生回路３０５から周期的
にラッチ回路３０２のクロック端Ｃに入力され、前記パ
ルス信号ψがハイレベル時にラッチ回路３０２は、入力
信号をラッチし、スイッチング用ＰＭＯＳトランジスタ
３０４の導通状態の信号がラッチ回路の出力端へ出力さ
れる。このため、タイミング発生回路３０５からのパル
ス信号によってスイッチング用トランジスタ３０４のオ
ン／オフを周期的に繰り返すことで、入力端子の電流量
を制御することが可能となる。
にタイミングチャートを示すように、スイッチング用Ｐ
ＭＯＳトランジスタ３０４は、パルス信号φのロウレベ
ルで周期的にオン状態になり、電流の導通状態と遮蔽状
態を繰り返し、電流量を制御する。そして、このパルス
信号φのロウレベルの期間内に、前記パルスに同期され
るパルス信号ψがタイミング発生回路３０５から周期的
にラッチ回路３０２のクロック端Ｃに入力され、前記パ
ルス信号ψがハイレベル時にラッチ回路３０２は、入力
信号をラッチし、スイッチング用ＰＭＯＳトランジスタ
３０４の導通状態の信号がラッチ回路の出力端へ出力さ
れる。このため、タイミング発生回路３０５からのパル
ス信号によってスイッチング用トランジスタ３０４のオ
ン／オフを周期的に繰り返すことで、入力端子の電流量
を制御することが可能となる。
【０００４】
【発明が解決しようとする課題】上述した従来のプルア
ップ用抵抗回路では、プルアップ用抵抗に経時的に流れ
る電流を制御して低消費電力化を達成することは可能で
あるが、プルアップ用抵抗の抵抗値は半導体集積回路チ
ップの作り込み過程で一義的に決定されるため、一段落
ちによる入力電圧降下等の、アプリケーション回路に対
応することはできない。したがって、このようなアプリ
ケーション回路に対して最適な電流値を設定するには、
プルアップ用抵抗の抵抗値を変化させて電流値を制御す
る必要があり、そのためにはプルアップ抵抗を構成する
パターンや半導体に対する不純物の拡散濃度等の回路の
変更をしなければならず、半導体集積回路の汎用化が困
難になる。また、その設定される抵抗値は拡散中のパラ
メターにより、ばらつきができ、設計通りの抵抗値を高
精度に得ることが難しいという問題もある。
ップ用抵抗回路では、プルアップ用抵抗に経時的に流れ
る電流を制御して低消費電力化を達成することは可能で
あるが、プルアップ用抵抗の抵抗値は半導体集積回路チ
ップの作り込み過程で一義的に決定されるため、一段落
ちによる入力電圧降下等の、アプリケーション回路に対
応することはできない。したがって、このようなアプリ
ケーション回路に対して最適な電流値を設定するには、
プルアップ用抵抗の抵抗値を変化させて電流値を制御す
る必要があり、そのためにはプルアップ抵抗を構成する
パターンや半導体に対する不純物の拡散濃度等の回路の
変更をしなければならず、半導体集積回路の汎用化が困
難になる。また、その設定される抵抗値は拡散中のパラ
メターにより、ばらつきができ、設計通りの抵抗値を高
精度に得ることが難しいという問題もある。
【０００５】本発明の目的は、プルアップ用抵抗の抵抗
値を任意に可変し、種々の異なるアプリケーション回路
に対して好適な電流値に設定することを可能にした半導
体集積回路を提供することにある。
値を任意に可変し、種々の異なるアプリケーション回路
に対して好適な電流値に設定することを可能にした半導
体集積回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、半導体集積回
路の入出力用の信号線にフローティングゲートを有する
ＭＯＳトランジスタが接続され、かつこのＭＯＳトラン
ジスタのコントロールゲートに電圧印加端子が接続さ
れ、この電圧印加端子の供給電圧を変化制御することで
そのフローティングゲートの電子注入量を制御してソー
ス・ドレイン電流を制御し、前記信号線の電流を変化制
御する構成とする。また、この場合、前記ＭＯＳトラン
ジスタのソース・ドレインがカレントミラー回路の一方
の電流路に接続され、このカレントミラー回路の他方の
電流路に前記信号線が接続された構成とすることが好ま
しい。
路の入出力用の信号線にフローティングゲートを有する
ＭＯＳトランジスタが接続され、かつこのＭＯＳトラン
ジスタのコントロールゲートに電圧印加端子が接続さ
れ、この電圧印加端子の供給電圧を変化制御することで
そのフローティングゲートの電子注入量を制御してソー
ス・ドレイン電流を制御し、前記信号線の電流を変化制
御する構成とする。また、この場合、前記ＭＯＳトラン
ジスタのソース・ドレインがカレントミラー回路の一方
の電流路に接続され、このカレントミラー回路の他方の
電流路に前記信号線が接続された構成とすることが好ま
しい。
【０００７】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１は本発明をプルアップ用
抵抗回路に適用した第１の実施形態の回路図である。同
図において、入力信号は入力端子１０１より信号線１０
２を介してバッファ１０３に入力され、このバッファ１
０３を介して半導体集積回路の内部回路に入力される。
また、前記信号線１０２の電流値を制御するための電圧
印加端子１０４が設けられており、この電圧印加端子１
０４によって制御される電流値制御用ブロック１０５が
設けられる。この電流値制御用ブロック１０５は、ソー
スが高電位電源に接続されるディメンションの同じ第１
のＰＭＯＳトランジスタ１０６と第２のＰＭＯＳトラン
ジスタ１０７とのゲートを互いに接続し、かつこの接続
点を第１のＰＭＯＳトランジスタ１０６のドレインに接
続してカレントミラー回路を構成する。そして、第１の
ＰＭＯＳトランジスタ１０６のドレインは、詳細を後述
するＮＭＯＳトランジスタ１１０のドレインに接続さ
れ、そのコントロールゲートに前記電圧印加端子１０４
が接続される。また、堰第２のＰＭＯＳトランジスタ１
０７のドレインは前記信号線１０２に接続される。
図面を参照して説明する。図１は本発明をプルアップ用
抵抗回路に適用した第１の実施形態の回路図である。同
図において、入力信号は入力端子１０１より信号線１０
２を介してバッファ１０３に入力され、このバッファ１
０３を介して半導体集積回路の内部回路に入力される。
また、前記信号線１０２の電流値を制御するための電圧
印加端子１０４が設けられており、この電圧印加端子１
０４によって制御される電流値制御用ブロック１０５が
設けられる。この電流値制御用ブロック１０５は、ソー
スが高電位電源に接続されるディメンションの同じ第１
のＰＭＯＳトランジスタ１０６と第２のＰＭＯＳトラン
ジスタ１０７とのゲートを互いに接続し、かつこの接続
点を第１のＰＭＯＳトランジスタ１０６のドレインに接
続してカレントミラー回路を構成する。そして、第１の
ＰＭＯＳトランジスタ１０６のドレインは、詳細を後述
するＮＭＯＳトランジスタ１１０のドレインに接続さ
れ、そのコントロールゲートに前記電圧印加端子１０４
が接続される。また、堰第２のＰＭＯＳトランジスタ１
０７のドレインは前記信号線１０２に接続される。
【０００８】前記ＮＭＯＳトランジスタ１１０はＭＯＳ
トランジスタのゲートとしてフローティングゲートとコ
ントロールゲートが積層された構成であり、そのソース
が接地され、かつコントロールゲートには前記電圧印加
端子１０４から任意の電位が印加される。このＮＭＯＳ
トランジスタ１１０のフローティングゲートは、コント
ロールゲート１１２とソース、ドレインチャンネル領域
に酸化膜を介して接し、一部がドレイン領域と極めて薄
いトンネル酸化膜と接している構成であるため、ドレイ
ン電圧より高い定電圧をコントロールゲート１１２に加
えると、フローティンクゲート１１１はコントロールゲ
ート１１２とのカップリングにより高電位に上がり、フ
ローティングゲート１１１とドレイン間の電位差が大き
くなり、前記トンネル酸化膜を通してトンネル電流が流
れ、フローティングゲート１１１に電子が注入される。
そして、このフローティングゲート１１１への電子注入
量を可変にすることで、チャネルの誘起の度合いが変化
し、これに伴ってしきい電圧を変化させる。
トランジスタのゲートとしてフローティングゲートとコ
ントロールゲートが積層された構成であり、そのソース
が接地され、かつコントロールゲートには前記電圧印加
端子１０４から任意の電位が印加される。このＮＭＯＳ
トランジスタ１１０のフローティングゲートは、コント
ロールゲート１１２とソース、ドレインチャンネル領域
に酸化膜を介して接し、一部がドレイン領域と極めて薄
いトンネル酸化膜と接している構成であるため、ドレイ
ン電圧より高い定電圧をコントロールゲート１１２に加
えると、フローティンクゲート１１１はコントロールゲ
ート１１２とのカップリングにより高電位に上がり、フ
ローティングゲート１１１とドレイン間の電位差が大き
くなり、前記トンネル酸化膜を通してトンネル電流が流
れ、フローティングゲート１１１に電子が注入される。
そして、このフローティングゲート１１１への電子注入
量を可変にすることで、チャネルの誘起の度合いが変化
し、これに伴ってしきい電圧を変化させる。
【０００９】（数１）で示す（１）式により、電圧印加
端子１０４に印加する電圧印加時間を制御することによ
って電子注入量の制御が可能となる。
端子１０４に印加する電圧印加時間を制御することによ
って電子注入量の制御が可能となる。
【数１】 Ｃ：フローティングゲートとコントロールゲート間の容
量 Ｊ：フローティングゲートへの注入電流密度 ｔ：時間
量 Ｊ：フローティングゲートへの注入電流密度 ｔ：時間
【００１０】これにより、ＮＭＯＳトランジスタ１１０
は、抵抗値設定用トランジスタとして動作し、電圧印加
端子１０４の電圧印加時間に応じてＮＭＯＳトランジス
タ１１０のソース・ドレイン電流が変化制御される。こ
れにより、第１のＰＭＯＳトランジスタ１０６のソース
・ドレイン電流が追従して変化制御される。ここで、第
１及び第２のＰＭＯＳトランジスタ１０６，１０７は、
ＭＯＳトランジスタの電流電圧特性によってそれぞれの
ソースとドレイン間の電位差が異なった値であっても同
じゲート電位になるため、カレントミラー動作によって
各ＭＯＳトランジスタに接続されている信号線１０８と
信号線１０２に流れる電流値は常に同じ値になる。すな
わち、信号線１０２の電流はＮＭＯＳトランジスタのソ
ース・ドレイン電流と同じになり、結果としてＮＭＯＳ
トランジスタ１１０によって信号線１０２の電流値を制
御することが可能となる。
は、抵抗値設定用トランジスタとして動作し、電圧印加
端子１０４の電圧印加時間に応じてＮＭＯＳトランジス
タ１１０のソース・ドレイン電流が変化制御される。こ
れにより、第１のＰＭＯＳトランジスタ１０６のソース
・ドレイン電流が追従して変化制御される。ここで、第
１及び第２のＰＭＯＳトランジスタ１０６，１０７は、
ＭＯＳトランジスタの電流電圧特性によってそれぞれの
ソースとドレイン間の電位差が異なった値であっても同
じゲート電位になるため、カレントミラー動作によって
各ＭＯＳトランジスタに接続されている信号線１０８と
信号線１０２に流れる電流値は常に同じ値になる。すな
わち、信号線１０２の電流はＮＭＯＳトランジスタのソ
ース・ドレイン電流と同じになり、結果としてＮＭＯＳ
トランジスタ１１０によって信号線１０２の電流値を制
御することが可能となる。
【００１１】したがって、この実施形態では、ＮＭＯＳ
トランジスタ１１０のソース・ドレイン電流を制御する
ことで、等価的に信号線１０８におけるＮＭＯＳトラン
ジスタの抵抗値を変化させることができ、これに伴って
信号線１０２の電流値を変化させ、入力信号の電流値を
アプリケーション回路により必要とされる最適な値に設
定することが可能となる。このため、半導体集積回路の
製造時にブルアップ用抵抗の抵抗値を予め設定しておく
必要はなく、そのための設計や製造が不要となる。ま
た、不純物拡散により抵抗を形成する場合のような、拡
散むらによる抵抗値のばらつきが生じることもなく、高
精度の抵抗を電圧印加の制御のみで得ることが可能とな
る。
トランジスタ１１０のソース・ドレイン電流を制御する
ことで、等価的に信号線１０８におけるＮＭＯＳトラン
ジスタの抵抗値を変化させることができ、これに伴って
信号線１０２の電流値を変化させ、入力信号の電流値を
アプリケーション回路により必要とされる最適な値に設
定することが可能となる。このため、半導体集積回路の
製造時にブルアップ用抵抗の抵抗値を予め設定しておく
必要はなく、そのための設計や製造が不要となる。ま
た、不純物拡散により抵抗を形成する場合のような、拡
散むらによる抵抗値のばらつきが生じることもなく、高
精度の抵抗を電圧印加の制御のみで得ることが可能とな
る。
【００１２】次に、本発明の第２の実施形態について図
面を参照して説明する。図２は本発明をブルダウン用抵
抗回路に適用した第２の実施形態の回路図である。同図
において、入力信号は入力端子２０１より信号線２０２
を介して入力バッファ２０３に入力され、半導体集積回
路の内部回路に入力される。また、前記信号線２０２の
電流値を制御するために、電圧印加端子２０４と電流値
制御用ブロック２０５が設けられる。この電流値制御用
ブロックは、第１の実施形態とは極性が逆に構成されて
おり、ソースが接地電位電源に接続される、ディメンシ
ョンの同じ第１のＮＭＯＳトランジスタ２０６と第２の
ＮＭＯＳトランジスタ２０７とのゲートを互いに接続し
たカレントミラー回路を構成し、前記信号線２０２と信
号線２０８にそれぞれ接続している。したがって、これ
らＮＭＯＳトランジスタの電流電圧特性によって、第
１、第２のＮＭＯＳトランジスタ２０６，２０７のそれ
ぞれのソースとドレイン間の電位差が異なった値であっ
ても、同じゲート電位になるため、信号線２０８と信号
線２０２に流れる電流値は常に同じ値になる。
面を参照して説明する。図２は本発明をブルダウン用抵
抗回路に適用した第２の実施形態の回路図である。同図
において、入力信号は入力端子２０１より信号線２０２
を介して入力バッファ２０３に入力され、半導体集積回
路の内部回路に入力される。また、前記信号線２０２の
電流値を制御するために、電圧印加端子２０４と電流値
制御用ブロック２０５が設けられる。この電流値制御用
ブロックは、第１の実施形態とは極性が逆に構成されて
おり、ソースが接地電位電源に接続される、ディメンシ
ョンの同じ第１のＮＭＯＳトランジスタ２０６と第２の
ＮＭＯＳトランジスタ２０７とのゲートを互いに接続し
たカレントミラー回路を構成し、前記信号線２０２と信
号線２０８にそれぞれ接続している。したがって、これ
らＮＭＯＳトランジスタの電流電圧特性によって、第
１、第２のＮＭＯＳトランジスタ２０６，２０７のそれ
ぞれのソースとドレイン間の電位差が異なった値であっ
ても、同じゲート電位になるため、信号線２０８と信号
線２０２に流れる電流値は常に同じ値になる。
【００１３】また、信号線２０８には、抵抗値を可変に
できるフローティングゲート２１１を有するＰＭＯＳト
ランジスタ２１０のソース・ドレインが接続されてお
り、このＰＭＯＳトランジスタ２１０のゲートに前記電
圧印加端子２０４が接続されている。なお、このＰＭＯ
Ｓトランジスタ２１０の構造は第１の実施形態のＮＭＯ
Ｓトランジスタと同様である。そして、この電圧印加端
子２０４から、そのドレイン電圧より高い定電圧をコン
トロールゲート２１２に加えると、フローティングゲー
ト２１１はコントロールゲート２１２とのカップリング
により高電位に上がり、フローティングゲート２１１と
ドレイン間の電位差が大きくなり、トンネル電流によっ
てフローティングゲート２１１に電子が注入される。こ
のフローティングゲート２１１への電子注入量を可変に
する場合には、第１の実施形態で示した（数１）の
（１）式によっており、電圧印加端子２０４での電圧印
加時間を制御することによって電子注入量の制御が可能
となる。
できるフローティングゲート２１１を有するＰＭＯＳト
ランジスタ２１０のソース・ドレインが接続されてお
り、このＰＭＯＳトランジスタ２１０のゲートに前記電
圧印加端子２０４が接続されている。なお、このＰＭＯ
Ｓトランジスタ２１０の構造は第１の実施形態のＮＭＯ
Ｓトランジスタと同様である。そして、この電圧印加端
子２０４から、そのドレイン電圧より高い定電圧をコン
トロールゲート２１２に加えると、フローティングゲー
ト２１１はコントロールゲート２１２とのカップリング
により高電位に上がり、フローティングゲート２１１と
ドレイン間の電位差が大きくなり、トンネル電流によっ
てフローティングゲート２１１に電子が注入される。こ
のフローティングゲート２１１への電子注入量を可変に
する場合には、第１の実施形態で示した（数１）の
（１）式によっており、電圧印加端子２０４での電圧印
加時間を制御することによって電子注入量の制御が可能
となる。
【００１４】このように、この第２の実施形態において
は、電圧印加端子２０４での電圧印加時間を制御するこ
とによってＰＭＯＳトランジスタ２１０におけるソース
・ドレイン電流量を可変にでき、ＰＭＯＳトランジスタ
２１０をプルダウン用抵抗としての抵抗値設定用トラン
ジスタとして動作させることが可能となる。そして、こ
のＰＭＯＳトランジスタ２１０の抵抗値を変化させるこ
とによって、入力信号が入力される信号線２０２におけ
る電流値をアプリケーション回路により必要とされる最
適な値に設定することが可能となる。
は、電圧印加端子２０４での電圧印加時間を制御するこ
とによってＰＭＯＳトランジスタ２１０におけるソース
・ドレイン電流量を可変にでき、ＰＭＯＳトランジスタ
２１０をプルダウン用抵抗としての抵抗値設定用トラン
ジスタとして動作させることが可能となる。そして、こ
のＰＭＯＳトランジスタ２１０の抵抗値を変化させるこ
とによって、入力信号が入力される信号線２０２におけ
る電流値をアプリケーション回路により必要とされる最
適な値に設定することが可能となる。
【００１５】
【発明の効果】以上説明したように、本発明はＣＭＯＳ
構造の半導体集積回路のプルアップ用またはプルダウン
用の抵抗としてフローティングゲートを有するトランジ
スタを備え、このフローティングゲートにおける電子注
入量を制御することでトランジスタの電流値を変化さ
せ、これにより信号線における電流値を任意に制御する
ことができる。これにより、一段落ちによる入力電圧降
下等の、様々なアプリケーション回路に対し、入力信号
の電流値を最適値に設定できる。したがって、半導体集
積回路の製造時に所定の抵抗値のプルアップ用抵抗やプ
ルダウン用抵抗を製造する必要がなく、しかも拡散によ
り抵抗を製造する際に生じる拡散ばらつきによる抵抗値
のばらつき等も生じることがなく、高精度のプルアップ
またはプルダウン用抵抗を容易に得ることが可能とな
る。
構造の半導体集積回路のプルアップ用またはプルダウン
用の抵抗としてフローティングゲートを有するトランジ
スタを備え、このフローティングゲートにおける電子注
入量を制御することでトランジスタの電流値を変化さ
せ、これにより信号線における電流値を任意に制御する
ことができる。これにより、一段落ちによる入力電圧降
下等の、様々なアプリケーション回路に対し、入力信号
の電流値を最適値に設定できる。したがって、半導体集
積回路の製造時に所定の抵抗値のプルアップ用抵抗やプ
ルダウン用抵抗を製造する必要がなく、しかも拡散によ
り抵抗を製造する際に生じる拡散ばらつきによる抵抗値
のばらつき等も生じることがなく、高精度のプルアップ
またはプルダウン用抵抗を容易に得ることが可能とな
る。
【図１】本発明の第１の実施形態の回路図である。
【図２】本発明の第２の実施形態の回路図である。
【図３】従来のプルアップ抵抗を有する入力回路とその
動作を説明するための波形図である。
動作を説明するための波形図である。
１０１，２０１ 入力端子 １０２，２０２ 信号線 １０３，２０３ 入力バッファ １０４，２０４ 電圧印加端子 １０６，１０７ ＰＭＯＳトランジスタ １１０ フローティングゲートを有するＮＭＯＳトラン
ジスタ ２０６，２０７ ＮＭＯＳトランジスタ ２１０ フローティングゲートを有するＰＭＯＳトラン
ジスタ １１１，２１１ フローティングゲート １１２，２１２ コントロールゲート
ジスタ ２０６，２０７ ＮＭＯＳトランジスタ ２１０ フローティングゲートを有するＰＭＯＳトラン
ジスタ １１１，２１１ フローティングゲート １１２，２１２ コントロールゲート
Claims (4)
- 【請求項１】 半導体集積回路の入出力用の信号線にフ
ローティングゲートを有するＭＯＳトランジスタが接続
され、このＭＯＳトランジスタのコントロールゲートに
電圧印加端子が接続され、この電圧印加端子の供給電圧
を変化制御することでそのフローティングゲートの電子
注入量を制御してソース・ドレイン電流を制御し、前記
信号線の電流を変化制御する構成としたことを特徴とす
る半導体集積回路。 - 【請求項２】 前記ＭＯＳトランジスタのソース・ドレ
インがカレントミラー回路の一方の電流路に接続され、
このカレントミラー回路の他方の電流路に前記信号線が
接続されてなる請求項１の半導体集積回路。 - 【請求項３】 ＣＭＯＳ構造の半導体集積回路における
プルアップ用抵抗回路において、ソースが高電位電源に
接続されるディメンションの同じ第１のＰＭＯＳトラン
ジスタと第２のＰＭＯＳトランジスタのゲートが互いに
接続され、第１のＰＭＯＳトランジスタのゲートとドレ
インが接続される電流路を介して、フローティングゲー
トを有するＮＭＯＳトランジスタが接続され、前記ＮＭ
ＯＳトランジスタのソースは接地電位電源に接続され、
かつそのコントロールゲートには電圧印加端子が接続さ
れ、前記第２のＰＭＯＳトランジスタのドレインに接続
される電流路が信号線を介して入出力端子に接続されて
いることを特徴とする半導体集積回路。 - 【請求項４】 ＣＭＯＳ構造の半導体回路におけるプル
ダウン用抵抗回路において、ソースが接地電位電源に接
続されるディメンションの同じ第１のＮＭＯＳトランジ
スタと第２のＮＭＯＳトランジスタのゲートが互いに接
続され、第１のＮＭＯＳトランジスタのゲートとドレイ
ンが接続される電流路を介して、フローティングゲート
を有するＰＭＯＳトランジスタが接続され、前記ＰＭＯ
Ｓトランジスタのソースには高電位電源に接続され、か
つそのコントロールゲートには電圧印加端子が接続さ
れ、第２のＮＭＯＳトランジスタのドレインに接続され
る電流路が信号線を介して入出力端子に接続されている
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8272059A JP3024570B2 (ja) | 1996-10-15 | 1996-10-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8272059A JP3024570B2 (ja) | 1996-10-15 | 1996-10-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10126236A true JPH10126236A (ja) | 1998-05-15 |
| JP3024570B2 JP3024570B2 (ja) | 2000-03-21 |
Family
ID=17508534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8272059A Expired - Fee Related JP3024570B2 (ja) | 1996-10-15 | 1996-10-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3024570B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1864951A3 (en) * | 2003-03-12 | 2008-05-21 | Micron Technology, Inc. | Chalcogenide glass constant current device, and its method of fabrication and operation |
| JP2016129293A (ja) * | 2015-01-09 | 2016-07-14 | 旭化成エレクトロニクス株式会社 | 電圧検出器 |
-
1996
- 1996-10-15 JP JP8272059A patent/JP3024570B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1864951A3 (en) * | 2003-03-12 | 2008-05-21 | Micron Technology, Inc. | Chalcogenide glass constant current device, and its method of fabrication and operation |
| US7542319B2 (en) | 2003-03-12 | 2009-06-02 | Micron Technology, Inc. | Chalcogenide glass constant current device, and its method of fabrication and operation |
| CN101807666A (zh) * | 2003-03-12 | 2010-08-18 | 微米技术有限公司 | 硫族化物恒流器件及其制造方法与动作 |
| JP2016129293A (ja) * | 2015-01-09 | 2016-07-14 | 旭化成エレクトロニクス株式会社 | 電圧検出器 |
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| Publication number | Publication date |
|---|---|
| JP3024570B2 (ja) | 2000-03-21 |
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