JPH1012720A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1012720A JPH1012720A JP8167110A JP16711096A JPH1012720A JP H1012720 A JPH1012720 A JP H1012720A JP 8167110 A JP8167110 A JP 8167110A JP 16711096 A JP16711096 A JP 16711096A JP H1012720 A JPH1012720 A JP H1012720A
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- oxide film
- silicon
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Abstract
(57)【要約】
【課題】 任意の膜厚の絶縁膜を有し、かつ、薄膜化さ
れた活性シリコン層を有するＳＯＩ基板を形成するとと
もに、素子間分離を行い、かつ、表面を平坦化すること
のできる半導体装置の製造方法を提供する。 【解決手段】 ＳＩＭＯＸ法を用いて支持体シリコン基
板１とシリコン酸化膜２と活性シリコン層３とを有して
成るＳＯＩ基板を形成し、活性シリコン層３の所望の位
置をＬＯＣＯＳ酸化を行うことにより、シリコン酸化膜
２に到達する素子間分離用のシリコン酸化膜７を形成す
る。続いて、ＳＯＩ基板のＬＯＣＯＳ酸化を行った面側
に、ポリシリコン層８を堆積させ、熱酸化を行うことに
よりポリシリコン層８を全てシリコン酸化膜９に変化さ
せる。次に、一主表面にシリコン酸化膜１１を有する単
結晶シリコン基板１０を別途用意し、シリコン酸化膜
９，１１が対向するように貼り合わせる。最後に、エッ
チングにより支持体シリコン基板１及びシリコン酸化膜
２を除去する。
れた活性シリコン層を有するＳＯＩ基板を形成するとと
もに、素子間分離を行い、かつ、表面を平坦化すること
のできる半導体装置の製造方法を提供する。 【解決手段】 ＳＩＭＯＸ法を用いて支持体シリコン基
板１とシリコン酸化膜２と活性シリコン層３とを有して
成るＳＯＩ基板を形成し、活性シリコン層３の所望の位
置をＬＯＣＯＳ酸化を行うことにより、シリコン酸化膜
２に到達する素子間分離用のシリコン酸化膜７を形成す
る。続いて、ＳＯＩ基板のＬＯＣＯＳ酸化を行った面側
に、ポリシリコン層８を堆積させ、熱酸化を行うことに
よりポリシリコン層８を全てシリコン酸化膜９に変化さ
せる。次に、一主表面にシリコン酸化膜１１を有する単
結晶シリコン基板１０を別途用意し、シリコン酸化膜
９，１１が対向するように貼り合わせる。最後に、エッ
チングにより支持体シリコン基板１及びシリコン酸化膜
２を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、特にＳＯＩ基板における素子
間分離方法に関する。
方法に関するものであり、特にＳＯＩ基板における素子
間分離方法に関する。
【０００２】
【従来の技術】従来より、素子間分離を行う材料として
ＳＯＩ（Silicon on Insulator）基板が用いられてい
る。
ＳＯＩ（Silicon on Insulator）基板が用いられてい
る。
【０００３】図２は、従来例に係るＳＯＩ基板の製造方
法を示す略断面図である。図２に示すＳＯＩ基板の製造
方法は、ＳＩＭＯＸ（Silicon Implanted Oxidatio
n）法と呼ばれるものであり、単結晶シリコン基板に酸
素イオンをイオン注入及び熱処理を施すことにより、支
持体シリコン基板１とシリコン酸化膜２と活性シリコン
層３とから成るＳＯＩ基板を形成する。
法を示す略断面図である。図２に示すＳＯＩ基板の製造
方法は、ＳＩＭＯＸ（Silicon Implanted Oxidatio
n）法と呼ばれるものであり、単結晶シリコン基板に酸
素イオンをイオン注入及び熱処理を施すことにより、支
持体シリコン基板１とシリコン酸化膜２と活性シリコン
層３とから成るＳＯＩ基板を形成する。
【０００４】また、ＳＯＩ基板の製造方法としては、貼
り合わせＳＯＩ法と呼ばれるものがあり、図３は、従来
例に係るＳＯＩ基板の製造工程を示す略断面図である。
単結晶シリコン基板１０ａ上にシリコン酸化膜１１ａを
形成したものと、単結晶シリコン基板１０ｂ上にシリコ
ン酸化膜１１ｂを形成したものを用意し（図３
（ａ））、シリコン酸化膜１１ａ，１１ｂ同士を貼り合
わせ（図３（ｂ））、単結晶シリコン基板１０ｂを薄膜
化加工を施す（図３（ｃ））ことによりＳＯＩ基板を製
造する。
り合わせＳＯＩ法と呼ばれるものがあり、図３は、従来
例に係るＳＯＩ基板の製造工程を示す略断面図である。
単結晶シリコン基板１０ａ上にシリコン酸化膜１１ａを
形成したものと、単結晶シリコン基板１０ｂ上にシリコ
ン酸化膜１１ｂを形成したものを用意し（図３
（ａ））、シリコン酸化膜１１ａ，１１ｂ同士を貼り合
わせ（図３（ｂ））、単結晶シリコン基板１０ｂを薄膜
化加工を施す（図３（ｃ））ことによりＳＯＩ基板を製
造する。
【０００５】
【発明が解決しようとする課題】ところが、ＳＩＭＯＸ
法を用いてＳＯＩ基板を製造する場合、活性シリコン層
３の厚み精度を極めて高精度に制御することができると
いう利点があるが、シリコン酸化膜２の厚みは、酸素イ
オンの注入量に依存しており、注入電流の限界からくる
注入量限界と、活性シリコン層３の格子欠陥抑制の観点
から０．５μｍ以上の厚みのシリコン酸化膜２を形成す
ることが困難とされており、シリコン酸化膜２の厚みが
０．５μｍ以下に制約されるという問題があった。
法を用いてＳＯＩ基板を製造する場合、活性シリコン層
３の厚み精度を極めて高精度に制御することができると
いう利点があるが、シリコン酸化膜２の厚みは、酸素イ
オンの注入量に依存しており、注入電流の限界からくる
注入量限界と、活性シリコン層３の格子欠陥抑制の観点
から０．５μｍ以上の厚みのシリコン酸化膜２を形成す
ることが困難とされており、シリコン酸化膜２の厚みが
０．５μｍ以下に制約されるという問題があった。
【０００６】また、貼り合わせＳＯＩ法を用いてＳＯＩ
基板を製造する場合、シリコン酸化膜１１ａ，１１ｂを
貼り合わせるため、酸化膜厚を任意に設定することがで
きるという利点があるが、単結晶シリコン基板１０ｂの
薄膜化加工に機械的研磨を用いると、膜厚制御が±５μ
ｍあるため、活性シリコン層の１μｍ以下の薄膜化が精
度的に不可能であるという問題があった。
基板を製造する場合、シリコン酸化膜１１ａ，１１ｂを
貼り合わせるため、酸化膜厚を任意に設定することがで
きるという利点があるが、単結晶シリコン基板１０ｂの
薄膜化加工に機械的研磨を用いると、膜厚制御が±５μ
ｍあるため、活性シリコン層の１μｍ以下の薄膜化が精
度的に不可能であるという問題があった。
【０００７】ここで、膜厚測定結果をフィードバックし
て、局所的に化学的エッチングを行うようにすれば、膜
厚制御が±０．０１μｍ以下のため、活性シリコン層の
薄膜化は原理的に可能であるが、シリコン酸化膜２の膜
厚が厚い場合には、それに比例して反りが大きくなり膜
厚測定誤差を無視することができず、また、反りを緩和
するために、支持体シリコン基板１にシリコン酸化膜を
形成するようにすれば、プラズマが不安定になり、エッ
チング加工が不可能になるという問題があった。
て、局所的に化学的エッチングを行うようにすれば、膜
厚制御が±０．０１μｍ以下のため、活性シリコン層の
薄膜化は原理的に可能であるが、シリコン酸化膜２の膜
厚が厚い場合には、それに比例して反りが大きくなり膜
厚測定誤差を無視することができず、また、反りを緩和
するために、支持体シリコン基板１にシリコン酸化膜を
形成するようにすれば、プラズマが不安定になり、エッ
チング加工が不可能になるという問題があった。
【０００８】また、図４に示すように、ＳＯＩ基板の活
性シリコン層３をＬＯＣＯＳ酸化により素子間分離した
際に、ＬＯＣＯＳ酸化を行うことにより形成されたシリ
コン酸化膜７が活性シリコン層３より盛り上がって形成
され、この盛り上がった部分に配線をする場合に、配線
のための堆積金属がこの盛り上がった部分で薄膜化し断
線する恐れがあった。
性シリコン層３をＬＯＣＯＳ酸化により素子間分離した
際に、ＬＯＣＯＳ酸化を行うことにより形成されたシリ
コン酸化膜７が活性シリコン層３より盛り上がって形成
され、この盛り上がった部分に配線をする場合に、配線
のための堆積金属がこの盛り上がった部分で薄膜化し断
線する恐れがあった。
【０００９】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、任意の膜厚の絶縁膜
を有し、かつ、薄膜化された活性シリコン層を有するＳ
ＯＩ基板を形成するとともに、素子間分離を行い、か
つ、表面を平坦化することのできる半導体装置の製造方
法を提供することにある。
であり、その目的とするところは、任意の膜厚の絶縁膜
を有し、かつ、薄膜化された活性シリコン層を有するＳ
ＯＩ基板を形成するとともに、素子間分離を行い、か
つ、表面を平坦化することのできる半導体装置の製造方
法を提供することにある。
【００１０】
【課題を解決するための手段】請求項１記載の発明は、
ＳＩＭＯＸ法を用いて、支持体シリコン基板と該支持体
シリコン基板上に形成された第一絶縁膜と該第一絶縁膜
上に形成された薄膜化された活性シリコン層とを有して
成るＳＯＩ基板を形成し、前記活性シリコン層をＬＯＣ
ＯＳ酸化を行うことにより前記第一絶縁膜に到達する第
二絶縁膜を形成し、前記ＳＯＩ基板のＬＯＣＯＳ酸化を
行った面側に表面が平坦化するまで第三絶縁膜を形成
し、一主表面に第四絶縁膜を有する単結晶シリコン基板
を、前記第三絶縁膜と前記第四絶縁膜とが対向するよう
に貼り合わせ、前記支持体シリコン基板及び第一絶縁膜
をエッチングにより除去するようにしたことを特徴とす
るものである。
ＳＩＭＯＸ法を用いて、支持体シリコン基板と該支持体
シリコン基板上に形成された第一絶縁膜と該第一絶縁膜
上に形成された薄膜化された活性シリコン層とを有して
成るＳＯＩ基板を形成し、前記活性シリコン層をＬＯＣ
ＯＳ酸化を行うことにより前記第一絶縁膜に到達する第
二絶縁膜を形成し、前記ＳＯＩ基板のＬＯＣＯＳ酸化を
行った面側に表面が平坦化するまで第三絶縁膜を形成
し、一主表面に第四絶縁膜を有する単結晶シリコン基板
を、前記第三絶縁膜と前記第四絶縁膜とが対向するよう
に貼り合わせ、前記支持体シリコン基板及び第一絶縁膜
をエッチングにより除去するようにしたことを特徴とす
るものである。
【００１１】請求項２記載の発明は、請求項１記載の半
導体装置の製造方法において、前記第三絶縁膜として、
ＣＶＤ法を用いて形成されたシリコン酸化膜を用いたこ
とを特徴とするものである。
導体装置の製造方法において、前記第三絶縁膜として、
ＣＶＤ法を用いて形成されたシリコン酸化膜を用いたこ
とを特徴とするものである。
【００１２】請求項３記載の発明は、請求項１記載の半
導体装置の製造方法において、前記第三絶縁膜として、
ポリシリコン層を形成した後、熱酸化を行うことにより
変化させたシリコン酸化膜を用いたことを特徴とするも
のである。
導体装置の製造方法において、前記第三絶縁膜として、
ポリシリコン層を形成した後、熱酸化を行うことにより
変化させたシリコン酸化膜を用いたことを特徴とするも
のである。
【００１３】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＳＯＩ基板の素子間分離の製造工程を示す略断面
図である。先ず、単結晶シリコン基板中に酸素イオンを
イオン注入及び熱処理を行うことにより、支持体シリコ
ン基板１と、シリコン酸化膜２と、活性シリコン層３と
から成るＳＯＩ基板を形成する（図１（ａ））。なお、
本実施形態に用いた酸素イオンの注入エネルギーは２０
０keVで、注入ドーズ量は１０18ｃｍ-2のオーダーであ
り、１３００℃で６時間の熱処理を行った。その結果、
活性シリコン層３の膜厚は約０．４μｍ，公差は±５％
となり、シリコン酸化膜２の膜厚は約０．２μｍとな
る。これは、酸素イオンの飛程距離、即ち、酸素イオン
の注入エネルギーで決定されるため、活性シリコン層３
の膜厚を極めて高精度に制御することができる。
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＳＯＩ基板の素子間分離の製造工程を示す略断面
図である。先ず、単結晶シリコン基板中に酸素イオンを
イオン注入及び熱処理を行うことにより、支持体シリコ
ン基板１と、シリコン酸化膜２と、活性シリコン層３と
から成るＳＯＩ基板を形成する（図１（ａ））。なお、
本実施形態に用いた酸素イオンの注入エネルギーは２０
０keVで、注入ドーズ量は１０18ｃｍ-2のオーダーであ
り、１３００℃で６時間の熱処理を行った。その結果、
活性シリコン層３の膜厚は約０．４μｍ，公差は±５％
となり、シリコン酸化膜２の膜厚は約０．２μｍとな
る。これは、酸素イオンの飛程距離、即ち、酸素イオン
の注入エネルギーで決定されるため、活性シリコン層３
の膜厚を極めて高精度に制御することができる。
【００１４】続いて、９００℃，２０分のパイロジェニ
ック（Pyrogenic）酸化を行うことにより約０．７μｍ
のシリコン酸化膜４を形成し（図１（ｂ））、減圧ＣＶ
Ｄ法等を用いてシリコン窒化膜５を約０．２μｍ堆積さ
せた後、シリコン窒化膜５上にフォトレジスト（図示せ
ず）を塗布し、露光，現像を行うことによりフォトレジ
ストを所定形状にパターニングする。所定形状にパター
ニングされたフォトレジストをマスクとして、シリコン
窒化膜５のプラズマエッチングを行うことにより、シリ
コン窒化膜５の所望の位置に開口部６を形成し、プラズ
マアッシング等によりフォトレジストを除去する（図１
（ｃ））。
ック（Pyrogenic）酸化を行うことにより約０．７μｍ
のシリコン酸化膜４を形成し（図１（ｂ））、減圧ＣＶ
Ｄ法等を用いてシリコン窒化膜５を約０．２μｍ堆積さ
せた後、シリコン窒化膜５上にフォトレジスト（図示せ
ず）を塗布し、露光，現像を行うことによりフォトレジ
ストを所定形状にパターニングする。所定形状にパター
ニングされたフォトレジストをマスクとして、シリコン
窒化膜５のプラズマエッチングを行うことにより、シリ
コン窒化膜５の所望の位置に開口部６を形成し、プラズ
マアッシング等によりフォトレジストを除去する（図１
（ｃ））。
【００１５】次に、開口部６が形成されたシリコン窒化
膜５をマスクとして、１１００℃，９０分のパイロジェ
ニック酸化を行うことにより、素子間分離用の約０．９
μｍのシリコン酸化膜７を形成し（図１（ｄ））、プラ
ズマエッチングによりシリコン窒化膜５を除去する（図
１（ｅ））。ここで、シリコン酸化膜７の約１／２は、
活性シリコン層３からの寄与となるので、開口部６の下
の活性シリコン層３は、シリコン酸化膜７に完全に置換
され、シリコン酸化膜７はシリコン酸化膜２に到達す
る。
膜５をマスクとして、１１００℃，９０分のパイロジェ
ニック酸化を行うことにより、素子間分離用の約０．９
μｍのシリコン酸化膜７を形成し（図１（ｄ））、プラ
ズマエッチングによりシリコン窒化膜５を除去する（図
１（ｅ））。ここで、シリコン酸化膜７の約１／２は、
活性シリコン層３からの寄与となるので、開口部６の下
の活性シリコン層３は、シリコン酸化膜７に完全に置換
され、シリコン酸化膜７はシリコン酸化膜２に到達す
る。
【００１６】次に、エピタキシャル成長装置を用いてポ
リシリコン層８を約３μｍ形成する（図１（ｆ））。こ
の際、シリコン酸化膜７を形成したことによる盛り上が
りは、ポリシリコン層８を約３μｍ堆積させることによ
り平坦化される。
リシリコン層８を約３μｍ形成する（図１（ｆ））。こ
の際、シリコン酸化膜７を形成したことによる盛り上が
りは、ポリシリコン層８を約３μｍ堆積させることによ
り平坦化される。
【００１７】次に、１１００℃，３００分のパイロジェ
ニック酸化を行うことにより、ポリシリコン層８をシリ
コン酸化膜９に変化させる（図１（ｇ））。ここで、ポ
リシリコン層８の酸化レートは、単結晶シリコンの約２
倍である。
ニック酸化を行うことにより、ポリシリコン層８をシリ
コン酸化膜９に変化させる（図１（ｇ））。ここで、ポ
リシリコン層８の酸化レートは、単結晶シリコンの約２
倍である。
【００１８】なお、本実施形態においては、エピタキシ
ャル成長装置を用いてポリシリコン層８を形成した後
に、パイロジェニック酸化を行うことによりポリシリコ
ン層８をシリコン酸化膜９に変化させるようにしたが、
これに限定される必要はなく、ＣＶＤ法等により直接シ
リコン酸化膜９を形成するようにすれば、図１（ｇ）の
工程を省略することができる。
ャル成長装置を用いてポリシリコン層８を形成した後
に、パイロジェニック酸化を行うことによりポリシリコ
ン層８をシリコン酸化膜９に変化させるようにしたが、
これに限定される必要はなく、ＣＶＤ法等により直接シ
リコン酸化膜９を形成するようにすれば、図１（ｇ）の
工程を省略することができる。
【００１９】次に、単結晶シリコン基板１０を別途用意
し、１１００℃，１５０分のパイロジェニック酸化を行
うことにより約１μｍのシリコン酸化膜１１を形成し
（図１（ｈ））、図１（ｇ）と図１（ｈ）で形成された
２枚のウェハを、シリコン酸化膜９，１１が対向するよ
うに貼り合わせる（図１（ｉ））。
し、１１００℃，１５０分のパイロジェニック酸化を行
うことにより約１μｍのシリコン酸化膜１１を形成し
（図１（ｈ））、図１（ｇ）と図１（ｈ）で形成された
２枚のウェハを、シリコン酸化膜９，１１が対向するよ
うに貼り合わせる（図１（ｉ））。
【００２０】次に、単結晶シリコン基板１０の大部分を
研削及び研磨工程により除去した後、約７５℃に加熱し
た水酸化カリウム（ＫＯＨ）水溶液を用いてエッチング
を行うことにより、単結晶シリコン基板１を除去する
（図１（ｊ））。この際、シリコン酸化膜１１は、エッ
チングストッパ層として作用する。
研削及び研磨工程により除去した後、約７５℃に加熱し
た水酸化カリウム（ＫＯＨ）水溶液を用いてエッチング
を行うことにより、単結晶シリコン基板１を除去する
（図１（ｊ））。この際、シリコン酸化膜１１は、エッ
チングストッパ層として作用する。
【００２１】最後に、１４％フッ酸処理を約１分行うこ
とにより、シリコン酸化膜１１を除去し、素子間分離が
行われたＳＯＩ基板を製造する。
とにより、シリコン酸化膜１１を除去し、素子間分離が
行われたＳＯＩ基板を製造する。
【００２２】従って、本実施形態においては、シリコン
酸化膜９とシリコン酸化膜１１とを貼り合わせるように
したので、任意の厚さのシリコン酸化膜を有するＳＯＩ
基板を形成することができる。また、ＳＩＭＯＸ法を用
いていることにより、活性シリコン層３の厚さを高精度
に薄膜化することができる。また、ＬＯＣＯＳ酸化によ
り形成されたシリコン酸化膜７が上下反転するように、
シリコン酸化膜９とシリコン酸化膜１１とを貼り合わせ
ているので、素子形成領域の面積が従来より大きくな
り、パターン形成のための有効面積を従来より大きくす
ることができる。更に、ＳＩＭＯＸ法により形成された
シリコン酸化膜２をエッチングストップ層として支持体
シリコン基板１をエッチングにより除去した後、シリコ
ン酸化膜２をエッチングにより除去するようにしたの
で、表面が平坦化され、素子形成領域間の配線が薄膜化
するのを防止することができる。
酸化膜９とシリコン酸化膜１１とを貼り合わせるように
したので、任意の厚さのシリコン酸化膜を有するＳＯＩ
基板を形成することができる。また、ＳＩＭＯＸ法を用
いていることにより、活性シリコン層３の厚さを高精度
に薄膜化することができる。また、ＬＯＣＯＳ酸化によ
り形成されたシリコン酸化膜７が上下反転するように、
シリコン酸化膜９とシリコン酸化膜１１とを貼り合わせ
ているので、素子形成領域の面積が従来より大きくな
り、パターン形成のための有効面積を従来より大きくす
ることができる。更に、ＳＩＭＯＸ法により形成された
シリコン酸化膜２をエッチングストップ層として支持体
シリコン基板１をエッチングにより除去した後、シリコ
ン酸化膜２をエッチングにより除去するようにしたの
で、表面が平坦化され、素子形成領域間の配線が薄膜化
するのを防止することができる。
【００２３】なお、本実施形態の各層の膜厚は、本実施
形態に用いた膜厚に限定されるものではない。
形態に用いた膜厚に限定されるものではない。
【００２４】
【発明の効果】請求項１乃至請求項３記載の発明は、Ｓ
ＩＭＯＸ法を用いて、支持体シリコン基板と支持体シリ
コン基板上に形成された第一絶縁膜と第一絶縁膜上に形
成された薄膜化された活性シリコン層とを有して成るＳ
ＯＩ基板を形成し、活性シリコン層をＬＯＣＯＳ酸化を
行うことにより第一絶縁膜に到達する第二絶縁膜を形成
し、ＳＯＩ基板のＬＯＣＯＳ酸化を行った面側に表面が
平坦化するまで第三絶縁膜を形成し、一主表面に第四絶
縁膜を有する単結晶シリコン基板を、第三絶縁膜と第四
絶縁膜とが対向するように貼り合わせ、支持体シリコン
基板及び第一絶縁膜をエッチングにより除去するように
したので、第三絶縁膜と第四絶縁膜とを貼り合わせるこ
とにより任意の厚さの絶縁膜を形成することができ、ま
た、ＳＩＭＯＸ法を用いていることにより、活性シリコ
ン層の厚さを高精度に薄膜化することができ、また、第
三絶縁膜と第四絶縁膜とが対向するように貼り合わせて
いるので、第二絶縁膜が上下反転することになり、素子
形成領域の面積が従来より大きくなり、パターン形成の
ための有効面積を従来より大きくすることができ、更
に、ＳＩＭＯＸ法により形成された第一絶縁膜をエッチ
ングストップ層として単結晶シリコン基板を除去した
後、第一絶縁膜を除去するようにしているので、表面が
良好な平坦性を有しており、任意の膜厚の絶縁膜を有
し、かつ、薄膜化された活性シリコン層を有するＳＯＩ
基板を形成するとともに、素子間分離を行い、かつ、表
面を平坦化することのできる半導体装置の製造方法を提
供することができた。
ＩＭＯＸ法を用いて、支持体シリコン基板と支持体シリ
コン基板上に形成された第一絶縁膜と第一絶縁膜上に形
成された薄膜化された活性シリコン層とを有して成るＳ
ＯＩ基板を形成し、活性シリコン層をＬＯＣＯＳ酸化を
行うことにより第一絶縁膜に到達する第二絶縁膜を形成
し、ＳＯＩ基板のＬＯＣＯＳ酸化を行った面側に表面が
平坦化するまで第三絶縁膜を形成し、一主表面に第四絶
縁膜を有する単結晶シリコン基板を、第三絶縁膜と第四
絶縁膜とが対向するように貼り合わせ、支持体シリコン
基板及び第一絶縁膜をエッチングにより除去するように
したので、第三絶縁膜と第四絶縁膜とを貼り合わせるこ
とにより任意の厚さの絶縁膜を形成することができ、ま
た、ＳＩＭＯＸ法を用いていることにより、活性シリコ
ン層の厚さを高精度に薄膜化することができ、また、第
三絶縁膜と第四絶縁膜とが対向するように貼り合わせて
いるので、第二絶縁膜が上下反転することになり、素子
形成領域の面積が従来より大きくなり、パターン形成の
ための有効面積を従来より大きくすることができ、更
に、ＳＩＭＯＸ法により形成された第一絶縁膜をエッチ
ングストップ層として単結晶シリコン基板を除去した
後、第一絶縁膜を除去するようにしているので、表面が
良好な平坦性を有しており、任意の膜厚の絶縁膜を有
し、かつ、薄膜化された活性シリコン層を有するＳＯＩ
基板を形成するとともに、素子間分離を行い、かつ、表
面を平坦化することのできる半導体装置の製造方法を提
供することができた。
【図１】本発明の一実施形態に係るＳＯＩ基板の素子間
分離の製造工程を示す略断面図である。
分離の製造工程を示す略断面図である。
【図２】従来例に係るＳＯＩ基板の製造方法を示す略断
面図である。
面図である。
【図３】従来例に係るＳＯＩ基板の製造工程を示す略断
面図である。
面図である。
【図４】従来例に係るＳＯＩ基板の素子間分離方法を示
す略断面図である。
す略断面図である。
１ 支持体シリコン基板 ２ シリコン酸化膜 ３ 活性シリコン層 ４ シリコン酸化膜 ５ シリコン窒化膜 ６ 開口部 ７ シリコン酸化膜 ８ ポリシリコン層 ９ シリコン酸化膜 １０，１０ａ，１０ｂ 単結晶シリコン基板 １１，１１ａ，１１ｂ シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 21/265 Ｊ 21/94 Ａ (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (3)
- 【請求項１】 ＳＩＭＯＸ法を用いて、支持体シリコン
基板と該支持体シリコン基板上に形成された第一絶縁膜
と該第一絶縁膜上に形成された薄膜化された活性シリコ
ン層とを有して成るＳＯＩ基板を形成し、前記活性シリ
コン層をＬＯＣＯＳ酸化を行うことにより前記第一絶縁
膜に到達する第二絶縁膜を形成し、前記ＳＯＩ基板のＬ
ＯＣＯＳ酸化を行った面側に表面が平坦化するまで第三
絶縁膜を形成し、一主表面に第四絶縁膜を有する単結晶
シリコン基板を、前記第三絶縁膜と前記第四絶縁膜とが
対向するように貼り合わせ、前記支持体シリコン基板及
び第一絶縁膜をエッチングにより除去するようにしたこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第三絶縁膜として、ＣＶＤ法を用い
て形成されたシリコン酸化膜を用いたことを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第三絶縁膜として、ポリシリコン層
を形成した後、熱酸化を行うことにより変化させたシリ
コン酸化膜を用いたことを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167110A JPH1012720A (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167110A JPH1012720A (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012720A true JPH1012720A (ja) | 1998-01-16 |
Family
ID=15843625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8167110A Pending JPH1012720A (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012720A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010109746A1 (ja) * | 2009-03-27 | 2010-09-30 | パナソニック株式会社 | 半導体装置及びその製造方法 |
-
1996
- 1996-06-27 JP JP8167110A patent/JPH1012720A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010109746A1 (ja) * | 2009-03-27 | 2010-09-30 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| US8421238B2 (en) | 2009-03-27 | 2013-04-16 | Panasonic Corporation | Stacked semiconductor device with through via |
| JP5412506B2 (ja) * | 2009-03-27 | 2014-02-12 | パナソニック株式会社 | 半導体装置 |
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