JPH1012721A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1012721A JPH1012721A JP16717896A JP16717896A JPH1012721A JP H1012721 A JPH1012721 A JP H1012721A JP 16717896 A JP16717896 A JP 16717896A JP 16717896 A JP16717896 A JP 16717896A JP H1012721 A JPH1012721 A JP H1012721A
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Abstract
(57)【要約】
【課題】 任意の膜厚の絶縁膜を有し、かつ、薄膜化さ
れた活性シリコン層を有するＳＯＩ基板を形成するとと
もに、素子間分離を行い、表面を平坦化することのでき
る半導体装置の製造方法を提供する。 【解決手段】 単結晶シリコン基板１を、ＬＯＣＯＳ酸
化を行うことにより、素子間分離用のシリコン酸化膜５
を形成し、単結晶シリコン基板１のＬＯＣＯＳ酸化を行
った面側にポリシリコン層６を堆積させる。続いて、熱
酸化を行うことによりポリシリコン層６をシリコン酸化
膜７に変化させる。そして、シリコン酸化膜９を一主表
面に有する単結晶シリコン基板８を別途用意し、シリコ
ン酸化膜７，９が対向するように貼りあわせ、シリコン
酸化膜５の少なくとも一部が露出するまで、単結晶シリ
コン基板１の研削，研磨を行う。
れた活性シリコン層を有するＳＯＩ基板を形成するとと
もに、素子間分離を行い、表面を平坦化することのでき
る半導体装置の製造方法を提供する。 【解決手段】 単結晶シリコン基板１を、ＬＯＣＯＳ酸
化を行うことにより、素子間分離用のシリコン酸化膜５
を形成し、単結晶シリコン基板１のＬＯＣＯＳ酸化を行
った面側にポリシリコン層６を堆積させる。続いて、熱
酸化を行うことによりポリシリコン層６をシリコン酸化
膜７に変化させる。そして、シリコン酸化膜９を一主表
面に有する単結晶シリコン基板８を別途用意し、シリコ
ン酸化膜７，９が対向するように貼りあわせ、シリコン
酸化膜５の少なくとも一部が露出するまで、単結晶シリ
コン基板１の研削，研磨を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、特にＳＯＩ基板における素子
間分離方法に関する。
方法に関するものであり、特にＳＯＩ基板における素子
間分離方法に関する。
【０００２】
【従来の技術】従来より、素子間分離を行う材料として
ＳＯＩ（Silicon on Insulator）基板が用いられてい
る。
ＳＯＩ（Silicon on Insulator）基板が用いられてい
る。
【０００３】図２は、従来例に係るＳＯＩ基板の製造方
法を示す略断面図である。図２に示すＳＯＩ基板の製造
方法は、ＳＩＭＯＸ（Silicon Implanted Oxidatio
n）法と呼ばれるものであり、単結晶シリコン基板に酸
素イオンをイオン注入及び熱処理を施すことにより、支
持体シリコン基板１０とシリコン酸化膜１１と活性シリ
コン層１２とから成るＳＯＩ基板を形成する。
法を示す略断面図である。図２に示すＳＯＩ基板の製造
方法は、ＳＩＭＯＸ（Silicon Implanted Oxidatio
n）法と呼ばれるものであり、単結晶シリコン基板に酸
素イオンをイオン注入及び熱処理を施すことにより、支
持体シリコン基板１０とシリコン酸化膜１１と活性シリ
コン層１２とから成るＳＯＩ基板を形成する。
【０００４】また、ＳＯＩ基板の製造方法としては、貼
り合わせＳＯＩ法と呼ばれるものがあり、図３は、従来
例に係るＳＯＩ基板の製造工程を示す略断面図である。
単結晶シリコン基板１ａ上にシリコン酸化膜２ａを形成
したものと、単結晶シリコン基板１ｂ上にシリコン酸化
膜２ｂを形成したものを用意し（図３（ａ））、シリコ
ン酸化膜２ａ，２ｂ同士を貼り合わせ（図３（ｂ））、
単結晶シリコン基板１ｂを薄膜化加工を施す（図３
（ｃ））ことによりＳＯＩ基板を製造する。
り合わせＳＯＩ法と呼ばれるものがあり、図３は、従来
例に係るＳＯＩ基板の製造工程を示す略断面図である。
単結晶シリコン基板１ａ上にシリコン酸化膜２ａを形成
したものと、単結晶シリコン基板１ｂ上にシリコン酸化
膜２ｂを形成したものを用意し（図３（ａ））、シリコ
ン酸化膜２ａ，２ｂ同士を貼り合わせ（図３（ｂ））、
単結晶シリコン基板１ｂを薄膜化加工を施す（図３
（ｃ））ことによりＳＯＩ基板を製造する。
【０００５】
【発明が解決しようとする課題】ところが、ＳＩＭＯＸ
法を用いてＳＯＩ基板を製造する場合、活性シリコン層
１２の厚み精度を極めて高精度に制御することができる
という利点があるが、シリコン酸化膜１１の厚みは、酸
素イオンの注入量に依存しており、注入電流の限界から
くる注入量限界と、活性シリコン層１２の格子欠陥抑制
の観点から０．５μｍ以上の厚みのシリコン酸化膜１１
を形成することが困難とされており、シリコン酸化１１
の厚みが０．５μｍ以下に制約されるという問題があっ
た。
法を用いてＳＯＩ基板を製造する場合、活性シリコン層
１２の厚み精度を極めて高精度に制御することができる
という利点があるが、シリコン酸化膜１１の厚みは、酸
素イオンの注入量に依存しており、注入電流の限界から
くる注入量限界と、活性シリコン層１２の格子欠陥抑制
の観点から０．５μｍ以上の厚みのシリコン酸化膜１１
を形成することが困難とされており、シリコン酸化１１
の厚みが０．５μｍ以下に制約されるという問題があっ
た。
【０００６】また、貼り合わせＳＯＩ法を用いてＳＯＩ
基板を製造する場合、シリコン酸化膜２ａ，２ｂを貼り
合わせるため、酸化膜厚を任意に設定することができる
という利点があるが、単結晶シリコン基板１ｂの薄膜化
加工に機械的研磨を用いると、膜厚制御が±５μｍある
ため、活性シリコン層の１μｍ以下の薄膜化が精度的に
不可能であるという問題があった。
基板を製造する場合、シリコン酸化膜２ａ，２ｂを貼り
合わせるため、酸化膜厚を任意に設定することができる
という利点があるが、単結晶シリコン基板１ｂの薄膜化
加工に機械的研磨を用いると、膜厚制御が±５μｍある
ため、活性シリコン層の１μｍ以下の薄膜化が精度的に
不可能であるという問題があった。
【０００７】ここで、膜厚測定結果をフィードバックし
て、局所的に化学的エッチングを行うようにすれば、膜
厚制御が±０．０１μｍ以下のため、活性シリコン層の
薄膜化は原理的に可能であるが、シリコン酸化膜１１の
膜厚が厚い場合には、それに比例して反りが大きくなり
膜厚測定誤差を無視することができず、また、反りを緩
和するために、支持体シリコン基板１にシリコン酸化膜
を形成するようにすれば、プラズマが不安定になり、エ
ッチング加工が不可能になるという問題があった。
て、局所的に化学的エッチングを行うようにすれば、膜
厚制御が±０．０１μｍ以下のため、活性シリコン層の
薄膜化は原理的に可能であるが、シリコン酸化膜１１の
膜厚が厚い場合には、それに比例して反りが大きくなり
膜厚測定誤差を無視することができず、また、反りを緩
和するために、支持体シリコン基板１にシリコン酸化膜
を形成するようにすれば、プラズマが不安定になり、エ
ッチング加工が不可能になるという問題があった。
【０００８】また、図４に示すように、ＳＯＩ基板の活
性シリコン層１２をＬＯＣＯＳ酸化により素子間分離し
た際に、ＬＯＣＯＳ酸化を行うことにより形成されたシ
リコン酸化膜５が活性シリコン層１２より盛り上がって
形成され、この盛り上がった部分に配線をする場合に、
配線のための堆積金属がこの盛り上がった部分で薄膜化
し断線する恐れがあった。
性シリコン層１２をＬＯＣＯＳ酸化により素子間分離し
た際に、ＬＯＣＯＳ酸化を行うことにより形成されたシ
リコン酸化膜５が活性シリコン層１２より盛り上がって
形成され、この盛り上がった部分に配線をする場合に、
配線のための堆積金属がこの盛り上がった部分で薄膜化
し断線する恐れがあった。
【０００９】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、任意の膜厚の絶縁膜
を有し、かつ、薄膜化された活性シリコン層を有するＳ
ＯＩ基板を形成するとともに、素子間分離を行い、か
つ、表面を平坦化することのできる半導体装置の製造方
法を提供することにある。
であり、その目的とするところは、任意の膜厚の絶縁膜
を有し、かつ、薄膜化された活性シリコン層を有するＳ
ＯＩ基板を形成するとともに、素子間分離を行い、か
つ、表面を平坦化することのできる半導体装置の製造方
法を提供することにある。
【００１０】
【課題を解決するための手段】請求項１記載の発明は、
第一単結晶シリコン基板の一主表面をＬＯＣＯＳ酸化を
行うことにより第一絶縁膜を形成し、前記単結晶シリコ
ン基板のＬＯＣＯＳ酸化を行った面側に表面が平坦化す
るまで第二絶縁膜を形成し、一主表面に第三絶縁膜を有
する第二単結晶シリコン基板を、前記第二絶縁膜と前記
第三絶縁膜とが対向するように貼り合わせ、前記第一単
結晶シリコン基板を、前記第一絶縁膜の少なくとも一部
が露出するまで研磨するようにしたことを特徴とするも
のである。
第一単結晶シリコン基板の一主表面をＬＯＣＯＳ酸化を
行うことにより第一絶縁膜を形成し、前記単結晶シリコ
ン基板のＬＯＣＯＳ酸化を行った面側に表面が平坦化す
るまで第二絶縁膜を形成し、一主表面に第三絶縁膜を有
する第二単結晶シリコン基板を、前記第二絶縁膜と前記
第三絶縁膜とが対向するように貼り合わせ、前記第一単
結晶シリコン基板を、前記第一絶縁膜の少なくとも一部
が露出するまで研磨するようにしたことを特徴とするも
のである。
【００１１】請求項２記載の発明は、請求項１記載の半
導体装置の製造方法において、前記第二絶縁膜として、
ＣＶＤ法を用いて形成されたシリコン酸化膜を用いたこ
とを特徴とするものである。
導体装置の製造方法において、前記第二絶縁膜として、
ＣＶＤ法を用いて形成されたシリコン酸化膜を用いたこ
とを特徴とするものである。
【００１２】請求項３記載の発明は、請求項１記載の半
導体装置の製造方法において、前記第二絶縁膜として、
ポリシリコン層を形成した後、熱酸化を行うことにより
変化させたシリコン酸化膜を用いたことを特徴とするも
のである。
導体装置の製造方法において、前記第二絶縁膜として、
ポリシリコン層を形成した後、熱酸化を行うことにより
変化させたシリコン酸化膜を用いたことを特徴とするも
のである。
【００１３】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＳＯＩ基板の素子間分離の製造工程を示す略断面
図である。先ず、単結晶シリコン基板１を９００℃，２
０分のパイロジェニック（Pyrogenic）酸化を行うこと
により、約０．７μｍのシリコン酸化膜２を形成する
（図１（ａ））。
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＳＯＩ基板の素子間分離の製造工程を示す略断面
図である。先ず、単結晶シリコン基板１を９００℃，２
０分のパイロジェニック（Pyrogenic）酸化を行うこと
により、約０．７μｍのシリコン酸化膜２を形成する
（図１（ａ））。
【００１４】続いて、減圧ＣＶＤ法等を用いてシリコン
窒化膜３を約０．２μｍ堆積させた後、シリコン窒化膜
３上にフォトレジスト（図示せず）を塗布し、露光，現
像を行うことによりフォトレジストを所定形状にパター
ニングする。所定形状にパターニングされたフォトレジ
ストをマスクとして、シリコン窒化膜３のプラズマエッ
チングを行うことにより、シリコン窒化膜３の所望の位
置に開口部４を形成し、プラズマアッシング等によりフ
ォトレジストを除去する（図１（ｂ））。
窒化膜３を約０．２μｍ堆積させた後、シリコン窒化膜
３上にフォトレジスト（図示せず）を塗布し、露光，現
像を行うことによりフォトレジストを所定形状にパター
ニングする。所定形状にパターニングされたフォトレジ
ストをマスクとして、シリコン窒化膜３のプラズマエッ
チングを行うことにより、シリコン窒化膜３の所望の位
置に開口部４を形成し、プラズマアッシング等によりフ
ォトレジストを除去する（図１（ｂ））。
【００１５】次に、開口部４が形成されたシリコン窒化
膜３をマスクとして、１１００℃，１００分のパイロジ
ェニック酸化を行うことにより、素子間分離用の約１μ
ｍのシリコン酸化膜５を形成し（図１（ｃ））、プラズ
マエッチングによりシリコン窒化膜３を除去する（図１
（ｄ））。ここで、シリコン酸化膜５の約１／２は、単
結晶シリコン基板１からの寄与となるので、開口部６の
下の単結晶シリコン基板１の約０．５μｍの部分は、シ
リコン酸化膜５に置換される。
膜３をマスクとして、１１００℃，１００分のパイロジ
ェニック酸化を行うことにより、素子間分離用の約１μ
ｍのシリコン酸化膜５を形成し（図１（ｃ））、プラズ
マエッチングによりシリコン窒化膜３を除去する（図１
（ｄ））。ここで、シリコン酸化膜５の約１／２は、単
結晶シリコン基板１からの寄与となるので、開口部６の
下の単結晶シリコン基板１の約０．５μｍの部分は、シ
リコン酸化膜５に置換される。
【００１６】次に、エピタキシャル成長装置を用いてポ
リシリコン層６を約３μｍ形成する（図１（ｅ））。こ
の際、シリコン酸化膜５を形成したことによる盛り上が
りは、ポリシリコン層６を約３μｍ堆積させることによ
り平坦化される。
リシリコン層６を約３μｍ形成する（図１（ｅ））。こ
の際、シリコン酸化膜５を形成したことによる盛り上が
りは、ポリシリコン層６を約３μｍ堆積させることによ
り平坦化される。
【００１７】次に、１１００℃，３００分のパイロジェ
ニック酸化を行うことにより、ポリシリコン層８をシリ
コン酸化膜９に変化させる（図１（ｆ））。ここで、ポ
リシリコン層８の酸化レートは、単結晶シリコンの約２
倍である。
ニック酸化を行うことにより、ポリシリコン層８をシリ
コン酸化膜９に変化させる（図１（ｆ））。ここで、ポ
リシリコン層８の酸化レートは、単結晶シリコンの約２
倍である。
【００１８】なお、本実施形態においては、エピタキシ
ャル成長装置を用いてポリシリコン層６を形成した後
に、パイロジェニック酸化を行うことによりポリシリコ
ン層６をシリコン酸化膜７に変化させるようにしたが、
これに限定される必要はなく、ＣＶＤ法等により直接シ
リコン酸化膜７を形成するようにすれば、図１（ｅ）の
工程を省略することができる。
ャル成長装置を用いてポリシリコン層６を形成した後
に、パイロジェニック酸化を行うことによりポリシリコ
ン層６をシリコン酸化膜７に変化させるようにしたが、
これに限定される必要はなく、ＣＶＤ法等により直接シ
リコン酸化膜７を形成するようにすれば、図１（ｅ）の
工程を省略することができる。
【００１９】次に、単結晶シリコン基板８を別途用意
し、１１００℃，１５０分のパイロジェニック酸化を行
うことにより約１μｍのシリコン酸化膜９を形成し（図
１（ｇ））、図１（ｆ）と図１（ｇ）で形成された２枚
のウェハを、シリコン酸化膜７，９が対向するように貼
り合わせる（図１（ｈ））。
し、１１００℃，１５０分のパイロジェニック酸化を行
うことにより約１μｍのシリコン酸化膜９を形成し（図
１（ｇ））、図１（ｆ）と図１（ｇ）で形成された２枚
のウェハを、シリコン酸化膜７，９が対向するように貼
り合わせる（図１（ｈ））。
【００２０】最後に、単結晶シリコン基板１をシリコン
酸化膜５の少なくとも一部が露出するまで研削，研磨を
行うことにより表面の平坦化を行う。
酸化膜５の少なくとも一部が露出するまで研削，研磨を
行うことにより表面の平坦化を行う。
【００２１】従って、本実施形態においては、シリコン
酸化膜７とシリコン酸化膜９とを貼り合わせるようにし
たので、任意の厚さのシリコン酸化膜を有するＳＯＩ基
板を形成することができる。また、本実施形態において
は素子形成領域の厚さが、ＬＯＣＯＳ酸化を行うことに
より形成されたシリコン酸化膜５の膜厚の約１／２であ
るので、ＬＯＣＯＳ酸化の条件を制御することにより高
精度に素子形成領域を薄膜化することができる。また、
ＬＯＣＯＳ酸化により形成されたシリコン酸化膜５が上
下反転するように、シリコン酸化膜７とシリコン酸化膜
９とを貼り合わせているので、素子形成領域の面積が従
来より大きくなり、パターン形成のための有効面積を従
来より大きくすることができる。更に、シリコン酸化膜
５の少なくとも一部が露出するまで単結晶シリコン基板
１の研削，研磨を行うようにして表面を平坦化したの
で、素子形成領域間の配線が薄膜化するのを防止するこ
とができる。
酸化膜７とシリコン酸化膜９とを貼り合わせるようにし
たので、任意の厚さのシリコン酸化膜を有するＳＯＩ基
板を形成することができる。また、本実施形態において
は素子形成領域の厚さが、ＬＯＣＯＳ酸化を行うことに
より形成されたシリコン酸化膜５の膜厚の約１／２であ
るので、ＬＯＣＯＳ酸化の条件を制御することにより高
精度に素子形成領域を薄膜化することができる。また、
ＬＯＣＯＳ酸化により形成されたシリコン酸化膜５が上
下反転するように、シリコン酸化膜７とシリコン酸化膜
９とを貼り合わせているので、素子形成領域の面積が従
来より大きくなり、パターン形成のための有効面積を従
来より大きくすることができる。更に、シリコン酸化膜
５の少なくとも一部が露出するまで単結晶シリコン基板
１の研削，研磨を行うようにして表面を平坦化したの
で、素子形成領域間の配線が薄膜化するのを防止するこ
とができる。
【００２２】なお、本実施形態における各層の膜厚は、
本実施形態の膜厚に限定されるものではない。
本実施形態の膜厚に限定されるものではない。
【００２３】
【発明の効果】請求項１乃至請求項３記載の発明は、第
一単結晶シリコン基板の一主表面をＬＯＣＯＳ酸化を行
うことにより第一絶縁膜を形成し、単結晶シリコン基板
のＬＯＣＯＳ酸化を行った面側に表面が平坦化するまで
第二絶縁膜を形成し、一主表面に第三絶縁膜を有する第
二単結晶シリコン基板を、第二絶縁膜と第三絶縁膜とが
対向するように貼り合わせ、第一単結晶シリコン基板
を、第一絶縁膜の少なくとも一部が露出するまで研磨す
るようにしたので、第二絶縁膜と第三絶縁膜とを貼り合
わせることにより任意の厚さの絶縁膜を形成することが
でき、また、素子形成領域の厚さが、ＬＯＣＯＳ酸化を
行うことにより形成された第一絶縁膜の膜厚の約１／２
であるので、ＬＯＣＯＳ酸化の条件を制御することによ
り高精度に素子形成領域を薄膜化することができ、ま
た、第二絶縁膜と第三絶縁膜とが対向するように貼り合
わせているので、第一絶縁膜が上下反転することにな
り、素子形成領域の面積が従来より大きくなり、パター
ン形成のための有効面積を従来より大きくすることがで
き、更に、第一単結晶シリコン基板を、第一絶縁膜の少
なくとも一部が露出するまで研磨するようにしているの
で、表面が良好な平坦性を有しており、任意の膜厚の絶
縁膜を有し、かつ、薄膜化された活性シリコン層を有す
るＳＯＩ基板を形成するとともに、素子間分離を行い、
かつ、表面を平坦化することのできる半導体装置の製造
方法を提供することができた。
一単結晶シリコン基板の一主表面をＬＯＣＯＳ酸化を行
うことにより第一絶縁膜を形成し、単結晶シリコン基板
のＬＯＣＯＳ酸化を行った面側に表面が平坦化するまで
第二絶縁膜を形成し、一主表面に第三絶縁膜を有する第
二単結晶シリコン基板を、第二絶縁膜と第三絶縁膜とが
対向するように貼り合わせ、第一単結晶シリコン基板
を、第一絶縁膜の少なくとも一部が露出するまで研磨す
るようにしたので、第二絶縁膜と第三絶縁膜とを貼り合
わせることにより任意の厚さの絶縁膜を形成することが
でき、また、素子形成領域の厚さが、ＬＯＣＯＳ酸化を
行うことにより形成された第一絶縁膜の膜厚の約１／２
であるので、ＬＯＣＯＳ酸化の条件を制御することによ
り高精度に素子形成領域を薄膜化することができ、ま
た、第二絶縁膜と第三絶縁膜とが対向するように貼り合
わせているので、第一絶縁膜が上下反転することにな
り、素子形成領域の面積が従来より大きくなり、パター
ン形成のための有効面積を従来より大きくすることがで
き、更に、第一単結晶シリコン基板を、第一絶縁膜の少
なくとも一部が露出するまで研磨するようにしているの
で、表面が良好な平坦性を有しており、任意の膜厚の絶
縁膜を有し、かつ、薄膜化された活性シリコン層を有す
るＳＯＩ基板を形成するとともに、素子間分離を行い、
かつ、表面を平坦化することのできる半導体装置の製造
方法を提供することができた。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＳＯＩ基板の素子間
分離の製造工程を示す略断面図である。
分離の製造工程を示す略断面図である。
【図２】従来例に係るＳＯＩ基板の製造方法を示す略断
面図である。
面図である。
【図３】従来例に係るＳＯＩ基板の製造工程を示す略断
面図である。
面図である。
【図４】従来例に係るＳＯＩ基板の素子間分離方法を示
す略断面図である。
す略断面図である。
１，１ａ，１ｂ 単結晶シリコン基板 ２，２ａ，２ｂ シリコン酸化膜 ３ シリコン窒化膜 ４ 開口部 ５ シリコン酸化膜 ６ ポリシリコン層 ７ シリコン酸化膜 ８ 単結晶シリコン基板 ９ シリコン酸化膜 １０ 支持体シリコン基板 １１ シリコン酸化膜 １２ 活性シリコン層
フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (3)
- 【請求項１】 第一単結晶シリコン基板の一主表面をＬ
ＯＣＯＳ酸化を行うことにより第一絶縁膜を形成し、前
記単結晶シリコン基板のＬＯＣＯＳ酸化を行った面側に
表面が平坦化するまで第二絶縁膜を形成し、一主表面に
第三絶縁膜を有する第二単結晶シリコン基板を、前記第
二絶縁膜と前記第三絶縁膜とが対向するように貼り合わ
せ、前記第一単結晶シリコン基板を、前記第一絶縁膜の
少なくとも一部が露出するまで研磨するようにしたこと
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記第二絶縁膜として、ＣＶＤ法を用い
て形成されたシリコン酸化膜を用いたことを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第二絶縁膜として、ポリシリコン層
を形成した後、熱酸化を行うことにより変化させたシリ
コン酸化膜を用いたことを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16717896A JPH1012721A (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16717896A JPH1012721A (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012721A true JPH1012721A (ja) | 1998-01-16 |
Family
ID=15844875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16717896A Pending JPH1012721A (ja) | 1996-06-27 | 1996-06-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580128B2 (en) * | 2000-01-07 | 2003-06-17 | Sony Corporation | Semiconductor substrate, semiconductor device, and processes of production of same |
-
1996
- 1996-06-27 JP JP16717896A patent/JPH1012721A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580128B2 (en) * | 2000-01-07 | 2003-06-17 | Sony Corporation | Semiconductor substrate, semiconductor device, and processes of production of same |
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