JPH1012825A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH1012825A
JPH1012825A JP8165469A JP16546996A JPH1012825A JP H1012825 A JPH1012825 A JP H1012825A JP 8165469 A JP8165469 A JP 8165469A JP 16546996 A JP16546996 A JP 16546996A JP H1012825 A JPH1012825 A JP H1012825A
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JP
Japan
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power supply
polycrystalline silicon
semi
wiring
lsi
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JP8165469A
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Hirohisa Masuda
裕久 益田
Masahisa Tashiro
雅久 田代
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
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    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays

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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 特別な面積を必要とせず、既存の領域のみで
電源ノイズを吸収することができるデカップリング容量
を有する半導体集積回路装置を提供する。 【解決手段】 全てのユニットセルの電源／ＧＮＤ専用
のアクティブ領域２３，３２にかかるように多結晶シリ
コン層４３を形成して、ＭＯＳ容量を構成する。つま
り、基板電位をとる拡散層上に多結晶シリコン層４３を
配置することにより、デカップリング容量を得る。した
がって、電源ノイズを抑えることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、セミカスタムＬＳ
Ｉの電源ノイズ吸収機能を有する半導体集積回路装置に
関するものである。
【０００２】
【従来の技術】一般に、従来の半導体集積回路装置は、
ＬＳＩチップのコア部とＩ／Ｏ部の間の各辺に専用配置
領域を設け、ＭＯＳでデカップリング容量を構成し、電
源ノイズを吸収するように構成している。図１４はかか
る従来のセミカスタムＬＳＩのユニットセルの平面図で
ある。
【０００３】この図において、１は１つ分のユニットセ
ルを示しており、Ｐ形トランジスタ２とＮ形トランジス
タ１１からなり、Ｐ形トランジスタ２には、基板電位を
とるためのＮ- 拡散層３が形成されている。４はそのＮ
- 拡散層３内のＮ+ アクティブ領域、５はＰ形基板、６
はＮウエル、７はゲート、８はＰ- 拡散層、９はそのＰ
- 拡散層８内のＰ+ アクティブ領域、１０はＶＤＤ配線
である。
【０００４】一方、Ｎ形トランジスタ１１には、基板電
位をとるためのＰ- 拡散層１２が形成されている。１３
はそのＰ- 拡散層１２内のＰ+ アクティブ領域、１４は
Ｎ-拡散層、１５はＮ- 拡散層１４内のＮ+ アクティブ
領域、１６はゲート、１７はＶｓｓ配線である。
【０００５】
【発明が解決しようとする課題】しかしながら、電源ノ
イズを吸収することができるようなデカップリング容量
を構成するには、ＬＳＩチップ上に大きな面積を必要と
する。また、セミカスタムＬＳＩのような、ＬＳＩチッ
プの高集積度化を図ることが大切な要素の一つとなって
いる分野では、このような面積を特別に設けることは、
ＬＳＩチップに搭載できるゲートが少なくなり、大きな
問題となる。
【０００６】そこで、本発明は、特別な面積を必要とせ
ず、既存の領域のみで電源ノイズを吸収することができ
るデカップリング容量を有する半導体集積回路装置を提
供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕セミカスタムＬＳＩのユニットセルにおいて、電
源／ＧＮＤ専用のＰ+アクティブ領域にかかるように多
結晶シリコン層を配置してデカップリング容量を得るこ
とにより、電源ノイズを抑えるようにしたものである。
【０００８】このように、既存セミカスタムＬＳＩの下
地層である多結晶シリコン層を変更するのみで配線層に
全く影響を与えず、かつ、今まで未使用であった空き領
域を使用することで、特に、既存セミカスタムＬＳＩに
とってデメリットにはならず、大きなデカップリング容
量を得ることができ、電源ノイズを抑えることができ
る。
【０００９】〔２〕セミカスタムＬＳＩにおいて、パッ
ドとその外側の空容量を使ってＬＳＩチップ全体を一周
するように多結晶シリコン配線を３本隣接して配置し
て、多結晶シリコン配線のＭＯＳ容量とフリンジング容
量を得ることにより、電源ノイズを吸収するようにした
ものである。このように、第２の多結晶シリコン配線の
ＭＯＳ容量と、第２の多結晶シリコン配線と第１の多結
晶シリコン配線間、第２の多結晶シリコン配線と第３の
多結晶シリコン配線間のフリンジング（隣接）容量によ
って、大きなデカップリング容量を得ることができ、電
源ノイズを抑えることができる。
【００１０】〔３〕セミカスタムＬＳＩにおいて、ＬＳ
Ｉチップコーナー部に多結晶シリコン配線を配置して、
デカップリング容量を得ることにより、電源ノイズを抑
えるようにしたものである。このように、ＬＳＩチップ
コーナー部に、多結晶シリコン配線を配置することによ
り、デカップリング容量を得ることができ、電源ノイズ
を抑えることができる。
【００１１】〔４〕セミカスタムＬＳＩにおいて、ＬＳ
Ｉチップのコア部を一周するように電源リング幹線を配
置し、この電源リング幹線領域を使用して多結晶シリコ
ン配線を配置し、デカップリング容量を得ることによ
り、電源ノイズを抑えるようにしたものである。このよ
うに、セミカスタムＬＳＩにおいて、ＬＳＩチップのコ
ア部を一周するように電源リング幹線を配置し、この電
源リング幹線領域を使用して多結晶シリコン配線を配置
し、デカップリング容量を得ることにより、電源ノイズ
を抑えることができる。
【００１２】〔５〕セミカスタムＬＳＩにおいて、ＬＳ
Ｉチップのパッド領域部に、多結晶シリコン配線を配置
し、デカップリング容量を得ることにより、電源ノイズ
を抑えるようにしたものである。このように、セミカス
タムＬＳＩにおいて、ＬＳＩチップのパッド領域部に、
アクティブ領域及び多結晶シリコン層を配置し、デカッ
プリング容量を得ることにより、電源ノイズを抑えるこ
とができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。図１は本発明の第１実
施例を示すセミカスタムＬＳＩのユニットセルの平面
図、図２は図１のＡ−Ｂ線断面図、図３はその等価回路
図である。これらの図において、２０はＰ形トランジス
タであり、２１はＰ形基板、２２はＮウエル、２４はＮ
- 拡散層２３内のＮ+ アクティブ領域、２５はＰ- 拡散
層、２６はそのＰ- 拡散層２５内のＰ+ アクティブ領
域、２７はゲート、２８はＶＤＤ配線である。
【００１４】また、Ｎ形トランジスタ３０には、３１は
Ｐ- 拡散層、３２はそのＰ- 拡散層３１内のＰ+ アクテ
ィブ領域、３３はＮ- 拡散層、３４はそのＮ- 拡散層３
３内のＮ+ アクティブ領域、３５はゲート、３６はＶｓ
ｓ配線である。そこで、全てのユニットセルの電源／Ｇ
ＮＤ専用のアクティブ領域２４，３２にかかるように、
多結晶シリコン層４３を形成してＭＯＳ容量を構成す
る。つまり、基板電位をとる拡散層上に多結晶シリコン
層４３を配置することにより、デカップリング容量を得
る。したがって、電源ノイズを抑えることができる。な
お、図２において、４１はゲート酸化膜、４２はフィー
ルド酸化膜である。
【００１５】このように、Ｐ+ アクティブ領域３２と多
結晶シリコン膜４３間、Ｎ+ アクティブ領域２３と多結
晶シリコン層４３間にＭＯＳ容量が形成される。そし
て、フィールド酸化膜４２上の多結晶シリコン層４３
が、この両ＭＯＳ容量を橋渡しする役目をすることで、
図３に示すように、２つのＭＯＳ容量を直列接続された
形のデカップリング容量が構成される。
【００１６】このように構成したので、第１実施例にお
いては、既存セミカスタムＬＳＩの下地層である多結晶
シリコン層を変更するのみで、配線層に全く影響を与え
ず、かつ、今まで未使用であった空き領域を使用するこ
とで、特に、既存セミカスタムＬＳＩにとってデメリッ
トにはならず、大きなデカップリング容量を得ることが
できる。
【００１７】したがって、セミカスタムＬＳＩのユニッ
トセルにおいて、電源／ＧＮＤ専用のＰ+ アクティブ領
域にかかるように多結晶シリコン層を配置して、デカッ
プリング容量を得ることにより、電源ノイズを抑えるこ
とができる。次に、本発明の第２実施例について説明す
る。図４は本発明の第２実施例を示すセミカスタムＬＳ
Ｉのチップの概略平面図、図５はそのセミカスタムＬＳ
Ｉのチップのコーナー部（Ａ部）の拡大概略平面図、図
６は図５のＢ部拡大平面図である。
【００１８】図４において、コア部５１、Ｉ／Ｏ部５
２、コーナー部（Ａ部）５３、電源リング幹線５４、隣
接する３本の多結晶シリコン配線５５からなる。図５に
示すように、パッド５６，５７（ＶＤＤに接続されるパ
ッド５６、ＧＮＤに接続されるパッド５７）と、そのパ
ッドの間の空き領域を使って、チップ全体を一周するよ
うに隣接する３本の多結晶シリコン配線５５を最小配線
間隔で配置する。
【００１９】図６に示すように、隣接する３本の多結晶
シリコン配線、つまり、第１の多結晶シリコン配線５５
Ａ，第２の多結晶シリコン配線５５Ｂ，第３の多結晶シ
リコン配線５５Ｃと、パッド５６，５７から引かれる１
層配線６１，６３を示した。なお、６２，６４はコンタ
クト、６５はＮウエルである。その構成を以下に説明す
る。
【００２０】レイアウトシステムにより、配線工程でＶ
ＤＤ／ＧＮＤセルが配置される。その後、自動でＶＤＤ
セルが置かれると、第２の多結晶シリコン配線５５Ｂに
１層配線６１とコンタクト６２で接続される。また、Ｇ
ＮＤセルが置かれると、第１の多結晶シリコン配線５５
Ａと第３の多結晶シリコン配線５５Ｃに、１層配線６３
とコンタクト６４で接続される。なお、第２の多結晶シ
リコン配線５５Ｂの下はＮ+ アクティブ領域が置かれ、
第１の多結晶シリコン配線５５Ａと第３の多結晶シリコ
ン配線５５Ｃの下にはＰ+ アクティブ領域が置かれ、か
つ、Ｎウエルで基板を分離する。
【００２１】以上の構成によりＭＯＳ容量を得る。この
ように構成したので、第２実施例においては、第２の多
結晶シリコン配線５５ＢのＭＯＳ容量と、第２の多結晶
シリコン配線５５Ｂと第１の多結晶シリコン配線５５Ａ
間、第２の多結晶シリコン配線５５Ｂと第３の多結晶シ
リコン配線５５Ｃ間のフリンジング（隣接）容量によっ
て、大きなデカップリング容量を得ることができる。
【００２２】したがって、セミカスタムＬＳＩにおい
て、パッドとその外側の空き領域を使ってＬＳＩチップ
全体を一周するように多結晶シリコン配線５５Ａ，５５
Ｂ，５５Ｃを３本隣接して配置して、多結晶シリコン配
線のＭＯＳ容量とフリンジング容量を得ることにより、
電源ノイズを吸収することができる。次に、本発明の第
３実施例について説明する。
【００２３】図７は本発明の第３実施例を示すセミカス
タムＬＳＩのチップの概略平面図、図８はそのセミカス
タムＬＳＩのチップのコーナー部（Ａ部）の拡大概略平
面図、図９は図８のコーナー部（Ｃ部）の更なる拡大平
面図である。セミカスタムＬＳＩの概略構成、また、そ
のセミカスタムＬＳＩのチップのコーナー部（Ａ部）の
概略構成は、第２実施例と同様であるので、同一部分に
は同じ符号を付してそれらの説明は省略する。
【００２４】図９に示すように、固定のＶＤＤパッド７
１からＮウエル７２を囲むように、１層配線７３で囲ん
だところに、コンタクト７４でＰ+ アクティブ領域７８
に接続する。また、固定のＧＮＤパッド７５から２層配
線７６を引きコンタクト７４と第２スルーホール（ＶＩ
Ａ２）７９で多結晶シリコン層７７に接続する。なお、
この多結晶シリコン層７７の下はＰ+ アクティブ領域７
８が置かれ、かつ、Ｎウエル７２で基板を分離する。
【００２５】このように、セミカスタムＬＳＩにおい
て、ＬＳＩチップコーナー部に多結晶シリコン配線を配
置して、デカップリング容量を得ることにより、電源ノ
イズを抑えることができる。以上の構成により、ＭＯＳ
容量を得ることができる。次に、本発明の第４実施例に
ついて説明する。
【００２６】図１０は本発明の第４実施例を示すセミカ
スタムＬＳＩのチップの概略平面図、図１１はそのセミ
カスタムＬＳＩのチップのＤ部（電源リング幹線部）の
拡大概略平面図である。図１０に示すセミカスタムＬＳ
Ｉの概略構成は第２実施例と同様である。同じ部分につ
いては同じ符号を付してそれらの説明は省略する。
【００２７】第２実施例及び第３実施例と同様にして、
電源リング幹線５４領域の下層に、図１１に示すよう
に、アクティブ層８１を形成し、その上を多結晶シリコ
ン層８２で覆うことにより、ＭＯＳ容量を得る。なお、
８３はＶＤＤ配線、８４はＧＮＤ配線である。このよう
に、セミカスタムＬＳＩにおいて、ＬＳＩチップのコア
部５１を一周するように電源リング幹線５４を配置し、
この電源リング幹線５４領域を使用して多結晶シリコン
配線を配置し、デカップリング容量を得ることにより、
電源ノイズを抑えることができる。
【００２８】また、第２実施例、第３実施例及び第４実
施例と同様にして、Ｉ／Ｏ部５２の領域の下層にアクテ
ィブ層を形成し、その上に多結晶シリコン層を覆うこと
によりＭＯＳ容量を得るようにすることができる。次
に、本発明の第５実施例について説明する。図１２は本
発明の第５実施例を示すセミカスタムＬＳＩのチップの
概略平面図、図１３はそのセミカスタムＬＳＩのチップ
のコーナー部の拡大概略平面図である。
【００２９】図１２に示すセミカスタムＬＳＩの概略構
成は、第２実施例と同様であり、同じ部分には同じ符号
を付してそれらの説明は省略する。この実施例では、セ
ミカスタムＬＳＩにおいて、ＬＳＩチップのパッド９１
領域部に、多結晶シリコン層及びアクティブ領域９２を
配置し、デカップリング容量を得ることにより、電源ノ
イズを抑えることができる。
【００３０】このように、既存セミカスタムＬＳＩで未
使用であった、空き領域を使用することにより、大きな
デカップリング容量を得ることができる。なお、本発明
は上記実施例に限定されるものではなく、本発明の趣旨
に基づいて種々の変形が可能であり、これらを本発明の
範囲から排除するものではない。
【００３１】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、既存セミカスタム
ＬＳＩの下地層である多結晶シリコン層を変更するのみ
で、配線層に全く影響を与えず、かつ、今まで未使用で
あった空き領域を使用することで、特に、既存セミカス
タムＬＳＩにとってデメリットにはならず、大きなデカ
ップリング容量を得ることができ、電源ノイズを抑える
ことができる。
【００３２】（２）請求項２記載の発明によれば、第２
の多結晶シリコン配線のＭＯＳ容量と、第２の多結晶シ
リコン配線と第１の多結晶シリコン配線間、第２の多結
晶シリコン配線と第３の多結晶シリコン配線間のフリン
ジング（隣接）容量によって、大きなデカップリング容
量を得ることができ、電源ノイズを抑えることができ
る。
【００３３】（３）請求項３記載の発明によれば、ＬＳ
Ｉチップコーナー部に多結晶シリコン配線を配置するこ
とにより、デカップリング容量を得ることができ、電源
ノイズを抑えることができる。 （４）請求項４記載の発明によれば、セミカスタムＬＳ
Ｉにおいて、ＬＳＩチップのコア部を一周するように電
源リング幹線を配置し、この電源リング幹線領域を使用
して多結晶シリコン配線を配置し、デカップリング容量
を得ることにより、電源ノイズを抑えることができる。
【００３４】（５）請求項５記載の発明によれば、セミ
カスタムＬＳＩにおいて、ＬＳＩチップのパッド領域部
に、アクティブ領域及び多結晶シリコン層を配置し、デ
カップリング容量を得ることにより、電源ノイズを抑え
ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すセミカスタムＬＳＩ
のユニットセルの平面図である。
【図２】図１のＡ−Ｂ線断面図である。
【図３】図２における部分の等価回路図である。
【図４】本発明の第２実施例を示すセミカスタムＬＳＩ
のチップの概略平面図である。
【図５】本発明の第２実施例を示すセミカスタムＬＳＩ
のチップのコーナー部（Ａ部）の拡大概略平面図であ
る。
【図６】図５のＢ部拡大平面図である。
【図７】本発明の第３実施例を示すセミカスタムＬＳＩ
のチップの概略平面図である。
【図８】本発明の第３実施例を示すセミカスタムＬＳＩ
のチップのコーナー部（Ａ部）の拡大概略平面図であ
る。
【図９】図８のコーナー部（Ｃ部）の更なる拡大平面図
である。
【図１０】本発明の第４実施例を示すセミカスタムＬＳ
Ｉのチップの概略平面図である。
【図１１】本発明の第４実施例を示すセミカスタムＬＳ
ＩのチップのＤ部（電源リング幹線部）の拡大概略平面
図である。
【図１２】本発明の第５実施例を示すセミカスタムＬＳ
Ｉのチップの概略平面図である。
【図１３】本発明の第５実施例を示すセミカスタムＬＳ
Ｉのチップのコーナー部の拡大概略平面図である。
【図１４】従来のセミカスタムＬＳＩのユニットセルの
平面図である。
【符号の説明】
２０ Ｐ形トランジスタ ２１ Ｐ形基板 ２２，２４，６５，７２ Ｎウエル ２３，３３ Ｎ- 拡散層 ２４，３４ Ｎ+ アクティブ領域 ２５ Ｐ- 拡散層 ２６，３２，７８ Ｐ+ アクティブ領域 ２７，３５ ゲート ２８，８３ ＶＤＤ配線 ３０ Ｎ形トランジスタ ３１ Ｐ- 拡散層 ３６ Ｖｓｓ配線 ４１ ゲート酸化膜 ４２ フィールド酸化膜 ４３，７７，８２ 多結晶シリコン層 ５１ コア部 ５２ Ｉ／Ｏ部 ５３ コーナー部（Ａ部） ５４ 電源リング幹線 ５５ 多結晶シリコン配線 ５５Ａ 第１の多結晶シリコン配線 ５５Ｂ 第２の多結晶シリコン配線 ５５Ｃ 第３の多結晶シリコン配線 ５６，５７ パッド ６１，６３，７３ １層配線 ６２，６４，７４ コンタクト ７１ ＶＤＤパッド ７５ ＧＮＤパッド ７６ ２層配線 ７９ 第２スルーホール（ＶＩＡ２） ８１ アクティブ層 ８３ ＶＤＤ配線 ８４ ＧＮＤ配線 ９１ パッド ９２ 多結晶シリコン層及びアクティブ領域

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 セミカスタムＬＳＩのユニットセルにお
    いて、電源／ＧＮＤ専用のＰ+ アクティブ領域にかかる
    ように多結晶シリコン層を配置してデカップリング容量
    を得ることにより、電源ノイズを抑えることを特徴とす
    る半導体集積回路装置。
  2. 【請求項２】 セミカスタムＬＳＩにおいて、パッドと
    その外側の空き領域を使ってＬＳＩチップ全体を一周す
    るように多結晶シリコン配線を３本隣接して配置して多
    結晶シリコン配線のＭＯＳ容量とフリンジング容量を得
    ることにより、電源ノイズを吸収することを特徴とする
    半導体集積回路装置。
  3. 【請求項３】 セミカスタムＬＳＩにおいて、ＬＳＩチ
    ップコーナー部に多結晶シリコン配線を配置してデカッ
    プリング容量を得ることにより、電源ノイズを抑えるこ
    とを特徴とする半導体集積回路装置。
  4. 【請求項４】 セミカスタムＬＳＩにおいて、ＬＳＩチ
    ップのコア部を一周するように電源リング幹線を配置
    し、該電源リング幹線領域を使用して多結晶シリコン配
    線を配置し、デカップリング容量を得ることにより、電
    源ノイズを抑えることを特徴とする半導体集積回路装
    置。
  5. 【請求項５】 セミカスタムＬＳＩにおいて、ＬＳＩチ
    ップのパッド領域部に多結晶シリコン配線を配置し、デ
    カップリング容量を得ることにより、電源ノイズを抑え
    ることを特徴とする半導体集積回路装置。
JP8165469A 1996-06-26 1996-06-26 半導体集積回路装置 Withdrawn JPH1012825A (ja)

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