JPH10132909A - 外部ピンを用いた多種類のテストモード設定方法及びその回路、該回路を有する装置 - Google Patents

外部ピンを用いた多種類のテストモード設定方法及びその回路、該回路を有する装置

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JPH10132909A
JPH10132909A JP9286995A JP28699597A JPH10132909A JP H10132909 A JPH10132909 A JP H10132909A JP 9286995 A JP9286995 A JP 9286995A JP 28699597 A JP28699597 A JP 28699597A JP H10132909 A JPH10132909 A JP H10132909A
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Abstract

(57)【要約】 【課題】 少ないテストピンで多種類のテストモードを
設定しうる半導体チップのテストモード設定方法及びそ
の回路、該回路を有する装置を提供する。 【解決手段】 前記半導体チップに外部電源を印加し１
００、前記半導体チップの任意の外部ピンを選択して所
定の信号を印加し１０２、前記テストピンに第１レベル
信号を印加して、所定時間後に第２レベル信号を印加す
る１０４と、前記テストピンに印加された第１レベル信
号により、前記外部ピンに印加された信号をラッチし１
０６、前記テストピンに印加された第２レベル信号と、
前記テストピンに印加された第１レベル信号から第２レ
ベル信号に変わることにより出力される所定の信号及び
前記ラッチ信号を論理組合わせて出力する１０８。さら
に、この出力信号をエンコードしてテストモードを選択
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はテストモード設定方
法及びその回路、該回路を有する装置に係り、特に半導
体チップにおいてクロック入力ピンと電源供給ピンとを
除くリードフレーム端子(以下、外部ピン)を用いた多種
類のテストモード設定方法及びその回路、該回路を有す
る装置に関するものである。
【０００２】
【従来の技術】チップ状態で構成された半導体回路を製
造する際に、製造者の立場では多数本のピンをテストピ
ンに割り当てることは容易ではない。なぜなら、テスト
ピンの数が多くなるほど製造コストが高くなり、かりに
多数本のピンをテストピンに割り当てた場合に、テスト
動作が行われた後にはそれらのテストピンは不要のピン
となってしまう。従って、製造者の立場では、できるだ
けテストピンの本数を減らそうとする。普通、１本のピ
ンをテストピンに割り当て、このテストピンに"論理ハ
イ"状態の信号または"論理ロー"状態の信号を印加して
テストモードを設定する。
【０００３】
【発明が解決しょうとする課題】ところが、上記従来の
場合には、前述したように割り当てられるピンが少ない
ためテストモードが限定的となる短所がある外にも、"
論理ハイ"状態として5Vまたは12Vの信号を印加してテス
トモードを設定するために、工程パラメーターに影響を
受ける短所がある。
【０００４】本発明は、前述した問題点を解決するため
に創出されたものであって、少ないテストピンとクロッ
ク入力ピン及び電源供給ピンを除く所望の外部ピンとを
使用して、多種類のテストモードを設定するテストモー
ド設定方法及びその回路を提供することを目的とする。
本発明の他の目的は、前記外部ピンを使用して多種類の
テストモードを設定するテストモード設定回路を有する
半導体チップ等の装置を提供することにある。
【０００５】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明のテストモード設定方法は、テストピンを
具備する半導体チップにおける多種類のテストモードを
設定するテストモード設定方法において、前記半導体チ
ップに外部電源を印加する外部電源印加工程と、前記半
導体チップの任意の外部ピンを選択して所定の信号を印
加する工程と、前記半導体チップのテストピンに第１レ
ベル信号を印加し、所定時間後に第２レベル信号を印加
する工程と、前記テストピンに印加された第１レベル信
号により、前記外部ピンに印加された信号をラッチする
工程と、前記テストピンに印加された第２レベル信号
と、前記テストピンに印加された第１レベル信号から第
２レベル信号に変わることにより出力される所定の信号
及び前記ラッチ信号を論理組合わせて出力する工程とを
含むことを特徴とする。
【０００６】ここで、前記出力された信号を入力してエ
ンコーディングする工程をさらに含む。また、前記第１
レベル信号と第２レベル信号は、各々論理ハイ状態と論
理ロー状態である。叉、本発明のテストモード設定回路
は、テストピン、電源供給ピン、及びクロック供給ピン
を除く外部ピンを用いて多種類のテストモードを設定す
るためのテストモード設定回路において、前記テストピ
ンに印加された信号の状態に応じて、所定数の外部ピン
に印加される所定の状態を有する信号の伝送を制御する
伝送ゲート手段と、外部電源の論理ハイ状態の出力信号
とテストピンに印加された信号とを組合わせて、その出
力信号を決定するフリップフロップ手段と、前記伝送手
段の出力信号と前記テストピンに印加された信号及び前
記フリップフロップ手段の出力信号を各々入力として論
理和する論理和ゲート手段とを含むことを特徴とする。
【０００７】ここで、前記伝送ゲート手段から出力され
る信号をラッチして前記論理和ゲート手段の一側端子に
出力するラッチ手段を更に含む。また、前記論理和ゲー
ト手段の出力信号をエンコーディングするエンコーダを
更にに含む。また、前記テストピンに論理ハイ状態の信
号を印加してから所定時間後、論理ロー状態の信号を印
加する。
【０００８】叉、本発明のテストモード設定回路を有す
る装置は、テストピン、電源供給ピン、及びクロック供
給ピンを除く外部ピンを用いて多種類のテストモードを
設定するためのテストモード設定回路を有する装置にお
いて、前記テストモード設定回路が、前記テストピンに
印加された信号の状態に応じて、所定数の外部ピンに印
加される所定の状態を有する信号の伝送を制御する伝送
制御手段と、前記伝送制御手段からの出力信号をエンコ
ーディングして、テストモードを設定する信号を出力す
るエンコーダとを含むことを特徴とする。
【０００９】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態をさらに詳しく説明する。図１は、本実
施の形態による外部ピンを用いた多種類のテストモード
を設定する方法を説明するための図面である。図１に示
された流れ図に基づきその方法を説明すれば次の通りで
ある。
【００１０】半導体チップに外部電源を印加する(ステ
ップ100)。半導体チップの任意の外部ピンを選択して所
定状態の信号を印加し(ステップ102)、次に、テストピ
ンに第１レベル信号を印加してから、所定時間後に第２
レベル信号を印加する(ステップ104)。ここで、第１レ
ベル信号と第２レベル信号は、各々"論理ハイ"状態の信
号と"論理ロー"状態の信号である。
【００１１】まず、テストピンに印加された第１レベル
信号により、外部ピンに印加された信号をラッチする
(ステップ106)。次に、テストピンに印加された第２レ
ベル信号と、テストピンに印加される信号を第１レベル
信号から第２レベル信号に変化されることにより出力さ
れる所定の信号、及びステップ106でラッチされた信号
を論理的に組合わせて出力する(ステップ108)。
【００１２】ステップ108で出力された信号をエンコー
ディングすることにより(ステップ110)、多種類のテス
トモードを設定することになる。ここで、設定しうるテ
ストモードは選択された外部ピンの本数ｎにより決定さ
れ、設定されるテストモードの種類数は２のｎ乗であ
る。尚、テストピンの数を２つにすれば、テストモード
の種類数は４のｎ乗となる。
【００１３】図２は、本実施の形態よる多数種類のテス
トモードを設定する装置の回路構成の一例を示した図面
であって、１本のテストピンと２本の外部ピンとを用い
る場合を例に説明されているが、テストピンや外部ピン
の本数は本例に限定されないことは、明らかである。こ
こで、ピンP11とピンP12とは、本来のチップの動作で用
いられる外部ピンであり、テストピンTPはテスト用の外
部ピンである。また、第１テストモード端子、第２テス
トモード端子、及び第３テストモード端子はチップ内部
端子であり、第３テストモード端子及び第２テストモー
ド端子に提供される信号は、ピンP11とピンP12に印加さ
れる信号が反転されて印加される。この印加された信号
をエンコーダ２２２でエンコーディングすることによ
り、所望の多種類のテストモードを設定しうる。また、
ピンP11とP12とはテストモードの設定時に使われるが、
テストモード完了時には本来の装置の動作に使われるこ
ととなる。
【００１４】図２に示された装置は、テストピンTPに印
加される信号の状態により、外部ピンP11，P12に印加さ
れた信号の伝送を制御する伝送ゲート部202，208と、そ
れぞれの伝送ゲート部202，208から出力された信号をラ
ッチさせるラッチ部204，210と、外部電源VCCの"論理ハ
イ"状態の出力信号とテストピンに印加された信号とを
組合わせて、その出力信号を決定するフリップフロップ
部220と、ラッチ部204，210の出力信号とテストピンに
印加された信号及びフリップフロップ部220の出力信号
とを各々入力として、論理和するノアゲート部206，21
2、及びノアゲート部206，212の出力信号を入力として
エンコーディングするエンコーダ222よりなる。
【００１５】ここで、フリップフロップ部220は２つの
ノアゲート216，218で構成され、外部電圧VCCが印加さ
れた後は、テストピンに印加される信号が"論理ハイ"状
態か"論理ロー"状態かでその出力が決定されるが、一旦
テストピンに"論理ハイ"状態が印可されると、"論理ハ
イ"状態から"論理ロー"状態に変化してもその出力は変
化しない。また、キャパシタCAP11は安定した電圧を印
加するために使われる。即ち、外部電圧VCCの"論理ハ
イ"状態が印加された時ノードN11は"論理ハイ"状態であ
り、このノードN11の信号はノアゲート216の一側端子B
に入力され、ノードN14は"論理ロー"状態の信号を有す
る。従って、この"論理ロー"状態の信号とテストピンに
印加された状態とにより、ノードN11の状態が決まる。
ここで、テストピンに"論理ハイ"状態の信号が印可され
ると、ノードN11は"論理ロー"状態となる。ノードN11
が"論理ロー"状態になると、ノアゲート216の出力のノ
ードN14は"論理ハイ"状態となる。従って、これ以降は
テストピンの状態が変化しても、ノアゲート218の出力
は"論理ロー"状態を保つ。すなわち、テストピンに印加
される信号が"論理ロー"状態の信号に変わってもノアゲ
ート218の出力は"論理ロー"状態を保つ。
【００１６】図３Ａ乃至図３Ｃは、図２に示された装置
の回路動作を説明するための波形図であって、テストピ
ンに"論理ハイ"状態の信号を印加する場合、"論理ロー"
状態の信号を印加する場合、及び"論理ハイ"から"論理
ロー"状態の信号に変化させて印加する場合における、
第１乃至第３テストモード端子に印加された信号を表し
た図面である。
【００１７】図３Ａ乃至図３Ｃに基づき図２に示された
装置の動作を説明すれば次の通りである。まず、図３Ａ
に示されたように、テストピンに"論理ハイ"状態の信号
を印加して電源VCCを供給すれば、バッファ214には"論
理ハイ"状態の信号が保たれ、第１テストモード端子に"
論理ハイ"状態の信号が印加される。一方、キャパシタC
AP11により安定した電源がフリップフロップ220に供給
されると、フリップフロップ220の出力信号は"論理ロ
ー"状態となり、伝送ゲート部202，208は導通状態とな
るが、ノアゲート216，218の入力端子Bが共に"論理ハ
イ"状態が印可されるので、第２テストモード端子と第
３テストモード端子とには信号が出力されない。従っ
て、この場合は"論理ハイ"状態の信号が第１テストモー
ド端子に印加され、ピンP11とP12端子は本来のピンの目
的の通りに使われることになる。
【００１８】このように、テストピンに印加される信号
を最初から"論理ハイ"状態として印加した場合、第１テ
ストモード端子に印加された"論理ハイ"状態の信号は、
例えばEPROM、EEPROM等に内蔵されたプログラムを書込
または読出すための信号として使われる。図３Ｂはテス
トピンに"論理ロー"状態の信号を印加した場合の波形図
であって、テストピンに"論理ロー"状態の信号を印加し
て電源VCCを印加すると、第１テストモード端子には"論
理ロー"状態の信号が印加される。一方、キャパシタCAP
11により安定した電源がフリップフロップ220に供給さ
れると、フリップフロップ220の出力信号は"論理ハイ"
状態となり、第２テストモード端子と第３テストモード
端子には信号が出力されない。従って、この場合は"論
理ロー"状態の信号が第１テストモード端子に印加さ
れ、ピンP11とP12端子はピンの本来の目的の通りに使わ
れることになる。これは、チップの通常動作状態を表し
ている。
【００１９】ここで、使用者はチップの通常の動作中に
はテストピンに"論理ハイ"状態の信号を印加してはなら
ず、ハードウェア的に接地状態で使用すべきである。し
かし、ノイズ等によりテストピンが"論理ハイ"状態とな
ってもノードN11が"論理ハイ"状態から"論理ロー"状態
に変更されることを防止するために、テストピンとバッ
ファ214との間にノイズフィルター(図示せず)を内蔵す
ることもできる。但し、テストピンに印加される"論理
ロー"状態が安定していればノイズフィルターは不要で
ある。
【００２０】図３Ｃは、テストピンに印加される信号を
一定時間"論理ハイ"状態で印加した後、"論理ロー"状態
に変化させ、第２テストモード端子と第３テストモード
端子とにピンP12とピンP11に印加された信号を反転させ
て出力する場合を説明するための波形図である。この場
合に、設計者はテストの目的に応じてピンP11とピンP12
に印加された信号と同一な信号が第３、第２テストモー
ド端子に印加されるように、更にインバーターを具備す
るように回路を構成しうる。
【００２１】まず、電源を供給してP11とP12に所定レベ
ルの信号を印加し、最初の一定時間テストピンに"論理
ハイ"状態の信号を印加すれば、この"論理ハイ"状態の
信号によりP11とP12に印加される信号がラッチ部204，2
14にラッチされ、フリップフロップ部220の出力は"論理
ロー"状態を保つ。一定時間後、テストピンに"論理ロ
ー"状態の信号を印加すると、伝送ゲート部202、208は
オフされ、ノード11は"論理ロー"状態を保ち続けるため
ノアゲート206、212の出力信号はラッチ部204、210に貯
蔵されたP11とP12に印加された信号を反転させて第３テ
ストモード端子と第２テストモード端子に各々伝達され
る。
【００２２】このように各テストモード端子に伝達され
た信号は内部のテスト信号として直接使用でき、場合に
よってはこの信号をエンコーディングして2のｎ乗個の
テストモードを実現しうる。
【００２３】
【発明の効果】前述したように、本発明によれば、少な
いテストピンの使用で多種類のテストモードを設定しう
るの上に、通常動作で使用される外部ピンの本数を最大
限まで確保できる。
【図面の簡単な説明】
【図１】本実施の形態による外部ピンを用いた多種類の
テストモードを設定する方法を説明するための図面であ
る。
【図２】本実施の形態による外部ピンを用いた多種類の
テストモードを設定する装置のかいろ構成例を説明する
ための図面である。
【図３Ａ】図２に示された装置の動作を説明するための
波形図である。
【図３Ｂ】図２に示された装置の動作を説明するための
波形図である。
【図３Ｃ】図２に示された装置の動作を説明するための
波形図である。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 テストピンを具備する半導体チップにお
    ける多種類のテストモードを設定するテストモード設定
    方法において、 前記半導体チップに外部電源を印加する外部電源印加工
    程と、 前記半導体チップの任意の外部ピンを選択して所定の信
    号を印加する工程と、 前記半導体チップのテストピンに第１レベル信号を印加
    し、所定時間後に第２レベル信号を印加する工程と、 前記テストピンに印加された第１レベル信号により、前
    記外部ピンに印加された信号をラッチする工程と、 前記テストピンに印加された第２レベル信号と、前記テ
    ストピンに印加された第１レベル信号から第２レベル信
    号に変わることにより出力される所定の信号及び前記ラ
    ッチ信号を論理組合わせて出力する工程とを含むことを
    特徴とするテストモード設定方法。
  2. 【請求項２】 前記出力された信号を入力してエンコー
    ディングする工程をさらに含むことを特徴とする請求項
    １に記載のテストモード設定方法。
  3. 【請求項３】 前記第１レベル信号と第２レベル信号
    は、各々論理ハイ状態と論理ロー状態であることを特徴
    とする請求項１に記載のテストモード設定方法。
  4. 【請求項４】 テストピン、電源供給ピン、及びクロッ
    ク供給ピンを除く外部ピンを用いて多種類のテストモー
    ドを設定するためのテストモード設定回路において、 前記テストピンに印加された信号の状態に応じて、所定
    数の外部ピンに印加される所定の状態を有する信号の伝
    送を制御する伝送ゲート手段と、 外部電源の論理ハイ状態の出力信号とテストピンに印加
    された信号とを組合わせて、その出力信号を決定するフ
    リップフロップ手段と、 前記伝送手段の出力信号と前記テストピンに印加された
    信号及び前記フリップフロップ手段の出力信号を各々入
    力として論理和する論理和ゲート手段とを含むことを特
    徴とするテストモード設定回路。
  5. 【請求項５】 前記伝送ゲート手段から出力される信号
    をラッチして前記論理和ゲート手段の一側端子に出力す
    るラッチ手段を更に含むことを特徴とする請求項４に記
    載のテストモード設定回路。
  6. 【請求項６】 前記論理和ゲート手段の出力信号をエン
    コーディングするエンコーダを更にに含むことを特徴と
    する請求項４または５に記載のテストモード設定回路。
  7. 【請求項７】 前記テストピンに論理ハイ状態の信号を
    印加してから所定時間後、論理ロー状態の信号を印加す
    ることを特徴とする請求項４または５または６に記載の
    テストモード設定回路。
  8. 【請求項８】 テストピン、電源供給ピン、及びクロッ
    ク供給ピンを除く外部ピンを用いて多種類のテストモー
    ドを設定するためのテストモード設定回路を有する装置
    において、 前記テストモード設定回路が、 前記テストピンに印加された信号の状態に応じて、所定
    数の外部ピンに印加される所定の状態を有する信号の伝
    送を制御する伝送制御手段と、 前記伝送制御手段からの出力信号をエンコーディングし
    て、テストモードを設定する信号を出力するエンコーダ
    とを含むことを特徴とする装置。
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