JPH10134012A - 情報処理方法および装置 - Google Patents
情報処理方法および装置Info
- Publication number
- JPH10134012A JPH10134012A JP8285432A JP28543296A JPH10134012A JP H10134012 A JPH10134012 A JP H10134012A JP 8285432 A JP8285432 A JP 8285432A JP 28543296 A JP28543296 A JP 28543296A JP H10134012 A JPH10134012 A JP H10134012A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- external storage
- storage device
- storage devices
- spare
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【課題】 データベースをｎ分割してｎ台の外部記憶装
置に分散して格納し、それぞれ別のプロセッサにより分
散処理するとともに、プロセッサ障害により処理が停止
しないように予備のプロセッサを設けた構成において、
高信頼性を維持しながら容易に拡張できる冗長構成を実
現する。 【解決手段】 すべての外部記憶装置２−１〜２−４を
それぞれ２台のプロセッサに接続する構成において、そ
の接続先を予備のプロセッサ１−０だけでなく通常に処
理を行うプロセッサ１−１〜１−４にも分散させる。
置に分散して格納し、それぞれ別のプロセッサにより分
散処理するとともに、プロセッサ障害により処理が停止
しないように予備のプロセッサを設けた構成において、
高信頼性を維持しながら容易に拡張できる冗長構成を実
現する。 【解決手段】 すべての外部記憶装置２−１〜２−４を
それぞれ２台のプロセッサに接続する構成において、そ
の接続先を予備のプロセッサ１−０だけでなく通常に処
理を行うプロセッサ１−１〜１−４にも分散させる。
Description
【０００１】
【発明の属する技術分野】本発明はトランザクション処
理を複数のプロセッサで分散処理する情報処理装置に関
する。特に、信頼性を高めるための冗長構成に関する。
理を複数のプロセッサで分散処理する情報処理装置に関
する。特に、信頼性を高めるための冗長構成に関する。
【０００２】
【従来の技術】大量のトランザクションを処理する場
合、データベースをｎ分割してｎ台の外部記憶装置に分
散して格納し、各外部記憶装置をそれぞれ別のプロセッ
サに接続して、ｎ台のプロセッサにより分散処理するこ
とが一般的である。この場合、プロセッサ障害によりト
ランザクション処理が停止しないように、予備のプロセ
ッサを設け、障害となったプロセッサに接続されている
外部記憶装置を予備のプロセッサに接続する冗長構成が
とられる。
合、データベースをｎ分割してｎ台の外部記憶装置に分
散して格納し、各外部記憶装置をそれぞれ別のプロセッ
サに接続して、ｎ台のプロセッサにより分散処理するこ
とが一般的である。この場合、プロセッサ障害によりト
ランザクション処理が停止しないように、予備のプロセ
ッサを設け、障害となったプロセッサに接続されている
外部記憶装置を予備のプロセッサに接続する冗長構成が
とられる。
【０００３】図２は従来の分散システムの冗長構成を説
明する図であり、プロセッサ３−０〜３−４と、外部記
憶装置４−１〜４−４とを備え、プロセッサ３−１が外
部記憶装置４−１に、プロセッサ３−２が外部記憶装置
４−２に、プロセッサ３−３が外部記憶装置４−３に、
プロセッサ３−５が外部記憶装置４−５に接続され、プ
ロセッサ３−０は外部記憶装置４−１〜４−４にそれぞ
れ接続される。
明する図であり、プロセッサ３−０〜３−４と、外部記
憶装置４−１〜４−４とを備え、プロセッサ３−１が外
部記憶装置４−１に、プロセッサ３−２が外部記憶装置
４−２に、プロセッサ３−３が外部記憶装置４−３に、
プロセッサ３−５が外部記憶装置４−５に接続され、プ
ロセッサ３−０は外部記憶装置４−１〜４−４にそれぞ
れ接続される。
【０００４】この構成において、通常は、プロセッサ３
−ｉ（ｉ＝１、２、３、４）が外部記憶装置４−ｉに格
納されているデータベースをもとにトランザクション処
理を行っている。また、プロセッサ３−０は、予備とし
て待機している。このような構成は、一般に、ｎ＋１予
備構成と言われる。
−ｉ（ｉ＝１、２、３、４）が外部記憶装置４−ｉに格
納されているデータベースをもとにトランザクション処
理を行っている。また、プロセッサ３−０は、予備とし
て待機している。このような構成は、一般に、ｎ＋１予
備構成と言われる。
【０００５】この構成において、プロセッサ３−ｊ（ｊ
＝１、２、３あるいは４）が障害になったとすると、外
部記憶装置３−ｊのデータベースを用いて行っていたト
ランザクション処理ができなくなる。これを回避するた
め、プロセッサ３−０が外部記憶装置３−ｊのデータベ
ースを用いて処理を再開する。
＝１、２、３あるいは４）が障害になったとすると、外
部記憶装置３−ｊのデータベースを用いて行っていたト
ランザクション処理ができなくなる。これを回避するた
め、プロセッサ３−０が外部記憶装置３−ｊのデータベ
ースを用いて処理を再開する。
【０００６】図３は図２に示した構成の修正例を示す。
この修正例では、予備のプロセッサの１本のチャネルに
複数の外部記憶装置をバス接続する。すなわち、図３に
示した構成では、プロセッサ５−０〜５−４と、外部記
憶装置５−１〜５−４とを備え、プロセッサ５−１〜５
−４と外部記憶装置６−１〜６−４とは互いに１対１に
接続され、プロセッサ５−０には外部記憶装置６−１〜
６−４がバス接続される。
この修正例では、予備のプロセッサの１本のチャネルに
複数の外部記憶装置をバス接続する。すなわち、図３に
示した構成では、プロセッサ５−０〜５−４と、外部記
憶装置５−１〜５−４とを備え、プロセッサ５−１〜５
−４と外部記憶装置６−１〜６−４とは互いに１対１に
接続され、プロセッサ５−０には外部記憶装置６−１〜
６−４がバス接続される。
【０００７】
【発明が解決しようとする課題】プロセッサが障害とな
った場合にトランザクション処理に支障をきたさないた
めには、データベースを格納している外部記憶装置を少
なくとも２台のプロセッサに接続することが必要とな
る。しかし、すべての外部記憶装置を予備のプロセッサ
に接続する場合には、予備のプロセッサのチャネル数が
増加するため、ｎを大きくできない欠点がある。また、
外部記憶装置をバス接続する場合にも、予備のプロセッ
サが外部記憶装置との間でデータ転送を行うチャネルの
データ転送速度が低下し、プロセッサおよび外部記憶装
置を増設する場合の工事が大変であり、接続できる外部
記憶装置数に制約があるため、同様にｎを大きくするこ
とはできない。すなわち、従来の技術では、物理的かつ
性能的に、ｎを増加することが困難であった。
った場合にトランザクション処理に支障をきたさないた
めには、データベースを格納している外部記憶装置を少
なくとも２台のプロセッサに接続することが必要とな
る。しかし、すべての外部記憶装置を予備のプロセッサ
に接続する場合には、予備のプロセッサのチャネル数が
増加するため、ｎを大きくできない欠点がある。また、
外部記憶装置をバス接続する場合にも、予備のプロセッ
サが外部記憶装置との間でデータ転送を行うチャネルの
データ転送速度が低下し、プロセッサおよび外部記憶装
置を増設する場合の工事が大変であり、接続できる外部
記憶装置数に制約があるため、同様にｎを大きくするこ
とはできない。すなわち、従来の技術では、物理的かつ
性能的に、ｎを増加することが困難であった。
【０００８】本発明は、このような課題を解決し、予備
のプロセッサのチャネル数を増やす必要がなく、予備の
プロセッサと外部記憶装置をバス接続する必要もないｎ
＋１予備構成を実現する情報処理方法および装置を提供
することを目的とする。
のプロセッサのチャネル数を増やす必要がなく、予備の
プロセッサと外部記憶装置をバス接続する必要もないｎ
＋１予備構成を実現する情報処理方法および装置を提供
することを目的とする。
【０００９】
【課題を解決するための手段】本発明の第一の観点は情
報処理装置であり、複数ｎ台の外部記憶装置と、これら
の外部記憶装置に格納されたデータを用いてそれぞれ処
理を行うｎ台および予備の１台からなるｎ＋１台のプロ
セッサとを備え、このｎ＋１台のプロセッサのうちｉ番
目（ｉ＝１、２、…、ｎ）のプロセッサにはｉ番目の外
部記憶装置が接続され、０番目のプロセッサは予備用と
して配置された情報処理装置において、ｉ＝ｎ以外のｉ
番目のプロセッサにはさらに、ｉ＋１番目のプロセッサ
の処理を代行できるようにｉ＋１番目の外部記憶装置が
接続され、０番目のプロセッサには１番目のプロセッサ
の処理を代行できるように１番目の外部記憶装置が接続
されたことを特徴とする。
報処理装置であり、複数ｎ台の外部記憶装置と、これら
の外部記憶装置に格納されたデータを用いてそれぞれ処
理を行うｎ台および予備の１台からなるｎ＋１台のプロ
セッサとを備え、このｎ＋１台のプロセッサのうちｉ番
目（ｉ＝１、２、…、ｎ）のプロセッサにはｉ番目の外
部記憶装置が接続され、０番目のプロセッサは予備用と
して配置された情報処理装置において、ｉ＝ｎ以外のｉ
番目のプロセッサにはさらに、ｉ＋１番目のプロセッサ
の処理を代行できるようにｉ＋１番目の外部記憶装置が
接続され、０番目のプロセッサには１番目のプロセッサ
の処理を代行できるように１番目の外部記憶装置が接続
されたことを特徴とする。
【００１０】本発明の第二の観点は情報処理方法であ
り、データベースをｎ台の外部記憶装置にレコード単位
に分割して格納し、ｎ台のプロセッサによりそれぞれ対
応する外部記憶装置に記憶されたデータを使用してトラ
ンザクション処理を行い、ｎ台のプロセッサとは別に１
台のプロセッサを予備用に待機させる情報処理方法にお
いて、ｉ番目（ｉ＝１、２、…、ｎ）のプロセッサがｉ
番目の外部記憶装置を使用してトランザクション処理を
行い、かつ０番目のプロセッサが待機している状態で、
ｊ番目（ｊ＝１、２、…、ｎ）のプロセッサが障害とな
った場合には、ｋ番目（ｋ＝０、…、ｊ−１）のプロセ
ッサがｋ＋１番目の外部記憶装置のデータを使用してト
ランザクション処理を行うことを特徴とする。
り、データベースをｎ台の外部記憶装置にレコード単位
に分割して格納し、ｎ台のプロセッサによりそれぞれ対
応する外部記憶装置に記憶されたデータを使用してトラ
ンザクション処理を行い、ｎ台のプロセッサとは別に１
台のプロセッサを予備用に待機させる情報処理方法にお
いて、ｉ番目（ｉ＝１、２、…、ｎ）のプロセッサがｉ
番目の外部記憶装置を使用してトランザクション処理を
行い、かつ０番目のプロセッサが待機している状態で、
ｊ番目（ｊ＝１、２、…、ｎ）のプロセッサが障害とな
った場合には、ｋ番目（ｋ＝０、…、ｊ−１）のプロセ
ッサがｋ＋１番目の外部記憶装置のデータを使用してト
ランザクション処理を行うことを特徴とする。
【００１１】本発明は、すべての外部記憶装置を少なく
とも２台のプロセッサに接続する点では従来の冗長構成
と同様であるが、接続先を予備のプロセッサだけでなく
通常にトランザクション処理を行うプロセッサにも分散
させることが従来の技術と異なる。したがって、予備プ
ロセッサに多数のチャネルを設ける必要がなく、性能低
下の原因となる予備のプロセッサと外部記憶装置とをバ
ス接続する必要もない。本発明によれば、各プロセッサ
および外部記憶装置にそれぞれ２個のチャネルをあらか
じめ設けておくことで、容易にいくらでも拡張が可能で
ある。高信頼性を維持しながら経済的にｎを大きくする
ことができる。
とも２台のプロセッサに接続する点では従来の冗長構成
と同様であるが、接続先を予備のプロセッサだけでなく
通常にトランザクション処理を行うプロセッサにも分散
させることが従来の技術と異なる。したがって、予備プ
ロセッサに多数のチャネルを設ける必要がなく、性能低
下の原因となる予備のプロセッサと外部記憶装置とをバ
ス接続する必要もない。本発明によれば、各プロセッサ
および外部記憶装置にそれぞれ２個のチャネルをあらか
じめ設けておくことで、容易にいくらでも拡張が可能で
ある。高信頼性を維持しながら経済的にｎを大きくする
ことができる。
【００１２】
【発明の実施の形態】図１は本発明の実施形態を示すブ
ロック構成図であり、ｎ＝４の場合の構成例を示す。こ
の構成例では、複数４台の外部記憶装置２−１〜２−４
と、これらの外部記憶装置２−１〜２−４に格納された
データを用いてそれぞれ処理を行う４台および予備の１
台からなる５台のプロセッサ１−０〜１−５とを備え
る。プロセッサ１−ｉ（ｉ＝１、２、…、４）には外部
記憶装置２−ｉが入出力信号線を介して接続され、プロ
セッサ１−０は予備用である。ｉ＝４以外のプロセッサ
１−ｉにはさらに、プロセッサ１−（ｉ＋１）の処理を
代行できるように外部記憶装置２−（ｉ＋１）が接続さ
れ、プロセッサ１−０には、プロセッサ１−１の処理を
代行できるように外部記憶装置２−１が接続される。
ロック構成図であり、ｎ＝４の場合の構成例を示す。こ
の構成例では、複数４台の外部記憶装置２−１〜２−４
と、これらの外部記憶装置２−１〜２−４に格納された
データを用いてそれぞれ処理を行う４台および予備の１
台からなる５台のプロセッサ１−０〜１−５とを備え
る。プロセッサ１−ｉ（ｉ＝１、２、…、４）には外部
記憶装置２−ｉが入出力信号線を介して接続され、プロ
セッサ１−０は予備用である。ｉ＝４以外のプロセッサ
１−ｉにはさらに、プロセッサ１−（ｉ＋１）の処理を
代行できるように外部記憶装置２−（ｉ＋１）が接続さ
れ、プロセッサ１−０には、プロセッサ１−１の処理を
代行できるように外部記憶装置２−１が接続される。
【００１３】外部記憶装置２−１〜２−４にはデータベ
ースがレコード単位に分割して格納され、通常は、プロ
セッサ１−１〜１−４がそれぞれ対応する外部記憶装置
２−１〜２−４に記憶されたデータを使用してトランザ
クショ処理を行う。プロセッサ１−０は予備として待機
している。
ースがレコード単位に分割して格納され、通常は、プロ
セッサ１−１〜１−４がそれぞれ対応する外部記憶装置
２−１〜２−４に記憶されたデータを使用してトランザ
クショ処理を行う。プロセッサ１−０は予備として待機
している。
【００１４】この構成において、プロセッサ１−ｊ（ｊ
＝１、２、…、ｎ）が障害となった場合には、外部記憶
装置２−ｊのデータベースを使用したトランザクション
処理ができなくなる。そこで、外部記憶装置２−ｊのデ
ータを使用したトランザクション処理をプロセッサ１−
（ｊ−１）で行い、プロセッサ１−（ｊ−１）が行って
いた外部記憶装置２−（ｊ−１）のデータを使用したト
ランザクション処理はプロセッサ１−（ｊ−２）で行
う。以下同様にして、それまでプロセッサ１−１が行っ
ていた外部記憶装置２−１のデータベースを使用したト
ランザクション処理は、プロセッサ１−０で処理する。
＝１、２、…、ｎ）が障害となった場合には、外部記憶
装置２−ｊのデータベースを使用したトランザクション
処理ができなくなる。そこで、外部記憶装置２−ｊのデ
ータを使用したトランザクション処理をプロセッサ１−
（ｊ−１）で行い、プロセッサ１−（ｊ−１）が行って
いた外部記憶装置２−（ｊ−１）のデータを使用したト
ランザクション処理はプロセッサ１−（ｊ−２）で行
う。以下同様にして、それまでプロセッサ１−１が行っ
ていた外部記憶装置２−１のデータベースを使用したト
ランザクション処理は、プロセッサ１−０で処理する。
【００１５】以上の説明ではｎ＝４の場合を説明した
が、ｎが複数であればどのような値でも本発明を同様に
実施できる。一般的に説明すると、ｉ＝１、２、…、ｎ
として、ｉ＝ｎ以外のｉ番目のプロセッサにはｉ番目の
外部記憶装置とｉ＋１番目の外部記憶装置とを接続し、
ｉ＝ｎ番目のプロセッサにはｎ番目の外部記憶装置を接
続し、０番目のプロセッサには１番目の外部記憶装置を
接続する。通常は、ｉ番目のプロセッサがｉ番目の外部
記憶装置のデータベースを使用してトランザクション処
理を行う。０番目のプロセッサは待機している。ｊ番目
（ｊ＝１、２、…、ｎ）のプロセッサが障害となった場
合には、ｋ番目（ｋ＝０、…、ｊ−１）のプロセッサが
ｋ＋１番目の外部記憶装置のデータを使用してトランザ
クション処理を行う。
が、ｎが複数であればどのような値でも本発明を同様に
実施できる。一般的に説明すると、ｉ＝１、２、…、ｎ
として、ｉ＝ｎ以外のｉ番目のプロセッサにはｉ番目の
外部記憶装置とｉ＋１番目の外部記憶装置とを接続し、
ｉ＝ｎ番目のプロセッサにはｎ番目の外部記憶装置を接
続し、０番目のプロセッサには１番目の外部記憶装置を
接続する。通常は、ｉ番目のプロセッサがｉ番目の外部
記憶装置のデータベースを使用してトランザクション処
理を行う。０番目のプロセッサは待機している。ｊ番目
（ｊ＝１、２、…、ｎ）のプロセッサが障害となった場
合には、ｋ番目（ｋ＝０、…、ｊ−１）のプロセッサが
ｋ＋１番目の外部記憶装置のデータを使用してトランザ
クション処理を行う。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
ｎ＋１予備による高信頼化システムを構成する場合に、
予備プロセッサのチャネル数の増加、または入出力ケー
ブル長が長くなるなどの欠点がなく、ｎの増大に対して
柔軟に対応できる。これにより、信頼性の高い分散シス
テムを経済的に構成できる効果がある。
ｎ＋１予備による高信頼化システムを構成する場合に、
予備プロセッサのチャネル数の増加、または入出力ケー
ブル長が長くなるなどの欠点がなく、ｎの増大に対して
柔軟に対応できる。これにより、信頼性の高い分散シス
テムを経済的に構成できる効果がある。
【図１】本発明の実施形態を示すブロック構成図。
【図２】従来の分散システムの冗長構成を説明するブロ
ック構成図。
ック構成図。
【図３】図２に示した構成を修正した従来例を示すブロ
ック構成図。
ック構成図。
１−０〜１−４、３−０〜３−４、５−０〜５−４ プ
ロセッサ ２−１〜２−４、４−１〜４−４、６−１〜６−４ 外
部記憶装置
ロセッサ ２−１〜２−４、４−１〜４−４、６−１〜６−４ 外
部記憶装置
Claims (2)
- 【請求項１】 複数ｎ台の外部記憶装置と、 これらの外部記憶装置に格納されたデータを用いてそれ
ぞれ処理を行うｎ台および予備の１台からなるｎ＋１台
のプロセッサとを備え、 このｎ＋１台のプロセッサのうちｉ番目（ｉ＝１、２、
…、ｎ）のプロセッサには前記ｎ台の外部記憶装置のｉ
番目が接続され、０番目のプロセッサは予備用として配
置された情報処理装置において、 ｉ＝ｎ以外のｉ番目のプロセッサにはさらに、ｉ＋１番
目のプロセッサの処理を代行できるように前記ｎ台の外
部記憶装置のｉ＋１番目が接続され、 前記０番目のプロセッサには１番目のプロセッサの処理
を代行できるように前記ｎ台の外部記憶装置の１番目が
接続されたことを特徴とする情報処理装置。 - 【請求項２】 データベースをｎ台の外部記憶装置にレ
コード単位に分割して格納し、ｎ台のプロセッサにより
それぞれ対応する外部記憶装置に記憶されたデータを使
用してトランザクション処理を行い、前記ｎ台のプロセ
ッサとは別に１台のプロセッサを予備用に待機させる情
報処理方法において、 ｉ番目（ｉ＝１、２、…、ｎ）のプロセッサがｉ番目の
外部記憶装置を使用してトランザクション処理を行い、
かつ０番目のプロセッサが待機している状態で、ｊ番目
（ｊ＝１、２、…、ｎ）のプロセッサが障害となった場
合には、ｋ番目（ｋ＝０、…、ｊ−１）のプロセッサが
ｋ＋１番目の外部記憶装置のデータを使用してトランザ
クション処理を行うことを特徴とする情報処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8285432A JPH10134012A (ja) | 1996-10-28 | 1996-10-28 | 情報処理方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8285432A JPH10134012A (ja) | 1996-10-28 | 1996-10-28 | 情報処理方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10134012A true JPH10134012A (ja) | 1998-05-22 |
Family
ID=17691455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8285432A Pending JPH10134012A (ja) | 1996-10-28 | 1996-10-28 | 情報処理方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10134012A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015528962A (ja) * | 2012-08-03 | 2015-10-01 | フジツウ テクノロジー ソリューションズ インタレクチュアル プロパティ ゲーエムベーハー | 高可用性コンピュータシステム |
-
1996
- 1996-10-28 JP JP8285432A patent/JPH10134012A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015528962A (ja) * | 2012-08-03 | 2015-10-01 | フジツウ テクノロジー ソリューションズ インタレクチュアル プロパティ ゲーエムベーハー | 高可用性コンピュータシステム |
| US9871704B2 (en) | 2012-08-03 | 2018-01-16 | Fujitsu Limited | High-availability computer system, working method and the use thereof |
| US10491488B2 (en) | 2012-08-03 | 2019-11-26 | Fujitsu Limited | High-availability computer system, working method and the use thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3237736B2 (ja) | データ記憶装置のマトリックス構造 | |
| US5388108A (en) | Delayed initiation of read-modify-write parity operations in a raid level 5 disk array | |
| US20090024823A1 (en) | Overlayed separate dma mapping of adapters | |
| US7636867B2 (en) | Memory system with hot swapping function and method for replacing defective memory module | |
| JPH10134012A (ja) | 情報処理方法および装置 | |
| US5428801A (en) | Data array conversion control system for controlling conversion of data arrays being transferred between two processing systems | |
| JPH05314085A (ja) | 複数計算機間の相互稼動待機方式 | |
| US6941408B2 (en) | Bus interface system with two separate data transfer interfaces | |
| JPH07104840B2 (ja) | 分散システムのバツクアツプ方法 | |
| JPS59146266A (ja) | 符号・復号化装置 | |
| JP3186661B2 (ja) | リクエスト管理回路 | |
| JPH0247748A (ja) | データ処理システム | |
| JP3357958B2 (ja) | データ処理装置 | |
| JPH08148572A (ja) | 半導体集積回路 | |
| JP3446645B2 (ja) | 情報処理システム及びそれに用いる周辺デバイス探索処理方法並びにその制御プログラムを記録した記録媒体 | |
| JPS5947908B2 (ja) | 障害処理方式 | |
| JP2778343B2 (ja) | 監視制御装置 | |
| JPS6152752A (ja) | 異常表示回路 | |
| JPS58139234A (ja) | 信号入力方式 | |
| JPS63278159A (ja) | 情報処理装置 | |
| JPS59135554A (ja) | 計算機システム間通信方式 | |
| JPH1078913A (ja) | ライトキャッシュ装置およびライトキャッシュ回路 | |
| JPH0589368A (ja) | 売上データ収集方式 | |
| JPH0223451A (ja) | Ｄｍａ転送方式 | |
| JPH05300261A (ja) | 音声蓄積モジュールの冗長構成方式 |