JPH03269653A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 高速ページ等の高速アクセス・モードを有するメモリ素
子からなるメモリ部を有し、当該メモリ部に対し高速メ
モリのアクセスを可能とするメモリ制御回路に関し、 不連続アクセスによるアクセス時間の損失を低減し、高
速ページ等により高速アクセスが可能なメモリ制御回路
を提供することを目的とし、メモリ部を一定のアドレス
範囲毎に分割した独立動作可能な複数のメモリ・ブロッ
クと、当該各ブロックのアドレス範囲にある行アドレス
のうち、直ちにアクセス可能な最新行アドレス情報をブ
ロック毎に保持するブロック最新行アドレス惰報保持郁
と、最新行アドレスと、アクセス指示されたアドレスと
を比較する比較部と、比較の結果、一致すれば当該行ア
ドレスに対して、アクセスの指示を行い、不一致であれ
ば当該最新行アドレスの更新指示を行う制御信号発生部
と、更新指示があった場合に、最新行アドレスの更新を
行う最新行アドレス更新部とを有する構成である。

（産業上の利用分野） 本発明は、高速ベージモードまたはスタティックモード
な肴するメモリ素子を用いたメモリのメモリ制御回路に
係り、特に、アクセスされたアドレスの解読を行うアド
レス・デコーダと、高速ページまたはスタチック・コラ
ムの高速アクセス・モードを有するメモリ素子からなる
メモリ部とを宥し、当該メモリ部に対し、高速メモリの
アクセスを可能とするメモリ制御回路に関する。

〔従来の技術〕

従来より、高速にメモリにアクセスする手段とティクモ
ードを利用するメモリ制御回路があった。

従来例に係るメモリ制御回路の例として第７図に示すも
のがあった。

同図に示すように、高速ページまたはスタティック・コ
ラムの高速アクセス・モードを有するメモリ素子からな
るメモリ部７２と、当該メモリ部７２に対し、解読され
た前記アドレスに基づいてアクセス指示を行うメモリ制
御信号発生部７１とを宥するものである。

本方式では、解読されたアドレス信号が前記メモリ制御
信号発生部７１にあった場合には、当該発生部７１はＲ
Ａ　Ｓ　（ｒｏｗ　ａｄｄｒｅｓｓ　５ｔｒｏｂｅ）信
号及びＣＡ　Ｓ　（ｃｏｌｕｍｎ　ａｄｄｒｅｓｓ　５
ｔｒｏｂｅ）信号等のメモリ制御信号を発生出力するこ
とになる。

〔発明が解決しようとする課題〕

ところで、高速ベージモード、スタティックモードは連
続した同一行アドレス（ｒｏｗ　ａｄｄｒｅｓｓ　；ロ
ウアドレス）へのアクセスがあった場合のみ有効であり
、連続して異なる行アドレス（ロウアドレス）へのアク
セスが発生した場合には、ＲＡＳ信号プリチャージ時間
確保、ロウアドレス入力、ＲＡＳ信号入力、ロウアドレ
スから列アドレス（ｃｏｌｕｍｎ　ａｄｄｒｅｓｓ；コ
ラムアドレス）への切換えという手順が必要となり、ア
クセス時間が増大（ロスが発生）する。

アクセス時間のロスはメモリの連続アドレスにアクセス
する場合には、コラムアドレス分の１回、例えば２５６
Ｋｘ　４ｂｉｔ　　のＤＲＡＭでは５１２回に１回の割
合でしか発生しない為、あまり問題にならない。しかし
、通常、ＣＰＵによって実行されるソフトウェアのプロ
グラムとデータはメモリ゛の異なる領域に配置される為
メモリへの連続アドレスアクセスが中断されることが多
く、またサイクルスチールにより複数のＤＭＡがメモリ
との間で転送を行う場合にもＤＭＡサイクル毎のアドレ
スに連続性がない為、メモリアクセスのロスが毎回発生
する可能性が高い。従って、実際のシステムでは高速ベ
ージモード、スタティックコラムモードを使用した高速
アクセスを行うことが難しいという問題点を膚していた
。

そこで、本発明はメモリを独立制御が可能なメモリ・ブ
ロックに分割し、夫々のブロック毎に行アドレスを管理
することにより、不連続アドレスアクセスに対するアク
セスロスを低減し、高速ベージモードまたはスタティッ
クコラムモードによる高速アクセスを行うことができる
メモリ制御回路を提供することを目的としてなされたも
のである。

（課題を解決するための手段） 以上の技術的課題を解決するため、本発明は第１図に示
すように、高速ページまたはスタティック・コラムの高
速アクセス・モードを膚するメモリ素子からなるメモリ
部２を有し、当該メモリ部２に対し高速メモリのアクセ
スを可能とするメモリ制御回路において、前記メモリ部
２を一定のアドレス範囲毎に分割した独立動作可能な複
数のメモリ・ブロック２１，２２．〜２ｎと、当該各ブ
ロックのアドレス範囲にある行アドレスのうち、直ちに
アクセス可能な最新行アドレス情報をブロック毎に保持
するブロック最新行アドレス情報保持部５と、最新行ア
ドレスと、アクセス指示されたアドレスとを比較する比
較部４と、比較の結果、一致した場合には、当該行アド
レスに対して、アクセスの指示を行い、不一致の場合に
は、当該最新行アドレスの更新の指示を行う制御信号発
生部１と、更新の指示があった場合に、当該最新行アド
レスの更新を行う最新行アドレス更新部６とを右するも
のである。

〔作用〕

続いて、本発明に係るメモリ制御回路の動作を説明する
。

前記メモリ２に対するアクセスの指示があった場合には
、当該指示に含まれるメモリ位置を表すアドレスが解読
され、当該アドレスはどのメモリ・ブロックに対応した
アドレス範囲に含まれるかが判断される。すると、比較
部４は当該アドレスが含まれるメモリ・ブロック２１゜
２２、〜２ｎに対応して最新行アドレス情報保持部５に
保持されている最新行アドレスと解読された行アドレス
とを比較する。

比較部４により比較された結果、一致した場合には、前
記制御信号発生部ｌは、一致した行アドレスに対して、
アクセスの指示を行うことになる。

一方、解読された行アドレスが前記各ブロック毎最新行
アドレス情報保持部５に保持されている最新アドレスの
どれとも一致しない場合には、前記制御信号発生部１は
、当該行アドレスについては、アクセスを行うことなく
、前記保持部５に保持されている最新アドレスをアクセ
スのあったアドレスに更新するための信号を出力すると
ともに、当該メモリ・ブロックの行アドレスで指定され
たメモリ位置に対し、プリチャージ等の指示を行うこと
なる。

前記制御信号発生部１から更新のための信号が発生する
と、前記最新行アドレス更新部６は最新行アドレス情報
保持部５に保持されている該当するメモリ・ブロックの
最新アドレスの更新を行うことになる。

〔実施例〕

続いて、本発明の実施例について説明する。

本実施例に係るメモリ制御回路を含むシステムの全体概
略ブロック図を第２図に示す。

同図に示すように、本システムは、メモリに対するアク
セス指示等の種々の制御を行うＣＰＵ１７と、ＤＭＡ（
Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）の制御を
行うＤＭＡマスタ１８，１９と、メモリ制御回路１０と
、メモリ郡１２とを有するものである。

当該メモリ郁１２は同図に示すように、全アドレス範囲
を４つに分割し、各アドレス範囲毎に４つのメモリ・ブ
ロック１２１，１２２，１２３゜１２４を対応させたも
のである。

さらに、前記メモリ制御回路１０は同図に示すように、
大きくは、前記最新行アドレス情報保持部５と比較部４
に相当するロウアドレス比較部１０ａと、メモリ制御部
１０ｂとを有するものである。

当該ロウアドレス比較部１０ａは第３図に示し、メモリ
制御部１０ｂは第４図に示されている。

尚、前記ＣＰＵ１７、ＤＭＡマスタ１８゜１９はバスマ
スタを構成するものである。

ロウアドレス比較部１０ａは第３図に示すように、前記
各メモリ・ブロック１２１，１２２゜１２３．１２４に
対応させて、当該各ブロックにおいて、直ちに、アクセ
ス可能な最新行アドレスを保持する前記最新行アドレス
情報保持部５としてのメモリ・ブロック・レジスタ１５
１゜１５２．１５３，１５４と、前記比較部４に対応す
る比較部１４１，１４２，１４３，１４４とを膚するも
のである。

また、前記メモリ制御部１０ｂは第４図に示すように、
指示されたアドレスの解読を行うアドレスデコード郁１
１１と、ロウアドレスヒツト検出部１１２と、メモリア
クセスタイくング発生部１１３とを宥するものである。

さらに、当該ロウアドレスヒツト検出部１１２は同図に
示すように前記ロウアドレス比較部１０からの信号と前
記アドレスデコード部１１１からの解読された信号との
論理積をとるＡＮＤ素子１１２ａ、ｂ、ｃ、ｄと、ＯＲ
素子１１２ｅと、ＦＦ１１２ｆとを膚するもノテある。

ここで、ロウアドレスヒツト検出部１１２及びメモリア
クセスタイミング発生部１１３は前記制御信号発生＄１
に相当するものである。

続いて、本実施例に係るメモリ制御回路の動作を説明す
る。

第２．３，４．５図に示すように、ＣＰＵ１７等のバス
マスタからバスを介して、メモリアクセスのＲ／Ｗ信号
及びアドレス信号があると、前記アドレスデコード部１
１１はバス上のアドレスから各メモリブロックを選択す
る選択信号を出力し、ロック・レジスタ１５１，１５２
，１５３゜１５４に保持されている最新ロウアドレスと
常時比較し、当該アドレスと一致する場合には当該比較
器１４１，１４２，１４３，１４４は一致信号を前記メ
モリ制御部１０ｂのロウアドレスヒツト検出部１１２に
送出する。

当該ヒツト検出部１１２に当該一致信号が入力し、かつ
前記アドレス・デコード郁１１１からのメモリブロック
選択信号があると、これらの信号は前記ＡＮＤ素子で１
１２ａ、ｂ、ｃ、ｄで論理積がとられ、ＯＲ素子１１２
ｅを介しＦＦ１１２ｆに保持される。

また、メモリアクセスタイくング発生郁１１３は前記Ｒ
／Ｗ信号によるメモリアクセスサイクルの検出と、前記
ＨＩＴ信号セットのためのＭＥＭ信号を出力する。

当該ＭＥＭ信号が前記ＦＦ１１２ｆに入力すると、第５
図に示すタイミングでＨＩＴ信号が出力される。当該Ｈ
ＩＴ信号が前記メモリアクセスタイミング発生部１１３
にあると、第５図に示すように、当該発生部１１３は各
メモリ・ブロックに対し、ＲＡＳ１〜４．ＣＡＳＩ〜４
、メモリブロック共通にＷＥ倍信号びロウ／コラムアド
レス切換え信号Ｒ／Ｃの制御を行う。この場合には、前
記メモリアクセスタイミング発生部１１３は該当するメ
モリブロックに対し、対応するＣＡＳ信号のみを制御す
れば良い。

一方、選択されたメモリブロック、例えばメモリ・ブロ
ック１２１が、当該メモリブロックに対応する前記最新
行アドレスと一致しない、いわゆるくスヒットの場合の
動作は第６図に示すように第５図に示したヒツトの場合
と異なる。

当該場合には、同図に示すように、前記メモリアクセス
タイミング発生部１１３はヒツトした場合と異なり、Ｗ
Ａ　Ｉ　Ｔ制御のためのＷＡ　Ｉ　Ｔ信号の出力と、前
記ロウアドレス比較部１０ａの前記レジスタ１５１，１
５２，１５３，１５４更新用の５ＥＴ１〜４信号を出力
すると伴に対応するメモリブロック１に対し、以下の制
御を行うことになる。

すなわち、ＲＡＳＩ信号をハイ（無効）とする。Ｒ／Ｃ
信号によりメモリへの入力アドレスをロウアドレスに切
り換える。バスマスタに対し、ＷＡ　Ｉ　Ｔ信号を出力
してアクセスサイクルを延長する。ＲＡＳＩ信号により
必要なプリチャージ時間を確保した後、再度ロウ（ｌｏ
ｗ；有効）とする。

Ｒ／Ｃ信号によりメモリへの入力アドレスをコラムアド
レスに切り換える。ＣＡＳＩ信号をロウ（ｌｏｗ；有効
）とする。ロウアドレス比較部のレジスタ■を５ＥＴＩ
信号により更新する。

ＷＡＩＴ信号を解除する。これらの制御を行った後、ア
イドル状態に戻る。

尚、以上の説明のうち、アイドル時は各メモリブロック
の最新ロウアドレスを保持する為にＲＡＳ信号１〜４は
常にロウ（ｌｏｗ；有効）状態であり、かつ、ロウアド
レス比較部１０　ａのレジスタ１５１，１５２，１５３
，１５４も各メモリブロックに対応する最新ロウアドレ
スを常に保持する。

〔発明の効果〕

以上説明したように、本発明によれば、メモリを独立制
御可能な小ブロックに分割し、各ブロック毎に最新行ア
ドレスを保持し、各ブロック毎に当該最新行アドレスと
比較することにより独立にアクセスの制御が可能である
。

したがって、不連続なメモリアクセスに対する行アドレ
スのミスヒツト回数は従来に比較してメモリ・ブロック
数分の一倍に低減することになり、結果的に行アドレス
のくスピット時のアクセス時間の損失を減少させ、効果
的に高速ベージモードまたはスタティックコラムモード
による高速アクセスを行うことができ、システム性能の
向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は実施例に係
る全体概略ブロック図、第３図は実施例に係るロウアド
レス比較部を示すブロック図、第４図は実施例に係るメ
モリ制御部を示すブロック図、第５図は実施例に係るロ
ウアドレスヒツト時の概略タイミングチャート、第６図
は実施例に係るロウアドレスミスヒツト時の概略タイミ
ングチャート、及び第７図は従来例に係るブロック図で
ある。 １　（１１２，１１３）・・・制御信号発生部（ロウア
ドレスヒツト検出部、メモリアクセスタイくング発生郁
） ２・・・メモリ部 ２１．２２．〜２ｎ　（１２１，１２２，１２３゜１２
４）・・・メモリ・ブロック ４　（１０ａ）・・・比較部（ロウアドレス比較部）５
　（１０ａ）・・・最新行アドレス情報保持部（ロウア
ドレス比較部） ６・・・最新行アドレス更新部

Claims (1)

1. 【特許請求の範囲】 高速ページまたはスタティック・コラムの高速アクセス
   ・モードを有するメモリ素子からなるメモリ部（２）を
   有し、当該メモリ部（２）に対し高速メモリのアクセス
   を可能とするメモリ制御回路において、 前記メモリ部（２）を一定のアドレス範囲毎に分割した
   独立動作可能な複数のメモリ・ブロック（２１、２２、
   〜２ｎ）と、 当該各ブロックのアドレス範囲にある行アドレスのうち
   、直ちにアクセス可能な最新行アドレス情報をブロック
   毎に保持するブロック最新行アドレス情報保持部（５）
   と、 最新行アドレスと、アクセス指示されたアドレスとを比
   較する比較部（４）と、 比較の結果、一致した場合には、当該行アドレスに対し
   て、アクセスの指示を行い、不一致の場合には、当該最
   新行アドレスの更新の指示を行う制御信号発生部（１）
   と、 更新の指示があった場合に、当該最新行アドレスの更新
   を行う最新行アドレス更新部（６）とを有することを特
   徴とするメモリ制御回路。