JPH10144785A - 半導体装置及びその素子分離方法 - Google Patents
半導体装置及びその素子分離方法Info
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- JPH10144785A JPH10144785A JP8294132A JP29413296A JPH10144785A JP H10144785 A JPH10144785 A JP H10144785A JP 8294132 A JP8294132 A JP 8294132A JP 29413296 A JP29413296 A JP 29413296A JP H10144785 A JPH10144785 A JP H10144785A
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Landscapes
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】
【課題】 広い非活性領域を有する周辺回路部と狭い非
活性領域を有するセルアレイ部をそれぞれＬＯＣＯＳ法
及びトレンチ分離法により分離する方法において、製造
工程を単純化する。 【解決手段】 本発明は、半導体基板上にセルアレイ部
と周辺回路部を有する半導体装置の素子分離方法におい
て、セルアレイ部及び周辺回路部の各活性領域を１回の
フォトリソグラフィ工程を用いて限定する。そして、セ
ルアレイ部の各活性領域に関してはトレンチ分離法を用
いてトレンチにより分離し、周辺回路部の各活性領域に
関してはＬＯＣＯＳ法を用いてフィ−ルド酸化膜により
分離する。これにより、安定した素子分離特性をそのま
ま用いながら、製造工程を単純化することができる。
活性領域を有するセルアレイ部をそれぞれＬＯＣＯＳ法
及びトレンチ分離法により分離する方法において、製造
工程を単純化する。 【解決手段】 本発明は、半導体基板上にセルアレイ部
と周辺回路部を有する半導体装置の素子分離方法におい
て、セルアレイ部及び周辺回路部の各活性領域を１回の
フォトリソグラフィ工程を用いて限定する。そして、セ
ルアレイ部の各活性領域に関してはトレンチ分離法を用
いてトレンチにより分離し、周辺回路部の各活性領域に
関してはＬＯＣＯＳ法を用いてフィ−ルド酸化膜により
分離する。これにより、安定した素子分離特性をそのま
ま用いながら、製造工程を単純化することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、高集積の半導体装
置の素子分離方法及びその方法を適用して得られる半導
体装置に係り、特にトレンチを用いる分離技術とＬＯＣ
ＯＳ（Local Oxidation of Silicon）技術を組合せた半
導体装置の素子分離方法及びその方法を適用して得られ
る半導体装置に関する。
置の素子分離方法及びその方法を適用して得られる半導
体装置に係り、特にトレンチを用いる分離技術とＬＯＣ
ＯＳ（Local Oxidation of Silicon）技術を組合せた半
導体装置の素子分離方法及びその方法を適用して得られ
る半導体装置に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴って素子分離
領域の縮小化が進んでいる。これにより、６４Ｍ級のＤ
ＲＡＭでは０．４５ミクロン技術が、２５６Ｍ級のＤＲ
ＡＭでは０．２５ミクロン技術が求められている。
領域の縮小化が進んでいる。これにより、６４Ｍ級のＤ
ＲＡＭでは０．４５ミクロン技術が、２５６Ｍ級のＤＲ
ＡＭでは０．２５ミクロン技術が求められている。
【０００３】素子分離領域の形成は、半導体製造工程に
おける初期段階の工程であって、活性領域の大きさや後
続工程におけるプロセスマ−ジンを左右する重要な技術
である。
おける初期段階の工程であって、活性領域の大きさや後
続工程におけるプロセスマ−ジンを左右する重要な技術
である。
【０００４】素子分離技術にはトレンチを利用したトレ
ンチ法とＬＯＣＯＳ法とがある。
ンチ法とＬＯＣＯＳ法とがある。
【０００５】図１Ａ及び図１Ｂを参照しながら半導体装
置に一般的に用いられるＬＯＣＯＳ法を説明する。先
ず、シリコン基板１上にパッド酸化膜３と窒化膜５とを
積層して形成して、写真食刻（フォトリソグラフィ）法
によりフィ−ルド領域９（非活性領域）上の窒化膜を取
り除いた後に、フィ−ルド領域９にチャネルストッパ用
のイオン７を注入して図１Ａに示されたように非活性領
域９と活性領域１１とを限定する。
置に一般的に用いられるＬＯＣＯＳ法を説明する。先
ず、シリコン基板１上にパッド酸化膜３と窒化膜５とを
積層して形成して、写真食刻（フォトリソグラフィ）法
によりフィ−ルド領域９（非活性領域）上の窒化膜を取
り除いた後に、フィ−ルド領域９にチャネルストッパ用
のイオン７を注入して図１Ａに示されたように非活性領
域９と活性領域１１とを限定する。
【０００６】次いで、フィ−ルド領域９と活性領域１１
とが分離して形成されたウェ−ハを酸化炉に入れて熱酸
化工程を施すことにより、図１Ｂに示すようなフィ−ル
ド酸化膜１３を形成する。
とが分離して形成されたウェ−ハを酸化炉に入れて熱酸
化工程を施すことにより、図１Ｂに示すようなフィ−ル
ド酸化膜１３を形成する。
【０００７】ＬＯＣＯＳ法においては、フィ−ルド酸化
膜１３の下部に不純物イオンの熱拡散により不純物イオ
ンが再分布されたチャンネルストッパ領域１５が形成さ
れる。また、熱酸化工程の際に、フィ−ルド領域９に隣
接するパッド酸化膜３の両側面が活性領域の方向に酸化
されてバ−ズビ−ク（Bird′s beak）が形成される。こ
れにより、最初のフィ−ルド領域１７に比べて、最終の
フィ−ルド領域２０は、バ−ズビ−ク発生領域１９の大
きさに相当する分だけ広がる。一方、最初の活性領域１
１に比べて、最終の活性領域２３は、バ−ズビ−ク発生
領域１９の大きさに相当する分だけ小さくなる。
膜１３の下部に不純物イオンの熱拡散により不純物イオ
ンが再分布されたチャンネルストッパ領域１５が形成さ
れる。また、熱酸化工程の際に、フィ−ルド領域９に隣
接するパッド酸化膜３の両側面が活性領域の方向に酸化
されてバ−ズビ−ク（Bird′s beak）が形成される。こ
れにより、最初のフィ−ルド領域１７に比べて、最終の
フィ−ルド領域２０は、バ−ズビ−ク発生領域１９の大
きさに相当する分だけ広がる。一方、最初の活性領域１
１に比べて、最終の活性領域２３は、バ−ズビ−ク発生
領域１９の大きさに相当する分だけ小さくなる。
【０００８】バ−ズビ−ク現象は、微細パタ−ン（６４
Ｍ以上）のデザインル−ルを制限し、半導体装置の高集
積化を妨げる大きな要因となる。
Ｍ以上）のデザインル−ルを制限し、半導体装置の高集
積化を妨げる大きな要因となる。
【０００９】また、ＬＯＣＯＳ法においては、一般に
５，０００Å程度のフィ−ルド酸化膜を熱成長させる
が、これにより活性領域と非活性領域との境界面付近に
おいて応力による結晶欠陥を発生し素子間の漏れ電流が
増加するという問題点がある。
５，０００Å程度のフィ−ルド酸化膜を熱成長させる
が、これにより活性領域と非活性領域との境界面付近に
おいて応力による結晶欠陥を発生し素子間の漏れ電流が
増加するという問題点がある。
【００１０】上述したように、ＬＯＣＯＳ法は側面酸化
によるバ−ズビ−ク現象、熱工程により引き起こされる
バッファ層の応力によるシリコン基板の結晶欠陥及びチ
ャネルストッパ用のイオンが注入された不純物の再分布
などの問題により半導体装置の電気的特性を低下させ、
また高集積化を阻害するという難点を有する。
によるバ−ズビ−ク現象、熱工程により引き起こされる
バッファ層の応力によるシリコン基板の結晶欠陥及びチ
ャネルストッパ用のイオンが注入された不純物の再分布
などの問題により半導体装置の電気的特性を低下させ、
また高集積化を阻害するという難点を有する。
【００１１】このようなＬＯＣＯＳ方法の問題点、特に
素子の間隔の縮小による問題点を解決するために、トレ
ンチを利用した分離方法（以下、トレンチ素子分離法と
いう）が提案された。
素子の間隔の縮小による問題点を解決するために、トレ
ンチを利用した分離方法（以下、トレンチ素子分離法と
いう）が提案された。
【００１２】図２Ａ〜２Ｄは、従来のトレンチ素子分離
法を説明するための断面図である。
法を説明するための断面図である。
【００１３】先ず、図２Ａに示すように、シリコン基板
１上に熱酸化法で２４０Å程度のパッド酸化膜２を成長
させる。次いで、ＬＰＣＶＤ（Low Pressure Chemical
Vapor Deposition）法により窒化膜４を１，５００Å程
度、高温熱酸化膜６を１，０００Å程度の厚さに順次積
層して形成した後に、非活性領域上の高温熱酸化膜を写
真食刻工程で取り除く。一般に、この食刻工程には乾式
食刻が使われる。
１上に熱酸化法で２４０Å程度のパッド酸化膜２を成長
させる。次いで、ＬＰＣＶＤ（Low Pressure Chemical
Vapor Deposition）法により窒化膜４を１，５００Å程
度、高温熱酸化膜６を１，０００Å程度の厚さに順次積
層して形成した後に、非活性領域上の高温熱酸化膜を写
真食刻工程で取り除く。一般に、この食刻工程には乾式
食刻が使われる。
【００１４】次いで、図２Ｂに示すように、活性領域上
に残った高温熱酸化膜を食刻マスクとして、窒化膜４と
パッド酸化膜２を反応性イオン食刻法により蝕刻する。
その後、乾式食刻によりシリコン基板１を食刻してトレ
ンチを形成する。この際、高温熱酸化膜６は、窒化膜
４、パッド酸化膜２及びトレンチと共に食刻されて少量
が残ることになる。また、半導体装置のレイアウト設計
の要求に応じて、狭い領域のトレンチと広い領域のトレ
ンチとがシリコン基板上に共存する。
に残った高温熱酸化膜を食刻マスクとして、窒化膜４と
パッド酸化膜２を反応性イオン食刻法により蝕刻する。
その後、乾式食刻によりシリコン基板１を食刻してトレ
ンチを形成する。この際、高温熱酸化膜６は、窒化膜
４、パッド酸化膜２及びトレンチと共に食刻されて少量
が残ることになる。また、半導体装置のレイアウト設計
の要求に応じて、狭い領域のトレンチと広い領域のトレ
ンチとがシリコン基板上に共存する。
【００１５】次いで、トレンチ内に熱酸化方法により側
壁酸化膜８を形成し、ポリシリコン１０を５，０００Å
程度以上の厚さに成長させた後に、トレンチ内にのみポ
リシリコンを埋め込むために異方性食刻を行う。この
際、狭い領域のトレンチ（図中、左側）は完全に埋め込
まれた状態になる一方で、広い領域のトレンチ（図中、
右側）は中央部が窪んだ形状となる。すなわち、トレン
チ領域の大きさに応じて埋め込みのプロファイルが異な
る一種のロ−ディング効果（loading effect）が発生す
る。
壁酸化膜８を形成し、ポリシリコン１０を５，０００Å
程度以上の厚さに成長させた後に、トレンチ内にのみポ
リシリコンを埋め込むために異方性食刻を行う。この
際、狭い領域のトレンチ（図中、左側）は完全に埋め込
まれた状態になる一方で、広い領域のトレンチ（図中、
右側）は中央部が窪んだ形状となる。すなわち、トレン
チ領域の大きさに応じて埋め込みのプロファイルが異な
る一種のロ−ディング効果（loading effect）が発生す
る。
【００１６】次いで、図２Ｃに示すように、熱酸化法に
より、トレンチを埋め込むポリシリコンの上側にフィ−
ルド酸化膜１２を形成するが、この工程においても、広
い領域側のトレンチの窪んだ部分は修正されない。
より、トレンチを埋め込むポリシリコンの上側にフィ−
ルド酸化膜１２を形成するが、この工程においても、広
い領域側のトレンチの窪んだ部分は修正されない。
【００１７】次いで、図２Ｄに示すように、バッファ層
（高温熱酸化膜、窒化膜、パッド酸化膜）をＢＯＥ（Bu
ffered Oxide Etchant）または燐酸溶液により湿式食刻
した後に、犠牲酸化膜（図示せず）を成長させて、再び
湿式食刻することにより素子分離工程は完成する。
（高温熱酸化膜、窒化膜、パッド酸化膜）をＢＯＥ（Bu
ffered Oxide Etchant）または燐酸溶液により湿式食刻
した後に、犠牲酸化膜（図示せず）を成長させて、再び
湿式食刻することにより素子分離工程は完成する。
【００１８】トレンチ素子分離法は、広い領域のトレン
チの中央部のポリシリコンが陥没する現象（”Ｇ”を付
した部分参照）により後続工程の際に、例えば、ゲ−ト
ラインとビットラインとが短絡するなど、配線特性に悪
影響を与えて製造収率の低下をもたらす。また、フィ−
ルド酸化膜の形成時に引き起こされるバ−ズビ−ク現象
（”Ｒ”を付した部分参照）が発生する。したがって、
素子分離領域を縮小するには限界がある。
チの中央部のポリシリコンが陥没する現象（”Ｇ”を付
した部分参照）により後続工程の際に、例えば、ゲ−ト
ラインとビットラインとが短絡するなど、配線特性に悪
影響を与えて製造収率の低下をもたらす。また、フィ−
ルド酸化膜の形成時に引き起こされるバ−ズビ−ク現象
（”Ｒ”を付した部分参照）が発生する。したがって、
素子分離領域を縮小するには限界がある。
【００１９】さらに、バッファ層の高温熱酸化膜をＢＯ
Ｅ食刻法により蝕刻する際に、フィ−ルド酸化膜の一定
の厚さが同時に食刻されるため、このマ−ジンを考慮す
ると、フィ−ルド酸化膜の厚さを厚めにする必要があ
る。そのためバ−ズビ−ク現象はさらに目立つことにな
る。
Ｅ食刻法により蝕刻する際に、フィ−ルド酸化膜の一定
の厚さが同時に食刻されるため、このマ−ジンを考慮す
ると、フィ−ルド酸化膜の厚さを厚めにする必要があ
る。そのためバ−ズビ−ク現象はさらに目立つことにな
る。
【００２０】最近、ＣＭＰ（化学機械的ポリシリング）
法を用いるトレンチ素子分離方法に関する研究が活発に
行われている。ＣＭＰ法を用いるトレンチ素子分離法
は、ＬＯＣＯＳ法のような熱酸化工程によるものでない
ため、熱酸化工程によるＬＯＣＯＳ法の短所をある程度
は軽減することができる。
法を用いるトレンチ素子分離方法に関する研究が活発に
行われている。ＣＭＰ法を用いるトレンチ素子分離法
は、ＬＯＣＯＳ法のような熱酸化工程によるものでない
ため、熱酸化工程によるＬＯＣＯＳ法の短所をある程度
は軽減することができる。
【００２１】しかしながら、ＣＭＰ法には、トレンチ領
域をボイド（void）なしに埋め込む問題、埋め込み材料
の稠密度の問題、埋め込み材料のポリシングによるディ
ッシング（dishing)の問題、再度埋め込まれた絶縁物の
プロファイルの不均一性の問題などの他の技術的な制約
がある。
域をボイド（void）なしに埋め込む問題、埋め込み材料
の稠密度の問題、埋め込み材料のポリシングによるディ
ッシング（dishing)の問題、再度埋め込まれた絶縁物の
プロファイルの不均一性の問題などの他の技術的な制約
がある。
【００２２】上記の問題点に鑑みて、最近は素子の分離
幅の狭いセルアレイ領域にはトレンチ素子分離法を用
い、素子の分離幅の広い周辺回路領域にはＬＯＣＯＳ法
を用いるトレンチ／ＬＯＣＯＳ組合せ型技術が研究され
ている。
幅の狭いセルアレイ領域にはトレンチ素子分離法を用
い、素子の分離幅の広い周辺回路領域にはＬＯＣＯＳ法
を用いるトレンチ／ＬＯＣＯＳ組合せ型技術が研究され
ている。
【００２３】しかしながら、従来のトレンチ／ＬＯＣＯ
Ｓ組合せ型技術においては、セルアレイ領域のセルはト
レンチ素子分離法により分離され、周辺回路領域の活性
領域と非活性領域はＬＯＣＯＳ法により分離される。し
たがって、２回のフォトリソグラフィ工程を要する問題
がある。また、トレンチをラインとして形成する場合
に、２つのマスクを整合させる必要がある。その結果、
工程が複雑になり、コストが高くなり、プロセスマ−ジ
ンが低下するなどの問題がある。
Ｓ組合せ型技術においては、セルアレイ領域のセルはト
レンチ素子分離法により分離され、周辺回路領域の活性
領域と非活性領域はＬＯＣＯＳ法により分離される。し
たがって、２回のフォトリソグラフィ工程を要する問題
がある。また、トレンチをラインとして形成する場合
に、２つのマスクを整合させる必要がある。その結果、
工程が複雑になり、コストが高くなり、プロセスマ−ジ
ンが低下するなどの問題がある。
【００２４】
【発明が解決しようとする課題】本発明は、上記問題点
に鑑みてなされたものであり、従来のＬＯＣＯＳ法及び
トレンチ素子分離方法の問題点を改善して製造工程を単
純化したトレンチ／ＬＯＣＯＳ組合せ型の素子分離方法
を提供することを目的とする。
に鑑みてなされたものであり、従来のＬＯＣＯＳ法及び
トレンチ素子分離方法の問題点を改善して製造工程を単
純化したトレンチ／ＬＯＣＯＳ組合せ型の素子分離方法
を提供することを目的とする。
【００２５】
【課題を解決するための手段】上記目的を達成するため
に本発明による素子分離方法は、半導体基板上にセルア
レイ部と周辺回路部を有する半導体装置の素子分離方法
において、前記セルアレイ部及び周辺回路部の各活性領
域を１回のフォトリソグラフィ工程を用いて限定し、前
記セルアレイ部の各活性領域に関してはトレンチ分離方
法を用いてトレンチにより分離し、前記周辺回路部の各
活性領域に関してはＬＯＣＯＳ法を用いてフィ−ルド酸
化膜により分離することを特徴とする。
に本発明による素子分離方法は、半導体基板上にセルア
レイ部と周辺回路部を有する半導体装置の素子分離方法
において、前記セルアレイ部及び周辺回路部の各活性領
域を１回のフォトリソグラフィ工程を用いて限定し、前
記セルアレイ部の各活性領域に関してはトレンチ分離方
法を用いてトレンチにより分離し、前記周辺回路部の各
活性領域に関してはＬＯＣＯＳ法を用いてフィ−ルド酸
化膜により分離することを特徴とする。
【００２６】本発明の好適な実施の形態によれば、半導
体基板上にセルアレイ部と周辺回路部を有する半導体装
置の素子分離方法において、前記半導体基板の全面にパ
ッド酸化膜、第１窒化膜及びＣＶＤ酸化膜を順次形成す
る工程と、前記周辺回路部及び前記セルアレ部の各活性
領域と各非活性領域を限定するために前記第１窒化膜及
びＣＶＤ酸化膜を１回のフォトリソグラフィ工程を用い
てパタニングする工程と、前記パタニングされた周辺回
路部の非活性領域にＬＯＣＯＳ法を用いてフィ−ルド酸
化膜を形成する工程と、前記セルアレイ部の非活性領域
に複数のトレンチを形成する工程と、前記トレンチを互
いに連結するために各トレンチの幅を広げる工程と、前
記トレンチの内壁に絶縁層を形成する工程と、結果物の
全面に絶縁物を塗布した後に、前記第１窒化膜を研磨阻
止膜として用いて前記絶縁物に対してＣＭＰ工程を行う
工程とを含むことを特徴とする。
体基板上にセルアレイ部と周辺回路部を有する半導体装
置の素子分離方法において、前記半導体基板の全面にパ
ッド酸化膜、第１窒化膜及びＣＶＤ酸化膜を順次形成す
る工程と、前記周辺回路部及び前記セルアレ部の各活性
領域と各非活性領域を限定するために前記第１窒化膜及
びＣＶＤ酸化膜を１回のフォトリソグラフィ工程を用い
てパタニングする工程と、前記パタニングされた周辺回
路部の非活性領域にＬＯＣＯＳ法を用いてフィ−ルド酸
化膜を形成する工程と、前記セルアレイ部の非活性領域
に複数のトレンチを形成する工程と、前記トレンチを互
いに連結するために各トレンチの幅を広げる工程と、前
記トレンチの内壁に絶縁層を形成する工程と、結果物の
全面に絶縁物を塗布した後に、前記第１窒化膜を研磨阻
止膜として用いて前記絶縁物に対してＣＭＰ工程を行う
工程とを含むことを特徴とする。
【００２７】
【発明の実施の形態】以下、添付図面に基づいて本発明
の１つの実施の形態を詳細に説明する。
の１つの実施の形態を詳細に説明する。
【００２８】図３は、活性領域を限定するための写真食
刻工程を施した後のセルアレイ領域及び周辺回路領域の
平面図である。図４Ａ〜４Ｈは、本実施の形態に係るＬ
ＯＣＯＳ／トレンチ組合せ型の素子分離法における各工
程を示す断面図である。
刻工程を施した後のセルアレイ領域及び周辺回路領域の
平面図である。図４Ａ〜４Ｈは、本実施の形態に係るＬ
ＯＣＯＳ／トレンチ組合せ型の素子分離法における各工
程を示す断面図である。
【００２９】図４Ａは、図３の平面図に示すセルアレイ
領域及び周辺回路領域のＸ−Ｘ′における断面構造を示
す。“Ａ”部分は幅の狭い活性領域と非活性領域よりな
るセルアレイ部を示し、“Ｂ”部分は幅の広い非活性領
域と活性領域よりなる周辺回路領域を示す。なお、図４
Ｂ〜図４Ｈには、”Ａ”及び”Ｂ”を付してないが、図
４Ａにおける”Ａ”、”Ｂ”に対応する部分は、図４Ｂ
〜図４Ｈにおいても夫々セルアレイ領域、周辺活性領域
を示す。
領域及び周辺回路領域のＸ−Ｘ′における断面構造を示
す。“Ａ”部分は幅の狭い活性領域と非活性領域よりな
るセルアレイ部を示し、“Ｂ”部分は幅の広い非活性領
域と活性領域よりなる周辺回路領域を示す。なお、図４
Ｂ〜図４Ｈには、”Ａ”及び”Ｂ”を付してないが、図
４Ａにおける”Ａ”、”Ｂ”に対応する部分は、図４Ｂ
〜図４Ｈにおいても夫々セルアレイ領域、周辺活性領域
を示す。
【００３０】図３に示す“ａ”部分は活性領域、“ｂ”
部分は非活性領域である。活性領域“ａ”を連結する幅
の狭いパタ−ンａ’は素子分離後に非活性領域となる。
部分は非活性領域である。活性領域“ａ”を連結する幅
の狭いパタ−ンａ’は素子分離後に非活性領域となる。
【００３１】図４Ａに示すように、本実施の形態に係る
素子分離方法における第１工程は、半導体装置の周辺回
路部及びセルアレイ部の活性領域と非活性領域を限定す
る工程である。
素子分離方法における第１工程は、半導体装置の周辺回
路部及びセルアレイ部の活性領域と非活性領域を限定す
る工程である。
【００３２】具体的には、半導体基板３１（例えば、シ
リコン基板）上に熱酸化法により約２４０Å程度のパッ
ド酸化膜３３を成長させる。次いで、第１窒化膜３５を
１，５００〜２，５００Åの厚さに積層して形成して、
ＬＰＣＶＤ法によりＣＶＤ酸化膜３６を約３００〜７０
０Åの厚さに形成する。
リコン基板）上に熱酸化法により約２４０Å程度のパッ
ド酸化膜３３を成長させる。次いで、第１窒化膜３５を
１，５００〜２，５００Åの厚さに積層して形成して、
ＬＰＣＶＤ法によりＣＶＤ酸化膜３６を約３００〜７０
０Åの厚さに形成する。
【００３３】次いで、図３の平面図に対応するパタ−ン
を有するマスクを用いて非活性領域（素子分離領域）上
の第１窒化膜３５及びＣＶＤ酸化膜３７を１回の写真食
刻工程により取り除いて、セルアレイ領域Ａと周辺回路
領域Ｂにおける各活性領域と非活性領域を限定する。
を有するマスクを用いて非活性領域（素子分離領域）上
の第１窒化膜３５及びＣＶＤ酸化膜３７を１回の写真食
刻工程により取り除いて、セルアレイ領域Ａと周辺回路
領域Ｂにおける各活性領域と非活性領域を限定する。
【００３４】本実施の形態においては、周辺回路領域Ｂ
及びセルアレイ領域Ａの双方、すなわち、全領域におけ
る活性領域と非活性領域を限定するために、第１窒化膜
３５及びＣＶＤ酸化膜３７を１回の写真蝕刻工程を用い
てパタニングする。
及びセルアレイ領域Ａの双方、すなわち、全領域におけ
る活性領域と非活性領域を限定するために、第１窒化膜
３５及びＣＶＤ酸化膜３７を１回の写真蝕刻工程を用い
てパタニングする。
【００３５】本実施の形態によれば、周辺回路部Ｂ及び
セルアレイ部Ａの双方、すなわち、全領域について必要
な部位を一度に開口するため、フォトレジストパタ−ン
形成の限界及びミスアラインの問題を引き起こさないの
みならず、工程を単純化することができる。
セルアレイ部Ａの双方、すなわち、全領域について必要
な部位を一度に開口するため、フォトレジストパタ−ン
形成の限界及びミスアラインの問題を引き起こさないの
みならず、工程を単純化することができる。
【００３６】第２工程では、パタニングされた周辺回路
領域Ｂの非活性領域にＬＯＣＯＳ法を用いてフィ−ルド
酸化膜４０を形成する。
領域Ｂの非活性領域にＬＯＣＯＳ法を用いてフィ−ルド
酸化膜４０を形成する。
【００３７】この際、フィ−ルド酸化膜４０を形成する
ための後続の高温熱酸化（ＬＯＣＯＳ）工程において当
該工程に関係しない領域を保護するため、当該工程を実
行する前に、図４Ｂに示すように、幅の狭いセルアレイ
Ａのセルの間を埋め込む第２窒化膜３９ａと、周辺回路
部Ｂの活性領域の両側壁を覆うスペ−サ３９ｂを形成す
る工程を実行する。
ための後続の高温熱酸化（ＬＯＣＯＳ）工程において当
該工程に関係しない領域を保護するため、当該工程を実
行する前に、図４Ｂに示すように、幅の狭いセルアレイ
Ａのセルの間を埋め込む第２窒化膜３９ａと、周辺回路
部Ｂの活性領域の両側壁を覆うスペ−サ３９ｂを形成す
る工程を実行する。
【００３８】すなわち、第１工程を施した結果物の全面
に対して、ＣＶＤ酸化膜３７を充分に覆う程度の厚さに
絶縁物（例えば、ＳｉＮ）を被覆した後に、セルアレイ
部Ａに関してはＣＶＤ酸化膜３７を食刻阻止膜として使
用し、周辺回路部Ｂに関してはパッド酸化膜３３を食刻
阻止膜として使用して、エッチバック工程を実行する。
その結果、図４Ｂに示すように、フィ−ルド領域の狭い
セルアレイ領域に関しては第２窒化膜３９ａが埋め込ま
れ、露出された周辺回路領域の非活性領域の両側にはス
ペ−サ３９ｂが形成される。次いで、上記のエッチバッ
ク工程により露出されたパッド酸化膜３３に対して選択
的酸化（ＬＯＣＯＳ）工程を施し、図４Ｃに示すよう
に、約３，０００〜５，０００Å程度の厚さを有するフ
ィ−ルド酸化膜４０を形成する。この形成に際して、セ
ルアレイ領域Ａの非活性領域には埋め込まれた第２窒化
膜３９ａがあるために熱酸化が起こらない。
に対して、ＣＶＤ酸化膜３７を充分に覆う程度の厚さに
絶縁物（例えば、ＳｉＮ）を被覆した後に、セルアレイ
部Ａに関してはＣＶＤ酸化膜３７を食刻阻止膜として使
用し、周辺回路部Ｂに関してはパッド酸化膜３３を食刻
阻止膜として使用して、エッチバック工程を実行する。
その結果、図４Ｂに示すように、フィ−ルド領域の狭い
セルアレイ領域に関しては第２窒化膜３９ａが埋め込ま
れ、露出された周辺回路領域の非活性領域の両側にはス
ペ−サ３９ｂが形成される。次いで、上記のエッチバッ
ク工程により露出されたパッド酸化膜３３に対して選択
的酸化（ＬＯＣＯＳ）工程を施し、図４Ｃに示すよう
に、約３，０００〜５，０００Å程度の厚さを有するフ
ィ−ルド酸化膜４０を形成する。この形成に際して、セ
ルアレイ領域Ａの非活性領域には埋め込まれた第２窒化
膜３９ａがあるために熱酸化が起こらない。
【００３９】第３工程は、セルアレイ領域Ａの非活性領
域に少なくとも１つのトレンチ４２を形成する工程であ
る。この工程では、図４Ｄに示すように、埋め込まれた
第２窒化膜３９ａを取り除いた後に、第１窒化膜３５及
びＣＶＤ酸化膜３７を食刻マスクとしてシリコン基板３
１を食刻してトレンチ４２を形成する。この際、周辺回
路領域Ｂはフィ−ルド酸化膜４０により保護される。セ
ルアレイ領域Ａに形成されるトレンチ４２は、その幅を
０．３μｍ以下に減らすことにより、後続工程における
埋め込みを容易にすることができる。また、トレンチ４
２は、半導体装置のレイアウト設計の要求に応じてシリ
コン基板上に狭い領域と広い領域とで構成しても良い。
域に少なくとも１つのトレンチ４２を形成する工程であ
る。この工程では、図４Ｄに示すように、埋め込まれた
第２窒化膜３９ａを取り除いた後に、第１窒化膜３５及
びＣＶＤ酸化膜３７を食刻マスクとしてシリコン基板３
１を食刻してトレンチ４２を形成する。この際、周辺回
路領域Ｂはフィ−ルド酸化膜４０により保護される。セ
ルアレイ領域Ａに形成されるトレンチ４２は、その幅を
０．３μｍ以下に減らすことにより、後続工程における
埋め込みを容易にすることができる。また、トレンチ４
２は、半導体装置のレイアウト設計の要求に応じてシリ
コン基板上に狭い領域と広い領域とで構成しても良い。
【００４０】第４工程は、トレンチ４２を互いに連結す
るために、トレンチ４２の幅を広げる工程である。すな
わち、シリコン基板３１を等方性食刻工程を用いて食刻
すると、図４Ｅに示すように、トレンチパタ−ンが広が
ると共にパッド酸化膜３３の形成された活性領域の下部
にあるシリコンが取り除かれることにより、隣接するト
レンチ４２は互いに連結され、図３におけるパターン
ａ’部分に対応する活性領域は孤立する。
るために、トレンチ４２の幅を広げる工程である。すな
わち、シリコン基板３１を等方性食刻工程を用いて食刻
すると、図４Ｅに示すように、トレンチパタ−ンが広が
ると共にパッド酸化膜３３の形成された活性領域の下部
にあるシリコンが取り除かれることにより、隣接するト
レンチ４２は互いに連結され、図３におけるパターン
ａ’部分に対応する活性領域は孤立する。
【００４１】このトレンチの幅を広げる工程は、ＣＤＥ
（Chemical Dry Etch)法を用いた等方性食刻で行われ
る。また、このＣＤＥ工程は隣接するトレンチが互いに
連結されるまで行われる。その結果、セルアレイ領域Ａ
のパッド酸化膜３３、第１窒化膜３５及びＣＶＤ酸化膜
３７が積層された構造物の下部にある半導体基板３１が
食刻されて前記構造物は浮遊状になる。これは、図３の
平面図を参照すれば容易にわかる。具体的には、前記構
造物は図３のａ部分と連結されているため、図３のＸ−
Ｘ′線における断面の位置では図４Ｅのように空中に浮
遊する形状を示すことになる。第５工程は、上記の工程
により広がったトレンチの内壁に絶縁層４４を形成する
工程であり、この例では熱酸化工程により絶縁層４４を
形成する。
（Chemical Dry Etch)法を用いた等方性食刻で行われ
る。また、このＣＤＥ工程は隣接するトレンチが互いに
連結されるまで行われる。その結果、セルアレイ領域Ａ
のパッド酸化膜３３、第１窒化膜３５及びＣＶＤ酸化膜
３７が積層された構造物の下部にある半導体基板３１が
食刻されて前記構造物は浮遊状になる。これは、図３の
平面図を参照すれば容易にわかる。具体的には、前記構
造物は図３のａ部分と連結されているため、図３のＸ−
Ｘ′線における断面の位置では図４Ｅのように空中に浮
遊する形状を示すことになる。第５工程は、上記の工程
により広がったトレンチの内壁に絶縁層４４を形成する
工程であり、この例では熱酸化工程により絶縁層４４を
形成する。
【００４２】第６工程は、トレンチ４２を有する結果物
の全面に対して、ＣＶＤ酸化膜３７を充分に被覆する程
度の厚さに絶縁物を塗布した後に、第１窒化膜３５を研
磨阻止膜として用いて当該絶縁物をＣＭＰ法により研磨
する工程である。
の全面に対して、ＣＶＤ酸化膜３７を充分に被覆する程
度の厚さに絶縁物を塗布した後に、第１窒化膜３５を研
磨阻止膜として用いて当該絶縁物をＣＭＰ法により研磨
する工程である。
【００４３】具体的には、先ず、図４Ｆに示すように、
トレンチ４２を埋め込むための絶縁物４６を塗布する。
絶縁物４６としては、ＣＶＤ酸化膜、例えばＬＰＣＶＤ
またはＰＥＣＶＤ（Plasma Enhansed ＣＶＤ）法を用い
て形成した膜が望ましく、その厚さは後続の研磨工程を
考慮して決められる。
トレンチ４２を埋め込むための絶縁物４６を塗布する。
絶縁物４６としては、ＣＶＤ酸化膜、例えばＬＰＣＶＤ
またはＰＥＣＶＤ（Plasma Enhansed ＣＶＤ）法を用い
て形成した膜が望ましく、その厚さは後続の研磨工程を
考慮して決められる。
【００４４】次いで、図４Ｇに示すように、第１窒化膜
３５の表面が露出されるまでＣＭＰ工程を実行する。こ
こで、ＣＭＰ工程の代わりに反応性イオン食刻により第
１窒化膜３５の表面を露出させることもできる。この工
程により、セルアレイ領域Ａ及び周辺回路領域Ｂの活性
領域にパッド酸化膜３３と第１窒化膜３５が形成された
構造となる。
３５の表面が露出されるまでＣＭＰ工程を実行する。こ
こで、ＣＭＰ工程の代わりに反応性イオン食刻により第
１窒化膜３５の表面を露出させることもできる。この工
程により、セルアレイ領域Ａ及び周辺回路領域Ｂの活性
領域にパッド酸化膜３３と第１窒化膜３５が形成された
構造となる。
【００４５】以上のような製造工程により、広い非活性
領域（フィ−ルド領域）を有する周辺回路領域Ｂがフィ
−ルド酸化膜４０により隔離されるため、この領域で頻
繁に発生するＣＭＰ法の根本問題であるディッシング現
象を改善することができる。すなわち、広いフィ−ルド
領域に段差の大きいトレンチが形成されないため、絶縁
物４６の埋め込みの際に、セルアレイ領域Ａと周辺回路
領域Ｂとの段差を略等しい状態としてＣＭＰ工程を実行
することができる。また、フィ−ルド酸化膜４０を稠密
化した場合には、ディッシング現象を一層低減すること
ができる。
領域（フィ−ルド領域）を有する周辺回路領域Ｂがフィ
−ルド酸化膜４０により隔離されるため、この領域で頻
繁に発生するＣＭＰ法の根本問題であるディッシング現
象を改善することができる。すなわち、広いフィ−ルド
領域に段差の大きいトレンチが形成されないため、絶縁
物４６の埋め込みの際に、セルアレイ領域Ａと周辺回路
領域Ｂとの段差を略等しい状態としてＣＭＰ工程を実行
することができる。また、フィ−ルド酸化膜４０を稠密
化した場合には、ディッシング現象を一層低減すること
ができる。
【００４６】さらに、広いフィ−ルド領域のフィ−ルド
酸化膜４０は他の酸化膜に比べてポリシング速度が著し
く低い熱酸化膜よりなるため、基板表面の平坦化に寄与
する。
酸化膜４０は他の酸化膜に比べてポリシング速度が著し
く低い熱酸化膜よりなるため、基板表面の平坦化に寄与
する。
【００４７】最終的には、図４Ｈに示すように、残留し
た第１窒化膜３５及びパッド酸化膜３３のパタ−ンを取
り除いて素子間の分離工程を完了する。ここで、第１窒
化膜３５のパタ−ンに関しては反応性イオン食刻法を用
いて取り除き、パッド酸化膜３３に関しては希釈したＨ
ＦまたはＢＯＥのいずれか１つの溶液を用いた湿式食刻
法により取り除くことが望ましい。
た第１窒化膜３５及びパッド酸化膜３３のパタ−ンを取
り除いて素子間の分離工程を完了する。ここで、第１窒
化膜３５のパタ−ンに関しては反応性イオン食刻法を用
いて取り除き、パッド酸化膜３３に関しては希釈したＨ
ＦまたはＢＯＥのいずれか１つの溶液を用いた湿式食刻
法により取り除くことが望ましい。
【００４８】以上、説明したように、本実施の形態に係
るトレンチ／ＬＯＣＯＳ組合せ型の素子分離法によれ
ば、広いフィ−ルド領域を備える周辺回路領域に関して
は段差のないフィ−ルド酸化膜により隔離し、狭いフィ
−ルド領域を備えるセルアレイ領域に関してはトレンチ
により隔離することにより、ディッシング現象を低減す
ることができる。その結果、安定した素子分離特性が得
られる。また、周辺回路部の活性領域を限定するための
工程とセルアレイ部の活性領域を限定するための工程が
１回の写真蝕刻工程で行われるため、トレンチ素子分離
法とＬＯＣＯＳ法の長所をそのまま用いながら、製造工
程を単純化することができる。
るトレンチ／ＬＯＣＯＳ組合せ型の素子分離法によれ
ば、広いフィ−ルド領域を備える周辺回路領域に関して
は段差のないフィ−ルド酸化膜により隔離し、狭いフィ
−ルド領域を備えるセルアレイ領域に関してはトレンチ
により隔離することにより、ディッシング現象を低減す
ることができる。その結果、安定した素子分離特性が得
られる。また、周辺回路部の活性領域を限定するための
工程とセルアレイ部の活性領域を限定するための工程が
１回の写真蝕刻工程で行われるため、トレンチ素子分離
法とＬＯＣＯＳ法の長所をそのまま用いながら、製造工
程を単純化することができる。
【００４９】
【発明の効果】本発明に拠れば、製造工程を単純化しつ
つディッシング現象を低減させることができるという効
果がある。
つディッシング現象を低減させることができるという効
果がある。
【００５０】
【図１Ａ】
【図１Ｂ】従来のＬＯＣＯＳ法を説明するための断面図
である。
である。
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】従来のトレンチ素子分離法の各工程を示す断
面図である。
面図である。
【図３】本発明の１つの実施の形態に係るセルアレイ部
及び周辺回路部の各活性領域を限定するための写真蝕刻
工程後のセル平面図である。
及び周辺回路部の各活性領域を限定するための写真蝕刻
工程後のセル平面図である。
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】本発明の１つの実施の形態に係るＬＯＣＯＳ
法及びトレンチ素子分離法の組合せ型の素子分離法の各
工程を示す断面図である。
法及びトレンチ素子分離法の組合せ型の素子分離法の各
工程を示す断面図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１Ａ】 従来のＬＯＣＯＳ法を説明するための断面
図である。
図である。
【図１Ｂ】 従来のＬＯＣＯＳ法を説明するための断面
図である。
図である。
【図２Ａ】 従来のトレンチ素子分離法の各工程を示す
断面図である。
断面図である。
【図２Ｂ】 従来のトレンチ素子分離法の各工程を示す
断面図である。
断面図である。
【図２Ｃ】 従来のトレンチ素子分離法の各工程を示す
断面図である。
断面図である。
【図２Ｄ】 従来のトレンチ素子分離法の各工程を示す
断面図である。
断面図である。
【図３】 本発明の１つの実施の形態に係るセルアレ
イ部及び周辺回路部の各活性領域を限定するための写真
蝕刻工程後のセル平面図である。
イ部及び周辺回路部の各活性領域を限定するための写真
蝕刻工程後のセル平面図である。
【図４Ａ】 本発明の１つの実施の形態に係るＬＯＣＯ
Ｓ法及びトレンチ素子分離法の組合せ型の素子分離法の
各工程を示す断面図である。
Ｓ法及びトレンチ素子分離法の組合せ型の素子分離法の
各工程を示す断面図である。
【図４Ｂ】 本発明の１つの実施の形態に係るＬＯＣＯ
Ｓ法及びトレンチ素子分離法の組合せ型の素子分離法の
各工程を示す断面図である。
Ｓ法及びトレンチ素子分離法の組合せ型の素子分離法の
各工程を示す断面図である。
【図４Ｃ】 本発明の１つの実施の形態に係るＬＯＣＯ
Ｓ法及びトレンチ素子分離法の組合せ型の素子分離法の
各工程を示す断面図である。
Ｓ法及びトレンチ素子分離法の組合せ型の素子分離法の
各工程を示す断面図である。
【図４Ｄ】 本発明の１つの実施の形態に係るＬＯＣＯ
Ｓ法及びトレンチ素子分離法の組合せ型の素子分離法の
各工程を示す断面図である。
Ｓ法及びトレンチ素子分離法の組合せ型の素子分離法の
各工程を示す断面図である。
【図４Ｅ】 本発明の１つの実施の形態に係るＬＯＣＯ
Ｓ法及びトレンチ素子分離法の組合せ型の素子分離法の
各工程を示す断面図である。
Ｓ法及びトレンチ素子分離法の組合せ型の素子分離法の
各工程を示す断面図である。
【図４Ｆ】 本発明の１つの実施の形態に係るＬＯＣＯ
Ｓ法及びトレンチ素子分離法の組合せ型の素子分離法の
各工程を示す断面図である。
Ｓ法及びトレンチ素子分離法の組合せ型の素子分離法の
各工程を示す断面図である。
【図４Ｇ】 本発明の１つの実施の形態に係るＬＯＣＯ
Ｓ法及びトレンチ素子分離法の組合せ型の素子分離法の
各工程を示す断面図である。
Ｓ法及びトレンチ素子分離法の組合せ型の素子分離法の
各工程を示す断面図である。
【図４Ｈ】 本発明の１つの実施の形態に係るＬＯＣＯ
Ｓ法及びトレンチ素子分離法の組合せ型の素子分離法の
各工程を示す断面図である。
Ｓ法及びトレンチ素子分離法の組合せ型の素子分離法の
各工程を示す断面図である。
Claims (9)
- 【請求項１】 半導体基板上にセルアレイ部と周辺回路
部とを有する半導体装置の素子分離方法において、 （ａ）半導体基板の全面にパッド酸化膜、第１窒化膜及
びＣＶＤ酸化膜を順次形成する工程と、 （ｂ）前記周辺回路部及び前記セルアレ部の活性領域と
非活性領域とを限定するために前記第１窒化膜及びＣＶ
Ｄ酸化膜を１回の写真蝕刻工程を用いてパタニングする
工程と、 （ｃ）パタニングした前記周辺回路部の非活性領域にＬ
ＯＣＯＳ法を用いてフィ−ルド酸化膜を形成する工程
と、 （ｄ）パタニングした前記セルアレイ部の非活性領域に
複数のトレンチを形成する工程と、 （ｅ）隣接したトレンチを互いに連結するために各トレ
ンチの幅を広げる工程と、 （ｆ）トレンチの内壁に絶縁層を形成する工程と、 （ｇ）結果物の全面に絶縁物を塗布し、前記第１窒化膜
を研磨阻止膜として該絶縁物をＣＭＰ法により研磨する
工程と、 を含むことを特徴とする半導体装置の素子分離方法。 - 【請求項２】 前記（ｃ）工程の前に、フィ−ルド酸化
膜の形成のための高温のＬＯＣＯＳ工程から素子を保護
するために、狭い間隔を有する前記セルアレイ部のセル
の間を埋め込むと共に前記周辺回路部の側壁にスペ−サ
として残る第２窒化膜を形成する工程をさらに含むこと
を特徴とする請求項１に記載の半導体装置の素子分離方
法。 - 【請求項３】 前記第２窒化膜は、エッチバック工程に
より形成されることを特徴とする請求項２に記載の半導
体装置の素子分離方法。 - 【請求項４】 前記（ｅ）工程は、ＣＤＥ（Chemical D
ry Etch)法を用いて等方性食刻する工程を含むことを特
徴とする請求項１に記載の半導体装置の素子分離方法。 - 【請求項５】 前記ＣＤＥ法は、隣接したトレンチが互
いに連結されるまで実行されることを特徴とする請求項
４に記載の半導体装置の素子分離方法。 - 【請求項６】 前記（ｇ）工程の後に、残留した前記第
１窒化膜及び前記パッド酸化膜のパタ−ンを取り除く工
程をさらに含むことを特徴とする請求項１に記載の半導
体装置の素子分離方法。 - 【請求項７】 残留した前記第１窒化膜のパタ−ンに関
しては反応性イオン食刻法を用いて取り除き、残留した
前記パッド酸化膜のパタ−ンに関しては希釈したＨＦま
たはＢＯＥのいずれか１つの溶液を用いた湿式食刻法に
より取り除くことを特徴とする請求項６に記載の半導体
装置の素子分離方法。 - 【請求項８】 半導体基板上にセルアレイ部と周辺回路
部を有する半導体装置の素子分離方法において、 前記セルアレイ部及び前記周辺回路部の各活性領域を１
回のフォトリソグラフィ工程を用いて限定し、 前記セルアレイ部の各活性領域に関してはトレンチ素子
分離方法を用いてトレンチにより分離し、前記周辺回路
部の各活性領域に関してはＬＯＣＯＳ法を用いてフィ−
ルド酸化膜により分離することを特徴とする半導体装置
の素子分離方法。 - 【請求項９】 請求項１乃至請求項８のいずれか１項に
記載の半導体装置の素子分離方法により分離された素子
と同等な特性を有する素子を含むことを特徴とする半導
体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8294132A JPH10144785A (ja) | 1996-11-06 | 1996-11-06 | 半導体装置及びその素子分離方法 |
| US08/744,436 US5804491A (en) | 1996-11-06 | 1996-11-08 | Combined field/trench isolation region fabrication methods |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8294132A JPH10144785A (ja) | 1996-11-06 | 1996-11-06 | 半導体装置及びその素子分離方法 |
| US08/744,436 US5804491A (en) | 1996-11-06 | 1996-11-08 | Combined field/trench isolation region fabrication methods |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10144785A true JPH10144785A (ja) | 1998-05-29 |
Family
ID=26559686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8294132A Pending JPH10144785A (ja) | 1996-11-06 | 1996-11-06 | 半導体装置及びその素子分離方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5804491A (ja) |
| JP (1) | JPH10144785A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140691A (en) * | 1997-12-19 | 2000-10-31 | Advanced Micro Devices, Inc. | Trench isolation structure having a low K dielectric material isolated from a silicon-based substrate |
| US5882983A (en) * | 1997-12-19 | 1999-03-16 | Advanced Micro Devices, Inc. | Trench isolation structure partially bound between a pair of low K dielectric structures |
| KR100253078B1 (ko) | 1997-12-23 | 2000-04-15 | 윤종용 | 반도체 장치의 트렌치 격리 형성 방법 |
| KR100286736B1 (ko) | 1998-06-16 | 2001-04-16 | 윤종용 | 트렌치 격리 형성 방법 |
| TW393724B (en) * | 1998-09-19 | 2000-06-11 | United Microelectronics Corp | A manufacturing method of shallow trench isolation |
| US6599812B1 (en) * | 1998-10-23 | 2003-07-29 | Stmicroelectronics S.R.L. | Manufacturing method for a thick oxide layer |
| KR100297734B1 (ko) * | 1999-07-07 | 2001-11-01 | 윤종용 | 반도체 집적회로의 트렌치 소자분리 방법 |
| JP3651344B2 (ja) * | 2000-02-03 | 2005-05-25 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US7294536B2 (en) * | 2000-07-25 | 2007-11-13 | Stmicroelectronics S.R.L. | Process for manufacturing an SOI wafer by annealing and oxidation of buried channels |
| ITTO20011038A1 (it) * | 2001-10-30 | 2003-04-30 | St Microelectronics Srl | Procedimento per la fabbricazione di una fetta semiconduttrice integrante dispositivi elettronici e una struttura per il disaccoppiamento el |
| EP1326272A1 (en) * | 2001-12-28 | 2003-07-09 | STMicroelectronics S.r.l. | Process for manufacturing SOI structures |
| JP2003282438A (ja) * | 2002-03-27 | 2003-10-03 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置、電気光学装置、電子機器 |
| KR100523671B1 (ko) * | 2003-04-30 | 2005-10-24 | 매그나칩 반도체 유한회사 | 이중 게이트절연막을 구비하는 씨모스 이미지 센서 및그의 제조 방법 |
| CN105990343B (zh) * | 2015-02-13 | 2019-10-08 | 上海华力微电子有限公司 | 具有用于嵌入锗材料的成形腔的半导体器件及其双沟槽制造工艺 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4842675A (en) * | 1986-07-07 | 1989-06-27 | Texas Instruments Incorporated | Integrated circuit isolation process |
| US5372968A (en) * | 1993-09-27 | 1994-12-13 | United Microelectronics Corporation | Planarized local oxidation by trench-around technology |
| US5498566A (en) * | 1993-11-15 | 1996-03-12 | Lg Semicon Co., Ltd. | Isolation region structure of semiconductor device and method for fabricating the same |
| US5472904A (en) * | 1994-03-02 | 1995-12-05 | Micron Technology, Inc. | Thermal trench isolation |
| KR0147630B1 (ko) * | 1995-04-21 | 1998-11-02 | 김광호 | 반도체 장치의 소자분리방법 |
| US5679599A (en) * | 1995-06-22 | 1997-10-21 | Advanced Micro Devices, Inc. | Isolation using self-aligned trench formation and conventional LOCOS |
-
1996
- 1996-11-06 JP JP8294132A patent/JPH10144785A/ja active Pending
- 1996-11-08 US US08/744,436 patent/US5804491A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5804491A (en) | 1998-09-08 |
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