JPH10144882A - 半導体記憶素子のキャパシタ及びその製造方法 - Google Patents
半導体記憶素子のキャパシタ及びその製造方法Info
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- JPH10144882A JPH10144882A JP8302108A JP30210896A JPH10144882A JP H10144882 A JPH10144882 A JP H10144882A JP 8302108 A JP8302108 A JP 8302108A JP 30210896 A JP30210896 A JP 30210896A JP H10144882 A JPH10144882 A JP H10144882A
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Abstract
(57)【要約】
【課題】 メモリセルの単位面積当たりのキャパシタの
蓄積静電容量を大きくすることができる半導体記憶素子
のキャパシタ及びその製造方法を提供する。 【解決手段】 半導体記憶素子のキャパシタにおいて、
上方に開口を有する複数個の筒状の下部電極１４，１６
と、この下部電極表面に形成される誘電体膜１８と、こ
の誘電体膜１８表面に形成される上部電極１９とを具備
する。
蓄積静電容量を大きくすることができる半導体記憶素子
のキャパシタ及びその製造方法を提供する。 【解決手段】 半導体記憶素子のキャパシタにおいて、
上方に開口を有する複数個の筒状の下部電極１４，１６
と、この下部電極表面に形成される誘電体膜１８と、こ
の誘電体膜１８表面に形成される上部電極１９とを具備
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶素子の
キャパシタの構造及びその製造方法に関するものであ
る。
キャパシタの構造及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】ＤＲＡＭにおいてメモリセルの面積を小
さくし、記憶容量を大きくすることが要請されている。
容量を確保するための立体構造として、スタック構造、
トレンチ構造があるが、多くのメーカーはスタック構造
から分化した厚膜型、フィン型、筒型を採用している。
この中でも筒型は次世代のセル構造として有力視されて
いる。
さくし、記憶容量を大きくすることが要請されている。
容量を確保するための立体構造として、スタック構造、
トレンチ構造があるが、多くのメーカーはスタック構造
から分化した厚膜型、フィン型、筒型を採用している。
この中でも筒型は次世代のセル構造として有力視されて
いる。
【０００３】図９はかかる従来の筒型セルの製造工程断
面図、図１０はその筒型セルのキャパシタを形成する部
分となる開口部の拡大平面図、図１１はその筒型セルの
キャパシタの下部電極膜の拡大平面図、図１２はそのキ
ャパシタの下部電極膜の一部破断斜視図である。 （１）まず、図９（ａ）に示すように、基板１上に堆積
された絶縁膜２にコンタクト３で接続された平面上に、
ＣＶＤ法により酸化膜４を形成する。
面図、図１０はその筒型セルのキャパシタを形成する部
分となる開口部の拡大平面図、図１１はその筒型セルの
キャパシタの下部電極膜の拡大平面図、図１２はそのキ
ャパシタの下部電極膜の一部破断斜視図である。 （１）まず、図９（ａ）に示すように、基板１上に堆積
された絶縁膜２にコンタクト３で接続された平面上に、
ＣＶＤ法により酸化膜４を形成する。
【０００４】（２）次に、図９（ｂ）に示すように、キ
ャパシタを形成する部分の酸化膜４を選択的にエッチン
グし、開口部４Ａを形成する。なお、この開口部４Ａ
は、平面的には、図１０に示すような、長方形状であ
る。 （３）その後、図９（ｃ）に示すように、多結晶シリコ
ンからなる下部電極膜５を形成する。その後、犠牲酸化
膜６を堆積する。
ャパシタを形成する部分の酸化膜４を選択的にエッチン
グし、開口部４Ａを形成する。なお、この開口部４Ａ
は、平面的には、図１０に示すような、長方形状であ
る。 （３）その後、図９（ｃ）に示すように、多結晶シリコ
ンからなる下部電極膜５を形成する。その後、犠牲酸化
膜６を堆積する。
【０００５】（４）次に、図９（ｄ）に示すように、下
部電極膜５Ｂの垂直面が露出するように犠牲酸化膜６の
上部及び酸化膜４の表面の下部電極膜５をエッチングす
る。つまり、キャパシタを形成する部分の犠牲酸化膜６
を残し、エッチングする。なお、この下部電極膜５は平
面的にみると、図１１に示すような長方形状である。
部電極膜５Ｂの垂直面が露出するように犠牲酸化膜６の
上部及び酸化膜４の表面の下部電極膜５をエッチングす
る。つまり、キャパシタを形成する部分の犠牲酸化膜６
を残し、エッチングする。なお、この下部電極膜５は平
面的にみると、図１１に示すような長方形状である。
【０００６】（５）その後、図９（ｅ）に示すように、
残りの犠牲酸化膜６及び酸化膜４をフッ酸で除去するこ
とにより、筒型の下部電極膜５Ａが得られる。なお、そ
の下部電極膜５Ａは図１２に示すような矩形筒状の形状
を有する。その後、ＣＶＤ法により窒化膜を形成し、そ
の後、加熱酸化することで誘電体膜を形成させる。その
後、多結晶シリコンの電極膜（上部電極）を形成する
と、キャパシタとなる。
残りの犠牲酸化膜６及び酸化膜４をフッ酸で除去するこ
とにより、筒型の下部電極膜５Ａが得られる。なお、そ
の下部電極膜５Ａは図１２に示すような矩形筒状の形状
を有する。その後、ＣＶＤ法により窒化膜を形成し、そ
の後、加熱酸化することで誘電体膜を形成させる。その
後、多結晶シリコンの電極膜（上部電極）を形成する
と、キャパシタとなる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
た従来のキャパシタの製造方法によって得られるメモリ
セルの場合、静電容量を大きくするためには、筒の径を
大きくするか、筒の高さを高くする必要がある。しか
し、筒の径を大きくした場合、メモリセルの占有面積が
大きくなる。また、筒の高さを高くすると、電極膜が倒
れるといった問題点がある。
た従来のキャパシタの製造方法によって得られるメモリ
セルの場合、静電容量を大きくするためには、筒の径を
大きくするか、筒の高さを高くする必要がある。しか
し、筒の径を大きくした場合、メモリセルの占有面積が
大きくなる。また、筒の高さを高くすると、電極膜が倒
れるといった問題点がある。
【０００８】本発明は、上記問題点を除去し、メモリセ
ルの単位面積当たりのキャパシタの蓄積静電容量を大き
くすることができる半導体記憶素子のキャパシタ及びそ
の製造方法を提供することを目的とする。
ルの単位面積当たりのキャパシタの蓄積静電容量を大き
くすることができる半導体記憶素子のキャパシタ及びそ
の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）半導体記憶素子のキャパシタにおいて、半導体基
板上に形成され、前記半導体基板に電気的に接続された
第１の下部電極と、前記第１の下部電極上に並設され、
上方に開口を有する複数の筒状の第２の下部電極とを設
けるようにしたものである。
成するために、 （１）半導体記憶素子のキャパシタにおいて、半導体基
板上に形成され、前記半導体基板に電気的に接続された
第１の下部電極と、前記第１の下部電極上に並設され、
上方に開口を有する複数の筒状の第２の下部電極とを設
けるようにしたものである。
【００１０】（２）上記（１）記載の半導体記憶素子の
キャパシタにおいて、前記複数の筒状の第２の下部電極
は、蜂の巣状または格子状に形成するようにしたもので
ある。 （３）半導体記憶素子のキャパシタの製造方法におい
て、半導体基板上に開口部を有する第１の絶縁膜を形成
する工程と、前記開口部内に前記半導体基板に接続され
た導電膜を形成する工程と、前記導電膜を含む前記第１
の絶縁膜上に第１の下部電極を形成する工程と、前記第
１の下部電極上に前記第１の下部電極を露出する複数の
開口部を有する第２の絶縁膜を形成する工程と、前記複
数の開口部内に同時に複数の筒状の第２の下部電極を形
成する工程と、前記第１の下部電極上に形成された前記
第２の絶縁膜を除去する工程と、前記第２の絶縁膜を除
去する工程後、前記第１及び第２の電極上に誘電膜を形
成する工程と、前記誘電膜上に上部電極を形成する工程
とを施すようにしたものである。
キャパシタにおいて、前記複数の筒状の第２の下部電極
は、蜂の巣状または格子状に形成するようにしたもので
ある。 （３）半導体記憶素子のキャパシタの製造方法におい
て、半導体基板上に開口部を有する第１の絶縁膜を形成
する工程と、前記開口部内に前記半導体基板に接続され
た導電膜を形成する工程と、前記導電膜を含む前記第１
の絶縁膜上に第１の下部電極を形成する工程と、前記第
１の下部電極上に前記第１の下部電極を露出する複数の
開口部を有する第２の絶縁膜を形成する工程と、前記複
数の開口部内に同時に複数の筒状の第２の下部電極を形
成する工程と、前記第１の下部電極上に形成された前記
第２の絶縁膜を除去する工程と、前記第２の絶縁膜を除
去する工程後、前記第１及び第２の電極上に誘電膜を形
成する工程と、前記誘電膜上に上部電極を形成する工程
とを施すようにしたものである。
【００１１】（４）上記（３）記載の半導体記憶素子の
キャパシタの製造方法において、前記複数の筒状の第２
の下部電極を形成する工程は、前記複数の開口部内及び
前記第２の絶縁膜上に導電膜を形成し、前記導電膜をエ
ッチングすることを含むようにしたものである。
キャパシタの製造方法において、前記複数の筒状の第２
の下部電極を形成する工程は、前記複数の開口部内及び
前記第２の絶縁膜上に導電膜を形成し、前記導電膜をエ
ッチングすることを含むようにしたものである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の第１
実施例を示すメモリセルの製造工程断面図、図２はその
キャパシタを形成する部分となる開口部の平面図、図３
はそのキャパシタの下部電極膜の平面図、図４はそのキ
ャパシタの下部電極膜の一部破断斜視図である。
て図面を参照して詳細に説明する。図１は本発明の第１
実施例を示すメモリセルの製造工程断面図、図２はその
キャパシタを形成する部分となる開口部の平面図、図３
はそのキャパシタの下部電極膜の平面図、図４はそのキ
ャパシタの下部電極膜の一部破断斜視図である。
【００１３】（１）まず、図１（ａ）に示すように、基
板１１上に堆積された絶縁膜１２にコンタクト１３で接
続された平面上に、多結晶シリコンからなる第１の下部
電極膜１４を形成し、キャパシタを形成する部分に選択
的に第１の下部電極膜１４を残し、更に、酸化膜１５を
形成する。 （２）次に、図１（ｂ）に示すように、ホトリソ、エッ
チング工程により、酸化膜１５に前記第１の下部電極膜
１４に達する長方形の溝１５Ａを２本形成する。なお、
この長方形の溝１５Ａ（開口部）は、平面的には、図２
に示すような、２個の長方形状である。
板１１上に堆積された絶縁膜１２にコンタクト１３で接
続された平面上に、多結晶シリコンからなる第１の下部
電極膜１４を形成し、キャパシタを形成する部分に選択
的に第１の下部電極膜１４を残し、更に、酸化膜１５を
形成する。 （２）次に、図１（ｂ）に示すように、ホトリソ、エッ
チング工程により、酸化膜１５に前記第１の下部電極膜
１４に達する長方形の溝１５Ａを２本形成する。なお、
この長方形の溝１５Ａ（開口部）は、平面的には、図２
に示すような、２個の長方形状である。
【００１４】（３）次に、図１（ｃ）に示すように、多
結晶シリコンからなる第２の下部電極膜１６を形成す
る。その後、犠牲酸化膜１７を堆積する。 （４）次に、図１（ｄ）に示すように、下部電極膜１６
の垂直面が露出するように、エッチバックにより、犠牲
酸化膜１７の上部及び第２の下部電極膜１６の一部をエ
ッチングする。なお、この下部電極膜１６は平面的にみ
ると、図３に示すような２個の長方形状である。
結晶シリコンからなる第２の下部電極膜１６を形成す
る。その後、犠牲酸化膜１７を堆積する。 （４）次に、図１（ｄ）に示すように、下部電極膜１６
の垂直面が露出するように、エッチバックにより、犠牲
酸化膜１７の上部及び第２の下部電極膜１６の一部をエ
ッチングする。なお、この下部電極膜１６は平面的にみ
ると、図３に示すような２個の長方形状である。
【００１５】（５）次に、図１（ｅ）に示すように、酸
化膜１５及び残りの犠牲酸化膜１７を除去すると、平面
全体に長方形の２個の筒状電極（下部電極）１６Ａが形
成される。なお、その下部電極１６Ａは図４に示すよう
な２個並んだ矩形筒状の形状となる。 （６）次に、図１（ｆ）に示すように、下部電極１６Ａ
の表面にＣＶＤ法により窒化膜を形成し、加熱酸化する
ことにより誘電体膜１８を形成する。
化膜１５及び残りの犠牲酸化膜１７を除去すると、平面
全体に長方形の２個の筒状電極（下部電極）１６Ａが形
成される。なお、その下部電極１６Ａは図４に示すよう
な２個並んだ矩形筒状の形状となる。 （６）次に、図１（ｆ）に示すように、下部電極１６Ａ
の表面にＣＶＤ法により窒化膜を形成し、加熱酸化する
ことにより誘電体膜１８を形成する。
【００１６】（７）次に、図１（ｇ）に示すように、多
結晶シリコンの上部電極膜１９を形成することにより、
キャパシタを得る。このように、第１実施例によれば、
メモリセルの占有面積及び高さを変えることなく、メモ
リキャパシタの蓄積静電容量を大きくできる。次に、本
発明の第２実施例について説明する。
結晶シリコンの上部電極膜１９を形成することにより、
キャパシタを得る。このように、第１実施例によれば、
メモリセルの占有面積及び高さを変えることなく、メモ
リキャパシタの蓄積静電容量を大きくできる。次に、本
発明の第２実施例について説明する。
【００１７】図５は本発明の第２実施例を示すメモリセ
ルの製造工程断面図、図６はそのキャパシタを形成する
部分となる開口部の平面図、図７はそのキャパシタの下
部電極膜の平面図、図８はそのキャパシタの下部電極膜
の一部破断斜視図である。 （１）まず、図５（ａ）に示すように、基板２１上に堆
積された絶縁膜２２にコンタクト２３で接続された平面
上に、多結晶シリコンからなる第１の下部電極膜２４を
形成し、更に、酸化膜２５を形成する。
ルの製造工程断面図、図６はそのキャパシタを形成する
部分となる開口部の平面図、図７はそのキャパシタの下
部電極膜の平面図、図８はそのキャパシタの下部電極膜
の一部破断斜視図である。 （１）まず、図５（ａ）に示すように、基板２１上に堆
積された絶縁膜２２にコンタクト２３で接続された平面
上に、多結晶シリコンからなる第１の下部電極膜２４を
形成し、更に、酸化膜２５を形成する。
【００１８】（２）次に、図５（ｂ）に示すように、ホ
トリソ、エッチング工程により、酸化膜２５に前記第１
の下部電極膜２４に達する正方形の溝２５Ａを３本形成
する。なお、この正方形の溝２５Ａ（開口部）は、平面
的には、図６に示すような、横方向に３個、２個、３個
の正方形状である。 （３）次に、図５（ｃ）に示すように、多結晶シリコン
からなる第２の下部電極膜２６を形成する。その後、犠
牲酸化膜２７を堆積させる。
トリソ、エッチング工程により、酸化膜２５に前記第１
の下部電極膜２４に達する正方形の溝２５Ａを３本形成
する。なお、この正方形の溝２５Ａ（開口部）は、平面
的には、図６に示すような、横方向に３個、２個、３個
の正方形状である。 （３）次に、図５（ｃ）に示すように、多結晶シリコン
からなる第２の下部電極膜２６を形成する。その後、犠
牲酸化膜２７を堆積させる。
【００１９】（４）次に、図５（ｄ）に示すように、第
２の下部電極膜の垂直面２６Ｂが露出するようにエッチ
バックにより、犠牲酸化膜２７の上部及び第２の下部電
極膜２６の一部をエッチングする。なお、この第２の下
部電極膜２６は平面的にみると、図７に示すような横方
向に３個の正方形状である。 （５）次に、図５（ｅ）に示すように、酸化膜２５及び
残りの犠牲酸化膜２７を除去すると、横方向に平面全体
に直方体の３個、２個、３個の筒状電極（下部電極）２
６Ａが形成される。なお、その下部電極２６Ａは１セル
毎に、図８に示すような横方向に交互に３個と２個、縦
方向に交互に２個と１個の合計８個並んだ蜂の巣状の形
状となる。
２の下部電極膜の垂直面２６Ｂが露出するようにエッチ
バックにより、犠牲酸化膜２７の上部及び第２の下部電
極膜２６の一部をエッチングする。なお、この第２の下
部電極膜２６は平面的にみると、図７に示すような横方
向に３個の正方形状である。 （５）次に、図５（ｅ）に示すように、酸化膜２５及び
残りの犠牲酸化膜２７を除去すると、横方向に平面全体
に直方体の３個、２個、３個の筒状電極（下部電極）２
６Ａが形成される。なお、その下部電極２６Ａは１セル
毎に、図８に示すような横方向に交互に３個と２個、縦
方向に交互に２個と１個の合計８個並んだ蜂の巣状の形
状となる。
【００２０】（６）次に、図５（ｆ）に示すように、下
部電極２６Ａの表面にＣＶＤ法により窒化膜を形成し、
加熱酸化することにより誘電体膜２８を形成する。 （７）次に、図５（ｇ）に示すように、多結晶シリコン
の上部電極膜２９を形成することにより、キャパシタを
得る。このように、第２実施例によれば、平面の２軸方
向に対して下部電極が形成されるので、メモリキャパシ
タの蓄積静電容量を大きくとることができる。更に、メ
モリセルが蜂の巣状の矩形筒状電極の集合体となり、メ
モリセルの強度が増し、圧力による変形に対して強くな
る。
部電極２６Ａの表面にＣＶＤ法により窒化膜を形成し、
加熱酸化することにより誘電体膜２８を形成する。 （７）次に、図５（ｇ）に示すように、多結晶シリコン
の上部電極膜２９を形成することにより、キャパシタを
得る。このように、第２実施例によれば、平面の２軸方
向に対して下部電極が形成されるので、メモリキャパシ
タの蓄積静電容量を大きくとることができる。更に、メ
モリセルが蜂の巣状の矩形筒状電極の集合体となり、メ
モリセルの強度が増し、圧力による変形に対して強くな
る。
【００２１】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００２２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 （Ａ）請求項１記載の発明によれば、メモリセルの単位
面積当たりのキャパシタの蓄積静電容量を大きくするこ
とができる。
よれば、次のような効果を奏することができる。 （Ａ）請求項１記載の発明によれば、メモリセルの単位
面積当たりのキャパシタの蓄積静電容量を大きくするこ
とができる。
【００２３】（Ｂ）請求項２記載の発明によれば、メモ
リセルの占有面積及び高さを変えることなく、メモリキ
ャパシタの蓄積静電容量を大きくできる。 （Ｃ）請求項３又は４記載の発明によれば、平面の２軸
方向に対して下部電極が形成されるので、メモリキャパ
シタの蓄積静電容量を大きくとることができる。更に、
メモリセルが蜂の巣状の矩形筒状電極の集合体となり、
メモリセルの強度が増し、圧力による変形に対して強く
なる。
リセルの占有面積及び高さを変えることなく、メモリキ
ャパシタの蓄積静電容量を大きくできる。 （Ｃ）請求項３又は４記載の発明によれば、平面の２軸
方向に対して下部電極が形成されるので、メモリキャパ
シタの蓄積静電容量を大きくとることができる。更に、
メモリセルが蜂の巣状の矩形筒状電極の集合体となり、
メモリセルの強度が増し、圧力による変形に対して強く
なる。
【図１】本発明の第１実施例を示すメモリセルの製造工
程断面図である。
程断面図である。
【図２】本発明の第１実施例を示すメモリセルのキャパ
シタを形成する部分となる開口部の平面図である。
シタを形成する部分となる開口部の平面図である。
【図３】本発明の第１実施例を示すメモリセルのキャパ
シタの下部電極膜の平面図である。
シタの下部電極膜の平面図である。
【図４】本発明の第１実施例を示すメモリセルのキャパ
シタの下部電極膜の一部破断斜視図である。
シタの下部電極膜の一部破断斜視図である。
【図５】本発明の第２実施例を示すメモリセルの製造工
程断面図である。
程断面図である。
【図６】本発明の第２実施例を示すメモリセルのキャパ
シタを形成する部分となる開口部の平面図である。
シタを形成する部分となる開口部の平面図である。
【図７】本発明の第２実施例を示すメモリセルのキャパ
シタの下部電極膜の平面図である。
シタの下部電極膜の平面図である。
【図８】本発明の第２実施例を示すメモリセルのキャパ
シタの下部電極膜の一部破断斜視図である。
シタの下部電極膜の一部破断斜視図である。
【図９】従来の筒型セルの製造工程断面図である。
【図１０】従来の筒型セルのキャパシタを形成する部分
となる開口部の拡大平面図である。
となる開口部の拡大平面図である。
【図１１】従来の筒型セルのキャパシタの下部電極膜の
拡大平面図である。
拡大平面図である。
【図１２】従来の筒型セルのキャパシタの下部電極膜の
一部破断斜視図である。
一部破断斜視図である。
１１，２１ 基板 １２，２２ 絶縁膜 １３，２３ コンタクト １４，２４ 第１の下部電極膜 １５，２５ 酸化膜 １５Ａ，２５Ａ 溝（開口部） １６，２６ 第２の下部電極膜 １６Ａ ２個の筒状電極（下部電極） １６Ｂ 第２の下部電極膜の垂直面 １７，２７ 犠牲酸化膜 １８，２８ 誘電体膜 １９，２９ 上部電極膜 ２６Ａ 筒状電極（下部電極）（蜂の巣状の形状）
Claims (4)
- 【請求項１】 半導体記憶素子のキャパシタにおいて、
（ａ）半導体基板上に形成され、前記半導体基板に電気
的に接続された第１の下部電極と、（ｂ）前記第１の下
部電極上に並設され、上方に開口を有する複数の筒状の
第２の下部電極とを有することを特徴とする半導体記憶
素子のキャパシタ。 - 【請求項２】 請求項１記載の半導体記憶素子のキャパ
シタにおいて、前記複数の筒状の第２の下部電極は、蜂
の巣状または格子状に形成されていることを特徴とする
半導体記憶素子のキャパシタ。 - 【請求項３】 半導体記憶素子のキャパシタの製造方法
において、（ａ）半導体基板上に開口部を有する第１の
絶縁膜を形成する工程と、（ｂ）前記開口部内に前記半
導体基板に接続された導電膜を形成する工程と、（ｃ）
前記導電膜を含む前記第１の絶縁膜上に第１の下部電極
を形成する工程と、（ｄ）前記第１の下部電極上に前記
第１の下部電極を露出する複数の開口部を有する第２の
絶縁膜を形成する工程と、（ｅ）前記複数の開口部内に
同時に複数の筒状の第２の下部電極を形成する工程と、
（ｆ）前記第１の下部電極上に形成された前記第２の絶
縁膜を除去する工程と、（ｇ）前記第２の絶縁膜を除去
する工程後、前記第１及び第２の電極上に誘電膜を形成
する工程と、（ｈ）前記誘電膜上に上部電極を形成する
工程とを有することを特徴とする半導体記憶素子のキャ
パシタの製造方法。 - 【請求項４】 請求項３記載の半導体記憶素子のキャパ
シタの製造方法において、前記複数の筒状の第２の下部
電極を形成する工程は、前記複数の開口部内及び前記第
２の絶縁膜上に導電膜を形成し、前記導電膜をエッチン
グすることを含むことを特徴とする半導体記憶素子のキ
ャパシタの製造方法。
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|---|---|---|---|
| JP8302108A JPH10144882A (ja) | 1996-11-13 | 1996-11-13 | 半導体記憶素子のキャパシタ及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8302108A JPH10144882A (ja) | 1996-11-13 | 1996-11-13 | 半導体記憶素子のキャパシタ及びその製造方法 |
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|---|---|
| JPH10144882A true JPH10144882A (ja) | 1998-05-29 |
Family
ID=17905034
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| JP8302108A Withdrawn JPH10144882A (ja) | 1996-11-13 | 1996-11-13 | 半導体記憶素子のキャパシタ及びその製造方法 |
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| JP (1) | JPH10144882A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1037265A1 (fr) * | 1999-02-12 | 2000-09-20 | STMicroelectronics SA | Condensateur DRAM en forme de cuvette et son procédé de manufacture |
| KR20010004894A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체 소자의 전하저장전극 형성방법 |
| KR20010098887A (ko) * | 2000-04-28 | 2001-11-08 | 가네꼬 히사시 | 반도체 메모리의 제조방법 및 용량소자의 제조방법 |
| KR100345664B1 (ko) * | 1999-05-31 | 2002-07-24 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 하부전극 형성방법 |
| KR100369868B1 (ko) * | 1999-06-04 | 2003-01-29 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 형성방법 |
| KR100434506B1 (ko) * | 2002-06-27 | 2004-06-05 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
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| US6570210B1 (en) * | 2000-06-19 | 2003-05-27 | Koninklijke Philips Electronics N.V. | Multilayer pillar array capacitor structure for deep sub-micron CMOS |
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Family Cites Families (8)
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|---|---|---|---|---|
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| KR930009593B1 (ko) * | 1991-01-30 | 1993-10-07 | 삼성전자 주식회사 | 고집적 반도체 메모리장치 및 그 제조방법(HCC Cell) |
| JPH04264767A (ja) * | 1991-02-20 | 1992-09-21 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US5315142A (en) * | 1992-03-23 | 1994-05-24 | International Business Machines Corporation | High performance trench EEPROM cell |
| DE4221431A1 (de) * | 1992-06-30 | 1994-01-05 | Siemens Ag | Herstellverfahren für einen Schlüsselkondensator |
| JP2555965B2 (ja) * | 1993-12-13 | 1996-11-20 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5512768A (en) * | 1994-03-18 | 1996-04-30 | United Microelectronics Corporation | Capacitor for use in DRAM cell using surface oxidized silicon nodules |
| TW302524B (en) * | 1996-08-16 | 1997-04-11 | United Microelectronics Corp | Memory cell structure of dynamic random access memory and manufacturing method thereof |
-
1996
- 1996-11-13 JP JP8302108A patent/JPH10144882A/ja not_active Withdrawn
-
1997
- 1997-07-15 US US08/892,885 patent/US5939747A/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1037265A1 (fr) * | 1999-02-12 | 2000-09-20 | STMicroelectronics SA | Condensateur DRAM en forme de cuvette et son procédé de manufacture |
| KR100345664B1 (ko) * | 1999-05-31 | 2002-07-24 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 하부전극 형성방법 |
| KR100369868B1 (ko) * | 1999-06-04 | 2003-01-29 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 형성방법 |
| KR20010004894A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체 소자의 전하저장전극 형성방법 |
| KR20010098887A (ko) * | 2000-04-28 | 2001-11-08 | 가네꼬 히사시 | 반도체 메모리의 제조방법 및 용량소자의 제조방법 |
| KR100434506B1 (ko) * | 2002-06-27 | 2004-06-05 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
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