JPS625643A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS625643A JPS625643A JP14504585A JP14504585A JPS625643A JP S625643 A JPS625643 A JP S625643A JP 14504585 A JP14504585 A JP 14504585A JP 14504585 A JP14504585 A JP 14504585A JP S625643 A JPS625643 A JP S625643A
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- Japan
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- cavity
- capacity
- wirings
- wiring
- adjacent wirings
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- Pending
Links
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- 238000000926 separation method Methods 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 10
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- 239000000126 substance Substances 0.000 abstract 3
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- 239000000758 substrate Substances 0.000 description 4
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ等の半導体集積回路に関する。
半導体集積回路は、これまで幾何学的寸法の縮小によっ
て大容量化、高性能化を達成してきておシ、今後もさら
に進展していくことが予想される。
て大容量化、高性能化を達成してきておシ、今後もさら
に進展していくことが予想される。
幾何学的寸法の縮小を水平方向、垂直方向同一の割合で
施すと、配線抵抗の増大、エレクトロマイグレーション
による配線寿命の減少等の問題を生じる。そこで一般に
は、垂直方向は殆んど縮小せずに、水平方向のみを縮小
するという方法が採用されている。第３図に示した従来
の半導体集積回路の配線では、この様な縮小を続け、配
線断面の縦、横の寸法が同程度の大きさになってくると
大きな問題を生じてくる。隣接配線間の相互容量が総配
線容量に占める割合が加速度的に大きくなりてくるから
である。第３図の中央の配線１４に着目すると、中央の
配線１４の配線容量は半導体基板１１との間の容量と、
隣接配線１３及び隣接配線１５との間の相互容量との和
となる。従来例においては、配線−基板間、配線−配線
間は同一の絶縁性物質１２で分離されているので、その
容量比はほぼ配線の面積と配線間距離によって決まる。
施すと、配線抵抗の増大、エレクトロマイグレーション
による配線寿命の減少等の問題を生じる。そこで一般に
は、垂直方向は殆んど縮小せずに、水平方向のみを縮小
するという方法が採用されている。第３図に示した従来
の半導体集積回路の配線では、この様な縮小を続け、配
線断面の縦、横の寸法が同程度の大きさになってくると
大きな問題を生じてくる。隣接配線間の相互容量が総配
線容量に占める割合が加速度的に大きくなりてくるから
である。第３図の中央の配線１４に着目すると、中央の
配線１４の配線容量は半導体基板１１との間の容量と、
隣接配線１３及び隣接配線１５との間の相互容量との和
となる。従来例においては、配線−基板間、配線−配線
間は同一の絶縁性物質１２で分離されているので、その
容量比はほぼ配線の面積と配線間距離によって決まる。
従って前述した水平方向のみを縮小していく様な方法で
は、単位長さ当シの隣接間配線容量が増加していくのく
対し、配線−基板間の単位長さ当シの容量は減少するの
で隣燈配線間容量が総配線容量に占める割合が急激に大
きくなる。
は、単位長さ当シの隣接間配線容量が増加していくのく
対し、配線−基板間の単位長さ当シの容量は減少するの
で隣燈配線間容量が総配線容量に占める割合が急激に大
きくなる。
隣接配線間の相互容量が総配線容量に占める割合が増加
するということは、隣接配線の電位変化の影響を大きく
受けるということであシ、動作マージンの減少、誤動作
の原因となり、半導体集積回路にとって致命的な状態と
なる。
するということは、隣接配線の電位変化の影響を大きく
受けるということであシ、動作マージンの減少、誤動作
の原因となり、半導体集積回路にとって致命的な状態と
なる。
上述した様に、従来の半導体集積回路においては水平方
向のみ寸法を縮小していりた場合に隣接配線間の相互容
量が支配的となシ情報の誤りを生じ易いという問題が生
ずる。
向のみ寸法を縮小していりた場合に隣接配線間の相互容
量が支配的となシ情報の誤りを生じ易いという問題が生
ずる。
本発明の目的は前述の従来の半導体集積回路の問題点を
緩和し、水平方向のみを縮小していった場合でも隣接配
線間の相互容量を従来例に較べて小さくしうる半導体集
積回路を提供するととくあるＯ 〔問題点を解決するだめの手段〕 本発明は隣接する配線相互間の分離領域の一部に空洞を
介在せしめたことを特徴とする半導体集積回路である。
緩和し、水平方向のみを縮小していった場合でも隣接配
線間の相互容量を従来例に較べて小さくしうる半導体集
積回路を提供するととくあるＯ 〔問題点を解決するだめの手段〕 本発明は隣接する配線相互間の分離領域の一部に空洞を
介在せしめたことを特徴とする半導体集積回路である。
隣接配線間の絶縁性物質に設けた空洞内の誘電率の小さ
い空気を絶縁性物質として利用し、隣接配線間相互容量
の増大を防ぐ。
い空気を絶縁性物質として利用し、隣接配線間相互容量
の増大を防ぐ。
以下、本発明の典を的な実施例を示す第１図を参照しな
がら本発明の詳細な説明する。
がら本発明の詳細な説明する。
第１図は第３図に示した従来例に本発明を適用した例を
示す模式的な断面図である。第１図において、配線３と
配線４との間に空洞６を設け、また、配線４と配線５と
の間に空洞７を設けている。
示す模式的な断面図である。第１図において、配線３と
配線４との間に空洞６を設け、また、配線４と配線５と
の間に空洞７を設けている。
また絶縁性物質２による膜としては通常二酸化珪素膜が
用いられる。空洞がある場合には隣接配線間の容量は配
線と空洞間の容量、空洞部の容量。
用いられる。空洞がある場合には隣接配線間の容量は配
線と空洞間の容量、空洞部の容量。
空洞ともう一方の配線間の容量の３つの容量が直・列に
接続されたものとみなすことができる。空洞部の容量は
絶縁性物質が比誘電率の低い空気であシ、他の部分の絶
縁性物質である二酸化珪素膜の比誘電率に較べ約１／４
の値であるので、本発明の様に空洞を設けることによシ
隣接配線間の容量は減少する。例えば空洞の幅が隣接配
線間距離の１７３の時には隣接配線間容量は空洞がない
場合の１／２になる。空洞が大きければ大きい程、隣接
配線間容量は小さくなる。又、配線と基板間の容量は空
洞の有無によらずほぼ一定となるので、隣接配線間容量
が全配線容量に占める割合は従来の構成に較べ減少する
ことになる。従って、隣接配線間の相互容量による電位
変動も減少し、従来例に較べ誤動作が生じに＜＜、又、
動作マージンが広くなる。
接続されたものとみなすことができる。空洞部の容量は
絶縁性物質が比誘電率の低い空気であシ、他の部分の絶
縁性物質である二酸化珪素膜の比誘電率に較べ約１／４
の値であるので、本発明の様に空洞を設けることによシ
隣接配線間の容量は減少する。例えば空洞の幅が隣接配
線間距離の１７３の時には隣接配線間容量は空洞がない
場合の１／２になる。空洞が大きければ大きい程、隣接
配線間容量は小さくなる。又、配線と基板間の容量は空
洞の有無によらずほぼ一定となるので、隣接配線間容量
が全配線容量に占める割合は従来の構成に較べ減少する
ことになる。従って、隣接配線間の相互容量による電位
変動も減少し、従来例に較べ誤動作が生じに＜＜、又、
動作マージンが広くなる。
隣接する配線相互間の絶縁性物質２内に空洞を形成する
のは簡単である。隣接配線間の相互容量が問題となる状
況、すなわち隣接配線間距離が小さく、配線膜厚が厚い
状態では、配線形成後１１通常用いられているＣＶＤ法
によシ絶縁性物質２を被着することにより容易に空洞は
形成される。但し、この場合には空洞は配線底面よシ若
干浮いた位置に形成される。第１図に示す様に空洞６，
７を充分深い位置に形成するには、配線形成時にオー／
４エツチを行ない、配線３，４．５間の下部にある絶縁
性物質２のみを多少エツチングして、第２″図に示す形
状とし、この上にＣＶＤ法によシ絶縁性物質２を被着す
ればよい。
のは簡単である。隣接配線間の相互容量が問題となる状
況、すなわち隣接配線間距離が小さく、配線膜厚が厚い
状態では、配線形成後１１通常用いられているＣＶＤ法
によシ絶縁性物質２を被着することにより容易に空洞は
形成される。但し、この場合には空洞は配線底面よシ若
干浮いた位置に形成される。第１図に示す様に空洞６，
７を充分深い位置に形成するには、配線形成時にオー／
４エツチを行ない、配線３，４．５間の下部にある絶縁
性物質２のみを多少エツチングして、第２″図に示す形
状とし、この上にＣＶＤ法によシ絶縁性物質２を被着す
ればよい。
以上述べた様に、本発明によれば、隣接配線間の相互容
量が全体の配線容量に占める割合を小さく抑えることが
でき、したがって誤動作が生じ難く、動作マージンの広
い半導体集積回路を得ることができる効果を有するもの
である。
量が全体の配線容量に占める割合を小さく抑えることが
でき、したがって誤動作が生じ難く、動作マージンの広
い半導体集積回路を得ることができる効果を有するもの
である。
第１−４図は本発明の一実施例の模式的断面図、第２図
は空洞形成要領の説明図、第３図は従来の半導体集積回
路の模式的断面図である。 ｌ・・・半導体基板、２・・・二酸化珪素膜（絶縁性物
質）、３，４．５・・・配線、６，７・・・空洞。 第１図 第２図
は空洞形成要領の説明図、第３図は従来の半導体集積回
路の模式的断面図である。 ｌ・・・半導体基板、２・・・二酸化珪素膜（絶縁性物
質）、３，４．５・・・配線、６，７・・・空洞。 第１図 第２図
Claims (1)
- （１）隣接する配線相互間の分離領域の一部に空洞を介
在せしめたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14504585A JPS625643A (ja) | 1985-07-01 | 1985-07-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14504585A JPS625643A (ja) | 1985-07-01 | 1985-07-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS625643A true JPS625643A (ja) | 1987-01-12 |
Family
ID=15376109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14504585A Pending JPS625643A (ja) | 1985-07-01 | 1985-07-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS625643A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0473964A (ja) * | 1990-07-16 | 1992-03-09 | Sony Corp | 半導体メモリ装置の製造方法 |
| EP0766290A3 (ja) * | 1995-09-27 | 1997-05-14 | Sgs Thomson Microelectronics | |
| US5668398A (en) * | 1994-05-27 | 1997-09-16 | Texas Instruments Incorporated | Multilevel interconnect structure with air gaps formed between metal leads |
| US5837618A (en) * | 1995-06-07 | 1998-11-17 | Advanced Micro Devices, Inc. | Uniform nonconformal deposition for forming low dielectric constant insulation between certain conductive lines |
| US5861674A (en) * | 1997-02-20 | 1999-01-19 | Nec Corporation | Multilevel interconnection in a semiconductor device and method for forming the same |
| US6093633A (en) * | 1996-02-29 | 2000-07-25 | Nec Corporation | Method of making a semiconductor device |
| US6146989A (en) * | 1996-11-20 | 2000-11-14 | Nec Corporation | Method of fabricating semiconductor device with cavity interposed between wirings |
| US6191467B1 (en) * | 1998-05-08 | 2001-02-20 | Hyundai Electronics Industries Co., Ltd. | Semiconductor device and method for fabricating the same |
| US6242336B1 (en) | 1997-11-06 | 2001-06-05 | Matsushita Electronics Corporation | Semiconductor device having multilevel interconnection structure and method for fabricating the same |
| US6376357B1 (en) | 1997-05-30 | 2002-04-23 | Nec Corporation | Method for manufacturing a semiconductor device with voids in the insulation film between wirings |
| JP2005512342A (ja) * | 2001-12-08 | 2005-04-28 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | トレンチ型半導体デバイス及びその製造方法 |
| US7504699B1 (en) * | 1997-01-21 | 2009-03-17 | George Tech Research Corporation | Fabrication of a semiconductor device with air gaps for ultra-low capacitance interconnections |
-
1985
- 1985-07-01 JP JP14504585A patent/JPS625643A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0766290A3 (ja) * | 1995-09-27 | 1997-05-14 | Sgs Thomson Microelectronics | |
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