JPH10163876A - Ｄａ変換回路 - Google Patents
Ｄａ変換回路Info
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- JPH10163876A JPH10163876A JP8317605A JP31760596A JPH10163876A JP H10163876 A JPH10163876 A JP H10163876A JP 8317605 A JP8317605 A JP 8317605A JP 31760596 A JP31760596 A JP 31760596A JP H10163876 A JPH10163876 A JP H10163876A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
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Abstract
(57)【要約】
【課題】出力電流の分散を抑圧して誤差を低減するとと
もに、回路面積を縮小化して集積度を向上し、かつ価格
を低減する。 【解決手段】変換部１が、各エミッタをトランジスタＱ
１１〜Ｑ１６の各々のコレクタにそれぞれ接続しコレク
タを出力端子に接続したトランジスタＱ１を備え、論理
回路部３が、トランジスタＱ１１〜Ｑ１６の各コレクタ
配線と入力信号ステージＳ１〜Ｓ３の各信号線とを６列
３行のマトリクス状に配列しその各交点に配置され各々
のゲートをステージＳ１〜Ｓ３に接続し各々のソースの
トランジスタＱ１１〜Ｑ１６の各コレクタ配線への接続
の有無により所望の論理変換機能を設定する各６個から
成る３行のトランジスタアレイを構成する６×３個のＭ
ＯＳトランジスタＭ１１〜Ｍ１６，Ｍ２１〜Ｍ２６，Ｍ
３１〜Ｍ３６を備える。
もに、回路面積を縮小化して集積度を向上し、かつ価格
を低減する。 【解決手段】変換部１が、各エミッタをトランジスタＱ
１１〜Ｑ１６の各々のコレクタにそれぞれ接続しコレク
タを出力端子に接続したトランジスタＱ１を備え、論理
回路部３が、トランジスタＱ１１〜Ｑ１６の各コレクタ
配線と入力信号ステージＳ１〜Ｓ３の各信号線とを６列
３行のマトリクス状に配列しその各交点に配置され各々
のゲートをステージＳ１〜Ｓ３に接続し各々のソースの
トランジスタＱ１１〜Ｑ１６の各コレクタ配線への接続
の有無により所望の論理変換機能を設定する各６個から
成る３行のトランジスタアレイを構成する６×３個のＭ
ＯＳトランジスタＭ１１〜Ｍ１６，Ｍ２１〜Ｍ２６，Ｍ
３１〜Ｍ３６を備える。
Description
【０００１】
【発明の属する技術分野】本発明はＤＡ変換回路に関
し、特に電流出力型のＤＡ変換回路に関する。
し、特に電流出力型のＤＡ変換回路に関する。
【０００２】
【従来の技術】この種のＤＡ変換回路は、出力インピー
ダンスを低減でき高速動作に有利であることや高精度抵
抗素子が不要でありＩＣ化が容易であることさらに高速
クロックが不要であることなどから近時広く用いられる
ようになってきている。
ダンスを低減でき高速動作に有利であることや高精度抵
抗素子が不要でありＩＣ化が容易であることさらに高速
クロックが不要であることなどから近時広く用いられる
ようになってきている。
【０００３】特開昭６１−９５６２３号公報記載の一般
的な従来のＤＡ変換回路を回路図で示す図３を参照する
と、この従来のＤＡ変換回路は、変換用のＮＰＮバイポ
ーラ型のトランジスタＱ１１〜Ｑ１ｍを備え論理回路部
３００からのｍビットのデジタル信号ｄ１〜ｄｍの供給
に応答してデジタルアナログ変換を行う変換部１００
と、コレクタとベースとを共通接続したＮＰＮバイポー
ラ型のトランジスタＱ２１と一端がトランジスタＱ２１
のコレクタに接続し他端が電源ＶＣに接続した定電流源
Ｃ２１とを備え変換部１００に基準電流を供給する基準
電流源２と、ｎビットのデジタル信号であるステージＳ
１〜Ｓｎをｍビットの純２進数の変換対象デジタルデー
タＤ１〜Ｄｍに変換する論理回路部３００とを備える。
的な従来のＤＡ変換回路を回路図で示す図３を参照する
と、この従来のＤＡ変換回路は、変換用のＮＰＮバイポ
ーラ型のトランジスタＱ１１〜Ｑ１ｍを備え論理回路部
３００からのｍビットのデジタル信号ｄ１〜ｄｍの供給
に応答してデジタルアナログ変換を行う変換部１００
と、コレクタとベースとを共通接続したＮＰＮバイポー
ラ型のトランジスタＱ２１と一端がトランジスタＱ２１
のコレクタに接続し他端が電源ＶＣに接続した定電流源
Ｃ２１とを備え変換部１００に基準電流を供給する基準
電流源２と、ｎビットのデジタル信号であるステージＳ
１〜Ｓｎをｍビットの純２進数の変換対象デジタルデー
タＤ１〜Ｄｍに変換する論理回路部３００とを備える。
【０００４】変換部１００は、変換用のトランジスタＱ
１１〜Ｑ１ｍと、論理回路部３００の出力信号ｄ１〜ｄ
ｍを反転し信号ｄＢ１〜ｄＢｍを出力するインバータＩ
１０１〜Ｉ１０ｍと、各々の１端が接地され他端がトラ
ンジスタＱ１１〜Ｑ１ｍの各々のベースに接続し各々の
ゲートへの信号ｄ１〜ｄｍの各々の供給に応答して導通
するスイッチ用のＮチャネルＭＯＳ型のトランジスタＭ
１２１〜Ｍ１２ｍと、各々の１端が基準電流源２のトラ
ンジスタＱ２１のベースに接続し他端がトランジスタＱ
１１〜Ｑ１ｍの各々のベースに接続し各々のゲートへの
信号ｄＢ１〜ｄＢｍの各々の供給に応答して導通するス
イッチ用のＮチャネルＭＯＳ型のトランジスタＭ１１１
〜Ｍ１１ｍとを備える。
１１〜Ｑ１ｍと、論理回路部３００の出力信号ｄ１〜ｄ
ｍを反転し信号ｄＢ１〜ｄＢｍを出力するインバータＩ
１０１〜Ｉ１０ｍと、各々の１端が接地され他端がトラ
ンジスタＱ１１〜Ｑ１ｍの各々のベースに接続し各々の
ゲートへの信号ｄ１〜ｄｍの各々の供給に応答して導通
するスイッチ用のＮチャネルＭＯＳ型のトランジスタＭ
１２１〜Ｍ１２ｍと、各々の１端が基準電流源２のトラ
ンジスタＱ２１のベースに接続し他端がトランジスタＱ
１１〜Ｑ１ｍの各々のベースに接続し各々のゲートへの
信号ｄＢ１〜ｄＢｍの各々の供給に応答して導通するス
イッチ用のＮチャネルＭＯＳ型のトランジスタＭ１１１
〜Ｍ１１ｍとを備える。
【０００５】トランジスタＱ１１〜Ｑ１ｍの各々は、そ
のエミッタサイズで決る相互コンダクタンスｇｍに１，
２，４，…，２m-1 の重み付けを行うことにより、ｇ
ｍ，２ｇｍ，４ｇｍ，…，２m-1 ｇｍと設定されてい
る。
のエミッタサイズで決る相互コンダクタンスｇｍに１，
２，４，…，２m-1 の重み付けを行うことにより、ｇ
ｍ，２ｇｍ，４ｇｍ，…，２m-1 ｇｍと設定されてい
る。
【０００６】また、基準電流源２のトランジスタＱ２１
は、相互コンダクタンスが重み付け１倍のトランジスタ
Ｑ１１と同一の相互コンダクタンスｇｍに設定されてい
る。
は、相互コンダクタンスが重み付け１倍のトランジスタ
Ｑ１１と同一の相互コンダクタンスｇｍに設定されてい
る。
【０００７】論理回路部３００は、供給を受けるｎビッ
トのデジタルデータの各ビット対応の入力信号であるス
テージＳ１，Ｓ２，…，Ｓｎ（以下説明の便宜上ｎ＝３
とする）の各々に対応する配線接続組み合わせにより実
際の変換対象のｍビットの純２進数であるデジタル信号
Ｄ１〜Ｄｍを生成するマトリクス回路３０１と、信号Ｄ
１〜Ｄｍの否定論理和をとり出力信号ｄ１〜ｄｍの各々
を生成するＮＯＲ回路Ｇ３０１〜Ｇ３０ｍとを備える。
トのデジタルデータの各ビット対応の入力信号であるス
テージＳ１，Ｓ２，…，Ｓｎ（以下説明の便宜上ｎ＝３
とする）の各々に対応する配線接続組み合わせにより実
際の変換対象のｍビットの純２進数であるデジタル信号
Ｄ１〜Ｄｍを生成するマトリクス回路３０１と、信号Ｄ
１〜Ｄｍの否定論理和をとり出力信号ｄ１〜ｄｍの各々
を生成するＮＯＲ回路Ｇ３０１〜Ｇ３０ｍとを備える。
【０００８】次に、図３を参照して、従来のＤＡ変換回
路の動作について説明すると、まず、論理回路部３００
のマトリクス回路３０１は、任意の様式のデジタル数例
えば２進化１０進数やグレイコード（交番２進符号）等
の入力デジタル信号を純２進数（以下単に２進数）に変
換するデコーダとして機能するためのもので、入力信号
Ｓ１〜Ｓｎ対応のｎ本の行方向配線とｍ本の列方向の配
線とでマトリクスを形成し所定の交点を接続することに
よりワイアードＯＲ回路を形成する。
路の動作について説明すると、まず、論理回路部３００
のマトリクス回路３０１は、任意の様式のデジタル数例
えば２進化１０進数やグレイコード（交番２進符号）等
の入力デジタル信号を純２進数（以下単に２進数）に変
換するデコーダとして機能するためのもので、入力信号
Ｓ１〜Ｓｎ対応のｎ本の行方向配線とｍ本の列方向の配
線とでマトリクスを形成し所定の交点を接続することに
よりワイアードＯＲ回路を形成する。
【０００９】一例として１０進数の０〜７対応の３ビッ
トのグレーコードを２進数に変換する場合の対照表を示
す表１を参照すると、０に対するグレーコード００１は
２進数の０００に、１に対するグレーコード０００は２
進数の００１に，…それぞれ変換する。
トのグレーコードを２進数に変換する場合の対照表を示
す表１を参照すると、０に対するグレーコード００１は
２進数の０００に、１に対するグレーコード０００は２
進数の００１に，…それぞれ変換する。
【００１０】
【表１】
【００１１】この例では、１０進数の２，３のみが両者
同一符号であり、他は全部異なるのでこのマトリクス回
路３０１のような符号変換機能を必要とする。
同一符号であり、他は全部異なるのでこのマトリクス回
路３０１のような符号変換機能を必要とする。
【００１２】ここで説明の便宜上、ｍ＝ｎ＝３ビットと
し入力データが上述のようなグレーコードであるとする
と、ステージＳ１，Ｓ２，Ｓ３の値００１に対し信号Ｄ
１，Ｄ２，Ｄ３の各々が０００に、０００に対し００
１、０１０に対し０１０、…、１０１に対し１１１とそ
れぞれなるようにマトリクス回路３０１の配線を設定す
る。
し入力データが上述のようなグレーコードであるとする
と、ステージＳ１，Ｓ２，Ｓ３の値００１に対し信号Ｄ
１，Ｄ２，Ｄ３の各々が０００に、０００に対し００
１、０１０に対し０１０、…、１０１に対し１１１とそ
れぞれなるようにマトリクス回路３０１の配線を設定す
る。
【００１３】ＮＯＲゲートＧ３０１〜Ｇ３０ｍの各々
は、信号Ｄ１〜Ｄｍの各々を構成するの各データのうち
の１つでも１のときはデータｄ１〜ｄｍとして０を、各
構成データが全部０のときは１をそれぞれ出力し、これ
ら各ビットの出力信号ｄ１〜ｄｍの各々を直接変換部１
００のトランジスタＭ１２１〜Ｍ１２ｍの各々（以下例
外を除き各々を省略）と、インバータＩ１０１〜Ｉ１０
ｍにそれぞれ供給する。インバータＩ１０１〜Ｉ１０ｍ
の各々は入力信号ｄ１〜ｄｍの供給に応答して反転信号
ｄＢ１〜ｄＢｍをトランジスタＭ１１１〜Ｍ１１ｍに供
給する。
は、信号Ｄ１〜Ｄｍの各々を構成するの各データのうち
の１つでも１のときはデータｄ１〜ｄｍとして０を、各
構成データが全部０のときは１をそれぞれ出力し、これ
ら各ビットの出力信号ｄ１〜ｄｍの各々を直接変換部１
００のトランジスタＭ１２１〜Ｍ１２ｍの各々（以下例
外を除き各々を省略）と、インバータＩ１０１〜Ｉ１０
ｍにそれぞれ供給する。インバータＩ１０１〜Ｉ１０ｍ
の各々は入力信号ｄ１〜ｄｍの供給に応答して反転信号
ｄＢ１〜ｄＢｍをトランジスタＭ１１１〜Ｍ１１ｍに供
給する。
【００１４】ここで説明の便宜上第１ビットのみについ
て動作を説明すると、信号ｄ１がＬレベルの場合、信号
ｄＢ１はＨレベルとなりトランジスタＭ１１１は導通，
トランジスタＭ１２１は遮断状態となる。したがって、
基準電流源２のトランジスタＱ２１のベースとトランジ
スタＱ１１とのベースとが接続されこれらトランジスタ
Ｑ２１，Ｑ１１は公知のカレントミラー回路を構成す
る。トランジスタＱ２１は、コレクタ側に接続した定電
流源Ｃ２１により一定電流ｉ０を流している。上述のよ
うに、トランジスタＱ２１とＱ１１とは相互コンダクタ
ンスが同一のｇｍであり、したがってトランジスタＱ１
１はこの電流ｉ０と同一電流ｉ０をアナログ電流ＡＯと
して端子ＴＡから出力する。同様に第２ビット信号ｄ２
がＬレベルの場合は、トランジスタＭ１１２が導通し、
トランジスタＱ１２は電流２ｉ０を出力する。また、第
ｍビットの信号ｄｍがＬレベルの場合は、トランジスタ
Ｍ１１ｍが導通し、トランジスタＱ１ｍは電流２m-1 ｉ
０を出力する。
て動作を説明すると、信号ｄ１がＬレベルの場合、信号
ｄＢ１はＨレベルとなりトランジスタＭ１１１は導通，
トランジスタＭ１２１は遮断状態となる。したがって、
基準電流源２のトランジスタＱ２１のベースとトランジ
スタＱ１１とのベースとが接続されこれらトランジスタ
Ｑ２１，Ｑ１１は公知のカレントミラー回路を構成す
る。トランジスタＱ２１は、コレクタ側に接続した定電
流源Ｃ２１により一定電流ｉ０を流している。上述のよ
うに、トランジスタＱ２１とＱ１１とは相互コンダクタ
ンスが同一のｇｍであり、したがってトランジスタＱ１
１はこの電流ｉ０と同一電流ｉ０をアナログ電流ＡＯと
して端子ＴＡから出力する。同様に第２ビット信号ｄ２
がＬレベルの場合は、トランジスタＭ１１２が導通し、
トランジスタＱ１２は電流２ｉ０を出力する。また、第
ｍビットの信号ｄｍがＬレベルの場合は、トランジスタ
Ｍ１１ｍが導通し、トランジスタＱ１ｍは電流２m-1 ｉ
０を出力する。
【００１５】また、信号ｄ１がＨレベルの場合はトラン
ジスタＭ１１１が遮断し、トランジスタＭ１２１が導通
するので、トランジスタＱ１１のベースが接地されコレ
クタ電流は０となる。
ジスタＭ１１１が遮断し、トランジスタＭ１２１が導通
するので、トランジスタＱ１１のベースが接地されコレ
クタ電流は０となる。
【００１６】公知のように、カレントミラー回路では、
電流源トランジスタと出力側トランジスタのベース相互
間の導通抵抗は無視しており、もし存在すると出力電流
に誤差を生じる。したがって、カレントミラー回路をを
構成するためのスイッチ用のトランジスタＭ１１１〜Ｍ
１１ｍは、導通抵抗ができるだけ小さくかつばらつきす
なわち分散が小さいことが重要である。このためこれら
トランジスタＭ１１１〜Ｍ１１ｍは、導通抵抗及びその
分散を最小化するため大きなサイズのトランジスタを用
いていた。
電流源トランジスタと出力側トランジスタのベース相互
間の導通抵抗は無視しており、もし存在すると出力電流
に誤差を生じる。したがって、カレントミラー回路をを
構成するためのスイッチ用のトランジスタＭ１１１〜Ｍ
１１ｍは、導通抵抗ができるだけ小さくかつばらつきす
なわち分散が小さいことが重要である。このためこれら
トランジスタＭ１１１〜Ｍ１１ｍは、導通抵抗及びその
分散を最小化するため大きなサイズのトランジスタを用
いていた。
【００１７】
【発明が解決しようとする課題】上述した従来のＤＡ変
換回路は、基準電流源の基準電流供給用トランジスタと
各ビットの変換用トランジスタとのベース同志を接続し
カレントミラー回路を構成するためのスイッチ用のトラ
ンジスタの導通抵抗の分散がそのまま出力電流値の分散
誤差となるという欠点があった。
換回路は、基準電流源の基準電流供給用トランジスタと
各ビットの変換用トランジスタとのベース同志を接続し
カレントミラー回路を構成するためのスイッチ用のトラ
ンジスタの導通抵抗の分散がそのまま出力電流値の分散
誤差となるという欠点があった。
【００１８】また、上記導通抵抗及びその分散の最小化
のため、上記トランジスタのサイズは縮小困難であるの
で、回路面積の増大要因となるという欠点があった。
のため、上記トランジスタのサイズは縮小困難であるの
で、回路面積の増大要因となるという欠点があった。
【００１９】接続設定用のマトリクス回路は、ステージ
数の増加毎に所要回路面積が増大するので、多ステージ
数に対応させることが困難とであるという欠点があっ
た。
数の増加毎に所要回路面積が増大するので、多ステージ
数に対応させることが困難とであるという欠点があっ
た。
【００２０】さらに、上記回路面積の増大や個別調整の
必要のため高価格となるという欠点があった。
必要のため高価格となるという欠点があった。
【００２１】本発明の目的は、上記欠点を解消し、出力
電流の分散を抑圧して誤差を低減するとともに、回路面
積を縮小化して集積度を向上し、かつ低価格のＤＡ変換
回路を提供することにある。
電流の分散を抑圧して誤差を低減するとともに、回路面
積を縮小化して集積度を向上し、かつ低価格のＤＡ変換
回路を提供することにある。
【００２２】
【課題を解決するための手段】本発明のＤＡ変換回路
は、各々２m-1 （ｍ＝１，２，…）の重み付けをされた
相互コンダクタンスを有するｍ個の第１〜第ｍのトラン
ジスタを含む変換部と、コレクタとベースとを共通接続
した電流源トランジスタと一端を前記電流源トランジス
タのコレクタに接続し他端を第１の電源に接続した定電
流源とを含み前記電流源トランジスタのベースを前記第
１のトランジスタの各々のベースと共通接続して基準電
流を供給する基準電流源と、入力した任意様式のｎ（ｎ
＝１，２，…）ビットの第１のデジタル信号を純２進数
のｍビットの第２のデジタル信号に変換する論理変換機
能を有する論理回路部とを備えるＤＡ変換回路におい
て、前記変換部が、各々のエミッタを前記第１〜第ｍの
トランジスタの各々のコレクタにそれぞれ接続し各々の
コレクタを共通接続して出力端子に接続した出力トラン
ジスタを備え、前記論理回路部が、前記第１〜第ｍのト
ランジスタの各々のコレクタ配線と前記ｎビットの第１
のデジタル信号の各々を伝達する第１〜第ｎの入力信号
線とをｍ列ｎ行のマトリクス状に配列しその交点の各々
に配置され各々のドレインを第２の電源に接続し各々の
ゲートを前記第１〜第ｎの各々の信号線に接続し各々の
ソースの前記第１〜第ｍのコレクタ配線への接続の有無
により所望の前記論理変換機能を設定するそれぞれｍ個
から成る第１〜第ｎ行のトランジスタアレイを構成する
ｍ×ｎ個のＭＯＳトランジスタを備えて構成されてい
る。
は、各々２m-1 （ｍ＝１，２，…）の重み付けをされた
相互コンダクタンスを有するｍ個の第１〜第ｍのトラン
ジスタを含む変換部と、コレクタとベースとを共通接続
した電流源トランジスタと一端を前記電流源トランジス
タのコレクタに接続し他端を第１の電源に接続した定電
流源とを含み前記電流源トランジスタのベースを前記第
１のトランジスタの各々のベースと共通接続して基準電
流を供給する基準電流源と、入力した任意様式のｎ（ｎ
＝１，２，…）ビットの第１のデジタル信号を純２進数
のｍビットの第２のデジタル信号に変換する論理変換機
能を有する論理回路部とを備えるＤＡ変換回路におい
て、前記変換部が、各々のエミッタを前記第１〜第ｍの
トランジスタの各々のコレクタにそれぞれ接続し各々の
コレクタを共通接続して出力端子に接続した出力トラン
ジスタを備え、前記論理回路部が、前記第１〜第ｍのト
ランジスタの各々のコレクタ配線と前記ｎビットの第１
のデジタル信号の各々を伝達する第１〜第ｎの入力信号
線とをｍ列ｎ行のマトリクス状に配列しその交点の各々
に配置され各々のドレインを第２の電源に接続し各々の
ゲートを前記第１〜第ｎの各々の信号線に接続し各々の
ソースの前記第１〜第ｍのコレクタ配線への接続の有無
により所望の前記論理変換機能を設定するそれぞれｍ個
から成る第１〜第ｎ行のトランジスタアレイを構成する
ｍ×ｎ個のＭＯＳトランジスタを備えて構成されてい
る。
【００２３】
【発明の実施の形態】次に、本発明の実施の形態を図３
と共通の構成要素には共通の文字／数字を用いて同様に
回路図で示す図１を参照すると、この図に示す本実施の
形態のＤＡ変換回路は、従来と共通の基準電流源２に加
えて、従来と共通のＮＰＮバイポーラ型のトランジスタ
Ｑ１１〜Ｑ１６（ここでは説明の便宜上ビット数ｍ＝６
とする）を含み６ビットの純２進数データのＤＡ変換を
行う変換部１と、入力端子Ｔ１〜Ｔ３に供給を受けた任
意様式のデジタル数の入力信号ステージＳ１〜Ｓ３（こ
こでは説明の便宜上ビット数ｎ＝３とする）を純２進数
に変換してトランジスタＱ１１〜Ｑ１６の各々のコレク
タ電流を制御する論理回路部３とを備える。
と共通の構成要素には共通の文字／数字を用いて同様に
回路図で示す図１を参照すると、この図に示す本実施の
形態のＤＡ変換回路は、従来と共通の基準電流源２に加
えて、従来と共通のＮＰＮバイポーラ型のトランジスタ
Ｑ１１〜Ｑ１６（ここでは説明の便宜上ビット数ｍ＝６
とする）を含み６ビットの純２進数データのＤＡ変換を
行う変換部１と、入力端子Ｔ１〜Ｔ３に供給を受けた任
意様式のデジタル数の入力信号ステージＳ１〜Ｓ３（こ
こでは説明の便宜上ビット数ｎ＝３とする）を純２進数
に変換してトランジスタＱ１１〜Ｑ１６の各々のコレク
タ電流を制御する論理回路部３とを備える。
【００２４】従来と同様に、変換部１のトランジスタＱ
１１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６の各々
は、そのエミッタサイズで決る相互コンダクタンスｇｍ
に２0 ，２1 ，２3 ，２4 ，２5 ＝１，２，４，８，１
６，３２倍の重み付けを行うことにより、ｇｍ，２ｇ
ｍ，４ｇｍ，８ｇｍ，１６ｇｍ，３２ｇｍと設定され、
それぞれ電流信号Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６
を出力する。
１１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６の各々
は、そのエミッタサイズで決る相互コンダクタンスｇｍ
に２0 ，２1 ，２3 ，２4 ，２5 ＝１，２，４，８，１
６，３２倍の重み付けを行うことにより、ｇｍ，２ｇ
ｍ，４ｇｍ，８ｇｍ，１６ｇｍ，３２ｇｍと設定され、
それぞれ電流信号Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６
を出力する。
【００２５】変換部１は、電圧ＶＢの電源１１と、電圧
ＶＤの電源１２と、上述のトランジスタＱ１１〜Ｑ１６
と、コレクタが出力端子ＴＡにベースが電源１１にそれ
ぞれ接続し各々がトランジスタＱ１１〜Ｑ１６の各々の
コレクタに接続した６個のエミッタを有しコレクタ拡散
層を共有化したＮＰＮバイポーラ型のマルチエミッタ型
のトランジスタＱ１とを備える。
ＶＤの電源１２と、上述のトランジスタＱ１１〜Ｑ１６
と、コレクタが出力端子ＴＡにベースが電源１１にそれ
ぞれ接続し各々がトランジスタＱ１１〜Ｑ１６の各々の
コレクタに接続した６個のエミッタを有しコレクタ拡散
層を共有化したＮＰＮバイポーラ型のマルチエミッタ型
のトランジスタＱ１とを備える。
【００２６】論理回路部３は、各々のゲートがステージ
Ｓ１対応の入力端子Ｔ１に各々のドレインが電源１２に
それぞれ接続しソースがトランジスタＱ１１〜Ｑ１６の
コレクタに接続するか又はオープンのＮチャネルＭＯＳ
型のトランジスタＭ１１〜Ｍ１６と、各々のゲートがス
テージＳ２対応の入力端子Ｔ２に各々のドレインが電圧
ＶＤの電源１２にそれぞれ接続しソースがトランジスタ
Ｑ１１〜Ｑ１６のコレクタに接続するか又はオープンの
ＮチャネルＭＯＳ型のトランジスタＭ２１〜Ｍ２６と、
各々のゲートがステージＳ３対応の入力端子Ｔ３に各々
のドレインが電圧ＶＤの電源１２にそれぞれ接続しソー
スがトランジスタＱ１１〜Ｑ１６のコレクタに接続する
か又はオープンのＮチャネルＭＯＳ型のトランジスタＭ
３１〜Ｍ３６とを備える。
Ｓ１対応の入力端子Ｔ１に各々のドレインが電源１２に
それぞれ接続しソースがトランジスタＱ１１〜Ｑ１６の
コレクタに接続するか又はオープンのＮチャネルＭＯＳ
型のトランジスタＭ１１〜Ｍ１６と、各々のゲートがス
テージＳ２対応の入力端子Ｔ２に各々のドレインが電圧
ＶＤの電源１２にそれぞれ接続しソースがトランジスタ
Ｑ１１〜Ｑ１６のコレクタに接続するか又はオープンの
ＮチャネルＭＯＳ型のトランジスタＭ２１〜Ｍ２６と、
各々のゲートがステージＳ３対応の入力端子Ｔ３に各々
のドレインが電圧ＶＤの電源１２にそれぞれ接続しソー
スがトランジスタＱ１１〜Ｑ１６のコレクタに接続する
か又はオープンのＮチャネルＭＯＳ型のトランジスタＭ
３１〜Ｍ３６とを備える。
【００２７】本実施の形態では、トランジスタＱ１１〜
Ｑ１６のコレクタに接続しそれぞれ電流信号Ａ１〜Ａ６
を伝送するコレクタ配線を行方向に配列し、ステージＳ
１〜Ｓ３の各信号線を列方向に配列しているので、した
がって、これらコレクタ配線とステージ信号線との交点
にそれぞれ配置されるトランジスタＭ１１〜Ｍ１６，Ｍ
２１〜Ｍ２６，Ｍ３１〜Ｍ３６は、３行６列のマトリク
ス状に配列される。これはＲＯＭ等のメモリセルの配置
と同様の形式である。
Ｑ１６のコレクタに接続しそれぞれ電流信号Ａ１〜Ａ６
を伝送するコレクタ配線を行方向に配列し、ステージＳ
１〜Ｓ３の各信号線を列方向に配列しているので、した
がって、これらコレクタ配線とステージ信号線との交点
にそれぞれ配置されるトランジスタＭ１１〜Ｍ１６，Ｍ
２１〜Ｍ２６，Ｍ３１〜Ｍ３６は、３行６列のマトリク
ス状に配列される。これはＲＯＭ等のメモリセルの配置
と同様の形式である。
【００２８】トランジスタＭ１１〜Ｍ１６，Ｍ２１〜Ｍ
２６，Ｍ３１〜Ｍ３６のソースの各変換用のトランジス
タＱ１１〜Ｑ１６の各々のコレクタへの接続又はオープ
ンの設定は入力デジタル信号Ｓ１〜Ｓ３の様式に依存し
て行なう。
２６，Ｍ３１〜Ｍ３６のソースの各変換用のトランジス
タＱ１１〜Ｑ１６の各々のコレクタへの接続又はオープ
ンの設定は入力デジタル信号Ｓ１〜Ｓ３の様式に依存し
て行なう。
【００２９】次に、図１を参照して本実施の形態の動作
について、まず、説明の便宜上入信号であるステージＳ
の３ビット分すなわちステージＳ１，Ｓ２，Ｓ３に対応
する純２進数の第１〜第６ビットついて動作を説明する
と、基準電流源２は、従来と同様に、トランジスタＱ２
１が、コレクタ側に接続した定電流源Ｃ２１により一定
電流ｉ０を流している。トランジスタＱ２１のベースと
トランジスタＱ１１〜Ｑ１６の各々のベースとが接続さ
れこれらトランジスタＱ２１，Ｑ１１〜Ｑ１６は公知の
カレントミラー回路を構成する。トランジスタＱ２１
は、コレクタ側に接続した定電流源Ｃ２１により一定電
流ｉ０を流している。上述のように、トランジスタＱ１
１，Ｑ１２〜Ｑ１６の各々は、ｇｍ，２ｇｍ〜３２ｇｍ
にウェイテングされているので、活性化状態では各々の
コレクタ電流Ａ１〜Ａ６はそれぞれｉ０，２ｉ０，４ｉ
０，８ｉ０，１６ｉ０，３２ｉ０となる。
について、まず、説明の便宜上入信号であるステージＳ
の３ビット分すなわちステージＳ１，Ｓ２，Ｓ３に対応
する純２進数の第１〜第６ビットついて動作を説明する
と、基準電流源２は、従来と同様に、トランジスタＱ２
１が、コレクタ側に接続した定電流源Ｃ２１により一定
電流ｉ０を流している。トランジスタＱ２１のベースと
トランジスタＱ１１〜Ｑ１６の各々のベースとが接続さ
れこれらトランジスタＱ２１，Ｑ１１〜Ｑ１６は公知の
カレントミラー回路を構成する。トランジスタＱ２１
は、コレクタ側に接続した定電流源Ｃ２１により一定電
流ｉ０を流している。上述のように、トランジスタＱ１
１，Ｑ１２〜Ｑ１６の各々は、ｇｍ，２ｇｍ〜３２ｇｍ
にウェイテングされているので、活性化状態では各々の
コレクタ電流Ａ１〜Ａ６はそれぞれｉ０，２ｉ０，４ｉ
０，８ｉ０，１６ｉ０，３２ｉ０となる。
【００３０】変換部３の入力信号のステージＳ１がＨレ
ベル，ステージＳ２，Ｓ３がＬレベルになると、トラン
ジスタＭ１１〜Ｍ１６の全てのゲートにＨレベルの信号
が供給される。ここで、図示のように、トランジスタＭ
１１，Ｍ１４，Ｍ１５の各々のソースはそれぞれトラン
ジスタＱ１１，Ｑ１４，Ｑ１５の各々のコレクタに接続
し、トランジスタＭ１２，Ｍ１３，Ｍ１６の各々のソー
スはオープン状態であるとする。
ベル，ステージＳ２，Ｓ３がＬレベルになると、トラン
ジスタＭ１１〜Ｍ１６の全てのゲートにＨレベルの信号
が供給される。ここで、図示のように、トランジスタＭ
１１，Ｍ１４，Ｍ１５の各々のソースはそれぞれトラン
ジスタＱ１１，Ｑ１４，Ｑ１５の各々のコレクタに接続
し、トランジスタＭ１２，Ｍ１３，Ｍ１６の各々のソー
スはオープン状態であるとする。
【００３１】ソースが対応する変換用トランジスタＱ１
１，Ｑ１４，Ｑ１５の各コレクタに接続したトランジス
タＭ１１，Ｍ１４，Ｍ１５は、トランジスタＱ１のベー
スエミッタ電圧ＶＢＥがこれらトランジスタＭ１１，Ｍ
１４，Ｍ１５のしきい値電圧ＶＴに対し、ＶＢＥ＜ＶＴ
の条件のときトランジスタＱ１を遮断状態とする。した
がって、電源１２からの電流がこれらトランジスタＭ１
１，Ｍ１４，Ｍ１５を経由してトランジスタＱ１１，Ｑ
１４，Ｑ１５にそれぞれ供給されトランジスタＱ１への
出力電流ＡＯを生じない。逆にソースがオープンのトラ
ンジスタＭ１２，Ｍ１３，Ｍ１６は、ゲートへのＨレベ
ル信号の供給に無関係にトランジスタＱ１のベースエミ
ッタ電圧ＶＢＥがこれらトランジスタＭ１２，Ｍ１３，
Ｍ１６のしきい値電圧ＶＴに対しＶＢＥ≧ＶＴの条件の
とき、トランジスタＱ１を導通状態とする。したがっ
て、トランジスタＱ１２，Ｑ１３，Ｑ１６の各々のコレ
クタ電流Ａ２，Ａ３，Ａ６の合成電流がトランジスタＱ
１のコレクタ電流すなわち出力電流ＡＯとして出力され
る。
１，Ｑ１４，Ｑ１５の各コレクタに接続したトランジス
タＭ１１，Ｍ１４，Ｍ１５は、トランジスタＱ１のベー
スエミッタ電圧ＶＢＥがこれらトランジスタＭ１１，Ｍ
１４，Ｍ１５のしきい値電圧ＶＴに対し、ＶＢＥ＜ＶＴ
の条件のときトランジスタＱ１を遮断状態とする。した
がって、電源１２からの電流がこれらトランジスタＭ１
１，Ｍ１４，Ｍ１５を経由してトランジスタＱ１１，Ｑ
１４，Ｑ１５にそれぞれ供給されトランジスタＱ１への
出力電流ＡＯを生じない。逆にソースがオープンのトラ
ンジスタＭ１２，Ｍ１３，Ｍ１６は、ゲートへのＨレベ
ル信号の供給に無関係にトランジスタＱ１のベースエミ
ッタ電圧ＶＢＥがこれらトランジスタＭ１２，Ｍ１３，
Ｍ１６のしきい値電圧ＶＴに対しＶＢＥ≧ＶＴの条件の
とき、トランジスタＱ１を導通状態とする。したがっ
て、トランジスタＱ１２，Ｑ１３，Ｑ１６の各々のコレ
クタ電流Ａ２，Ａ３，Ａ６の合成電流がトランジスタＱ
１のコレクタ電流すなわち出力電流ＡＯとして出力され
る。
【００３２】ステージＳ２，Ｓ３についても同様に動作
する。すなわち、ステージＳ２がＨレベル，ステージＳ
１，Ｓ３がＬレベルになると、トランジスタＭ２１，Ｍ
２３，Ｍ２５，Ｍ２６対応の変換用トランジスタＱ１
１，Ｑ１３，Ｑ１５，Ｑ１６が遮断状態となり、トラン
ジスタＱ１２，Ｑ１４の各々のコレクタ電流Ａ２，Ａ４
の合成電流がトランジスタＱ１のコレクタ電流すなわち
出力電流ＡＯとして出力される。同様にして、ステージ
Ｓ３がＨレベル，ステージＳ１，Ｓ２がＬレベルになる
と、トランジスタＭ３１，Ｍ３４，Ｍ３６対応の変換用
トランジスタＱ１１，Ｑ１４，Ｑ１６が遮断状態とな
り、トランジスタＱ１２，Ｑ１３，Ｑ１５の各々のコレ
クタ電流Ａ２，Ａ３，Ａ５の合成電流がトランジスタＱ
１のコレクタ電流すなわち出力電流ＡＯとして出力され
る。
する。すなわち、ステージＳ２がＨレベル，ステージＳ
１，Ｓ３がＬレベルになると、トランジスタＭ２１，Ｍ
２３，Ｍ２５，Ｍ２６対応の変換用トランジスタＱ１
１，Ｑ１３，Ｑ１５，Ｑ１６が遮断状態となり、トラン
ジスタＱ１２，Ｑ１４の各々のコレクタ電流Ａ２，Ａ４
の合成電流がトランジスタＱ１のコレクタ電流すなわち
出力電流ＡＯとして出力される。同様にして、ステージ
Ｓ３がＨレベル，ステージＳ１，Ｓ２がＬレベルになる
と、トランジスタＭ３１，Ｍ３４，Ｍ３６対応の変換用
トランジスタＱ１１，Ｑ１４，Ｑ１６が遮断状態とな
り、トランジスタＱ１２，Ｑ１３，Ｑ１５の各々のコレ
クタ電流Ａ２，Ａ３，Ａ５の合成電流がトランジスタＱ
１のコレクタ電流すなわち出力電流ＡＯとして出力され
る。
【００３３】ステージＳ１，Ｓ２，Ｓ３の全部がＨレベ
ルの場合は、トランジスタＱ１２，だけがコレクタ電流
Ａ２を流し得るので、この電流Ａ２が出力電流ＡＯとし
て出力される。
ルの場合は、トランジスタＱ１２，だけがコレクタ電流
Ａ２を流し得るので、この電流Ａ２が出力電流ＡＯとし
て出力される。
【００３４】このように、本実施の形態では、基準電流
源２のトランジスタＱ２１のベースがスイッチを経由す
ることなく直接変部１の変換用トランジスタＱ１１〜Ｑ
１６のベースに接続しており、これら変換用トランジス
タの電流導通遮断制御は論理回路部３のＭＯＳトランジ
スタＭ１１〜Ｍ１６，Ｍ２１〜Ｍ２６，Ｍ３１〜Ｍ３６
から成るスイッチマトリクスにより行う。任意の入力デ
ジタル数であるステージＳ１〜Ｓ３から純２進数への論
理変換は、論理回路部３のトランジスタＭ１１〜Ｍ１
６，Ｍ２１〜Ｍ２６，Ｍ３１〜Ｍ３６のソースの対応す
る変換トランジスタＱ１１〜Ｑ１６のコレクタへの接続
の有無を予め設定することによりプリセットする。
源２のトランジスタＱ２１のベースがスイッチを経由す
ることなく直接変部１の変換用トランジスタＱ１１〜Ｑ
１６のベースに接続しており、これら変換用トランジス
タの電流導通遮断制御は論理回路部３のＭＯＳトランジ
スタＭ１１〜Ｍ１６，Ｍ２１〜Ｍ２６，Ｍ３１〜Ｍ３６
から成るスイッチマトリクスにより行う。任意の入力デ
ジタル数であるステージＳ１〜Ｓ３から純２進数への論
理変換は、論理回路部３のトランジスタＭ１１〜Ｍ１
６，Ｍ２１〜Ｍ２６，Ｍ３１〜Ｍ３６のソースの対応す
る変換トランジスタＱ１１〜Ｑ１６のコレクタへの接続
の有無を予め設定することによりプリセットする。
【００３５】これにより、従来の基準電流源２から各変
換トランジスタのベースに挿入されたスイッチ用のトラ
ンジスタの導通抵抗の分散による誤差の発生が除去で
き、また、論理回路部３はメモリ素子と同様な構成のＭ
ＯＳトランジスタアレイの追加によりステージ数を容易
に増加できるので、回路面積の増加を抑制しながら大ビ
ット数の入力デジタル数に容易に対応可能である。
換トランジスタのベースに挿入されたスイッチ用のトラ
ンジスタの導通抵抗の分散による誤差の発生が除去で
き、また、論理回路部３はメモリ素子と同様な構成のＭ
ＯＳトランジスタアレイの追加によりステージ数を容易
に増加できるので、回路面積の増加を抑制しながら大ビ
ット数の入力デジタル数に容易に対応可能である。
【００３６】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の文字／数字を用いて同様にブ
ロックで示す図２を参照すると、この図に示す本実施の
形態の第１の実施の形態との相違点は、マルチエミッタ
型のトランジスタＱ１の代りにトランジスタＱ１１〜Ｑ
１６にそれぞれ対応する個別のトランジスタＱ１Ａ〜Ｑ
１Ｆを備えることである。
共通の構成要素には共通の文字／数字を用いて同様にブ
ロックで示す図２を参照すると、この図に示す本実施の
形態の第１の実施の形態との相違点は、マルチエミッタ
型のトランジスタＱ１の代りにトランジスタＱ１１〜Ｑ
１６にそれぞれ対応する個別のトランジスタＱ１Ａ〜Ｑ
１Ｆを備えることである。
【００３７】動作については、第１の実施例と同様であ
るので説明を省略する。
るので説明を省略する。
【００３８】以上本発明の実施例を説明したが、本発明
はこれに限ることなく、例えば、変換用トランジスタと
してバイポーラトランジスタの代りにＭＯＳトランジス
タを用いることも可能である。
はこれに限ることなく、例えば、変換用トランジスタと
してバイポーラトランジスタの代りにＭＯＳトランジス
タを用いることも可能である。
【００３９】
【発明の効果】以上説明したように、本発明のＤＡ変換
回路は、変換部３が、各々のエミッタを各変換用トラン
ジスタのコレクタにそれぞれ接続しコレクタ出力端子に
接続した出力トランジスタを備え、論理回路部が、ｍ列
ｎ行のマトリクス状に配置され各々のソースのコレクタ
配線への接続の有無により所望の論理変換機能を設定す
るｍ×ｎ個のＭＯＳトランジスタを備えているので、各
変換トランジスタのベースに挿入されたスイッチ用のト
ランジスタの導通抵抗の分散による誤差の発生が除去で
きるという効果がある。
回路は、変換部３が、各々のエミッタを各変換用トラン
ジスタのコレクタにそれぞれ接続しコレクタ出力端子に
接続した出力トランジスタを備え、論理回路部が、ｍ列
ｎ行のマトリクス状に配置され各々のソースのコレクタ
配線への接続の有無により所望の論理変換機能を設定す
るｍ×ｎ個のＭＯＳトランジスタを備えているので、各
変換トランジスタのベースに挿入されたスイッチ用のト
ランジスタの導通抵抗の分散による誤差の発生が除去で
きるという効果がある。
【００４０】また、メモリ素子と同様な構成のＭＯＳト
ランジスタアレイの追加によりステージ数を容易に増加
できるので、回路面積の増加を抑制しながら大ビット数
の入力デジタル数に容易に対応可能であるという効果が
ある。
ランジスタアレイの追加によりステージ数を容易に増加
できるので、回路面積の増加を抑制しながら大ビット数
の入力デジタル数に容易に対応可能であるという効果が
ある。
【図１】本発明のＤＡ変換回路の第１の実施の形態を示
すブロック図である。
すブロック図である。
【図２】本発明のＤＡ変換回路の第２の実施の形態を示
すブロック図である。
すブロック図である。
【図３】従来のＤＡ変換回路の一例を示すブロック図で
ある。
ある。
１，１Ａ，１００ 変換部 ２ 基準電流源 ３，３００ 論理回路部 Ｃ２１ 定電流源 Ｇ３０１〜Ｇ３０ｍ ＮＯＲ回路 Ｉ１０１〜Ｉ１０ｍ インバータ Ｍ１１〜Ｍ１６，Ｍ２１〜Ｍ２６，Ｍ３１〜Ｍ３６，Ｍ
１１１〜Ｍ１１ｍ，Ｍ１２１〜Ｍ１２ｍ，Ｑ１，Ｑ１Ａ
〜Ｑ１Ｆ，Ｑ１１〜Ｑ１６，Ｑ２１ トランジスタ
１１１〜Ｍ１１ｍ，Ｍ１２１〜Ｍ１２ｍ，Ｑ１，Ｑ１Ａ
〜Ｑ１Ｆ，Ｑ１１〜Ｑ１６，Ｑ２１ トランジスタ
Claims (3)
- 【請求項１】 各々２m-1 （ｍ＝１，２，…）の重み付
けをされた相互コンダクタンスを有するｍ個の第１〜第
ｍのトランジスタを含む変換部と、コレクタとベースと
を共通接続した電流源トランジスタと一端を前記電流源
トランジスタのコレクタに接続し他端を第１の電源に接
続した定電流源とを含み前記電流源トランジスタのベー
スを前記第１のトランジスタの各々のベースと共通接続
して基準電流を供給する基準電流源と、入力した任意様
式のｎ（ｎ＝１，２，…）ビットの第１のデジタル信号
を純２進数のｍビットの第２のデジタル信号に変換する
論理変換機能を有する論理回路部とを備えるＤＡ変換回
路において、 前記変換部が、各々のエミッタを前記第１〜第ｍのトラ
ンジスタの各々のコレクタにそれぞれ接続し各々のコレ
クタを共通接続して出力端子に接続した出力トランジス
タを備え、 前記論理回路部が、前記第１〜第ｍのトランジスタの各
々のコレクタ配線と前記ｎビットの第１のデジタル信号
の各々を伝達する第１〜第ｎの入力信号線とをｍ列ｎ行
のマトリクス状に配列しその交点の各々に配置され各々
のドレインを第２の電源に接続し各々のゲートを前記第
１〜第ｎの各々の信号線に接続し各々のソースの前記第
１〜第ｍのコレクタ配線への接続の有無により所望の前
記論理変換機能を設定するそれぞれｍ個から成る第１〜
第ｎ行のトランジスタアレイを構成するｍ×ｎ個のＭＯ
Ｓトランジスタを備えることを特徴とするＤＡ変換回
路。 - 【請求項２】 前記出力トランジスタが、拡散層を共有
する１個のベースと１個のコレクタとｍ個のエミッタと
を有するバイポーラ型のマルチエミッタ型トランジスタ
であることを特徴とするＤＡ変換回路。 - 【請求項３】 各々２m-1 （ｍ＝１，２，…）の重み付
けをされた相互コンダクタンスを有するｍ個の第１〜第
ｍのトランジスタを含む変換部と、ドレインとゲートと
を共通接続した電流源トランジスタと一端を前記電流源
トランジスタのドレインに接続し他端を第１の電源に接
続した定電流源とを含み前記電流源トランジスタのゲー
トを前記第１のトランジスタの各々のゲートと共通接続
して基準電流を供給する基準電流源と、入力した任意様
式のｎ（ｎ＝１，２，…）ビットの第１のデジタル信号
を純２進数のｍビットの第２のデジタル信号に変換する
論理変換機能を有する論理回路部とを備えるＤＡ変換回
路において、 前記変換部が、各々のエミッタを前記第１〜第ｍのトラ
ンジスタの各々のドレインにそれぞれ接続し各々のドレ
インが共通接続されて出力端子に接続した出力トランジ
スタを備え、 前記論理回路部が、前記第１〜第ｍのトランジスタの各
々のドレイン配線と前記ｎビットの第１のデジタル信号
の各々を伝達する第１〜第ｎの入力信号線とをｍ列ｎ行
のマトリクス状に配列しその交点の各々に配置され各々
のドレインを第２の電源に接続し各々のゲートを前記第
１〜第ｎの各々の信号線に接続し各々のソースの前記第
１〜第ｍのコレクタ配線への接続の有無により所望の前
記論理変換機能を設定するそれぞれｍ個から成る第１〜
第ｎ行のトランジスタアレイを構成するｍ×ｎ個のＭＯ
Ｓトランジスタを備えることを特徴とするＤＡ変換回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317605A JPH10163876A (ja) | 1996-11-28 | 1996-11-28 | Ｄａ変換回路 |
| US08/969,349 US6072413A (en) | 1996-11-28 | 1997-11-28 | Current output type digital-to-analog converter capable of suppressing output current fluctuation using a current mirror |
| KR1019970065480A KR100280951B1 (ko) | 1996-11-28 | 1997-11-28 | 출력 전류 변동을 억합할 수 있는 전류 출력형 디지털-아날로그 변환기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8317605A JPH10163876A (ja) | 1996-11-28 | 1996-11-28 | Ｄａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163876A true JPH10163876A (ja) | 1998-06-19 |
Family
ID=18090071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8317605A Pending JPH10163876A (ja) | 1996-11-28 | 1996-11-28 | Ｄａ変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6072413A (ja) |
| JP (1) | JPH10163876A (ja) |
| KR (1) | KR100280951B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100572313B1 (ko) * | 1999-03-25 | 2006-04-19 | 삼성전자주식회사 | 디지털- 아날로그 변환기 |
| JP2006270406A (ja) * | 2005-03-23 | 2006-10-05 | Yokogawa Electric Corp | 多チャンネルデジタルアナログ変換器 |
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|---|---|---|---|---|
| DE10053914C2 (de) * | 2000-10-31 | 2003-05-22 | Infineon Technologies Ag | Digital/Analog-Wandler mit programmierbarer Verstärkung |
| US6741195B1 (en) | 2002-12-11 | 2004-05-25 | Micron Technology, Inc. | Low glitch current steering digital to analog converter and method |
| CN102386927B (zh) * | 2010-09-03 | 2014-07-02 | 扬智科技股份有限公司 | 数字模拟转换装置及方法 |
| CN102075188B (zh) * | 2010-12-31 | 2013-07-17 | 北京时代民芯科技有限公司 | 一种dac数字静态校准电路 |
| CN105448963B (zh) * | 2015-12-04 | 2019-06-04 | 上海兆芯集成电路有限公司 | 晶体管以及电流源装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57178419A (en) * | 1981-04-25 | 1982-11-02 | Toshiba Corp | D/a converting circuit |
| JPS5871725A (ja) * | 1981-10-26 | 1983-04-28 | Yokogawa Hewlett Packard Ltd | アナログ・デジタル変換器 |
| JPS6195623A (ja) * | 1984-10-16 | 1986-05-14 | Sanyo Electric Co Ltd | Ｄａ変換回路 |
| JPS6465530A (en) * | 1987-09-04 | 1989-03-10 | Konishiroku Photo Ind | Autofocus camera |
| JPS6464819A (en) * | 1987-09-07 | 1989-03-10 | Sumitomo Heavy Industries | Injection molding machine |
| JP2797499B2 (ja) * | 1989-08-16 | 1998-09-17 | 日本電気株式会社 | 電流スイッチ回路 |
| JPH03106224A (ja) * | 1989-09-20 | 1991-05-02 | Sanyo Electric Co Ltd | 逓倍発振回路 |
| JP2930013B2 (ja) * | 1996-06-27 | 1999-08-03 | 日本電気株式会社 | Ｐｌａ・ｄａｃ回路 |
| US5841382A (en) * | 1997-03-19 | 1998-11-24 | Lucent Technologies Inc. | Fast testing of D/A converters |
| US5892471A (en) * | 1997-05-14 | 1999-04-06 | Texas Instruments Incorporated | Apparatus and method for current steering digital-to-analog converter units |
-
1996
- 1996-11-28 JP JP8317605A patent/JPH10163876A/ja active Pending
-
1997
- 1997-11-28 US US08/969,349 patent/US6072413A/en not_active Expired - Fee Related
- 1997-11-28 KR KR1019970065480A patent/KR100280951B1/ko not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100572313B1 (ko) * | 1999-03-25 | 2006-04-19 | 삼성전자주식회사 | 디지털- 아날로그 변환기 |
| JP2006270406A (ja) * | 2005-03-23 | 2006-10-05 | Yokogawa Electric Corp | 多チャンネルデジタルアナログ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100280951B1 (ko) | 2001-02-01 |
| KR19980042945A (ko) | 1998-08-17 |
| US6072413A (en) | 2000-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |