JPH10173534A - デルタ・シグマ変調回路 - Google Patents

Abstract

(57)【要約】 【課題】 Ｓ／Ｎ比が高く、かつ量子化器の数を増やさ
ない回路規模の小さいＡ／Ｄ変換用のデルタ・シグマ変
調回路を提供する。 【解決手段】 増幅器１０７でα（＞１）倍された帰還
用の遅延器１０６からの帰還信号ＦＢとアナログ入力信
号αＸとの差分を取る第１の減算器１００の出力を第１
の積分器１０１に入力し、減衰器１０２によって１／α
に減衰された第１の積分器１０１の出力と遅延器１０６
の出力の差分を取る第２の減算器１０３の出力を第２の
積分器１０４に入力し、第２の積分器１０４の出力を量
子化器１０５で量子化し、遅延器１０６で１サンプル期
間遅延させ、アナログ信号に変換して第１および第２の
減算器１００，１０３に帰還させるとともに、量子化１
０５の出力をディジタル出力信号Ｙとして取り出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルＡＶ機
器などに用いられるアナログ／ディジタル変換器におけ
るデルタ・シグマ変調回路に関するものである。

【０００２】

【従来の技術】従来のデルタ・シグマ変調回路として、
例えば電子通信学会技術研究報告ＣＳ８３−１９８、８
３［３０７］（１９８４−３−２３）Ｐ．９３−１００
に記載されたものがある。

【０００３】図４は従来の２重積分型のデルタ・シグマ
変調回路の構成を示すブロック図である。図４におい
て、４００は第１の減算器、４０１は第１の積分器、４
０２は第２の減算器、４０３は第２の積分器、４０４は
量子化器、４０５は遅延器である。

【０００４】アナログ入力信号Ｘは第１の減算器４００
により帰還信号ＦＢとの差分を取られ、第１の積分器４
０１で積分される。第１の積分器４０１の出力は第２の
減算器４０２により帰還信号ＦＢとの差分を取られ、第
２の積分器４０３で積分される。第２の積分器４０３の
出力は量子化器４０４で量子化され、量子化器４０４か
らのディジタル出力信号Ｙは遅延器４０５によりアナロ
グの帰還信号ＦＢに変換され、第１の減算器４００と第
２の減算器４０２に負帰還される。

【０００５】図４における２重積分型のデルタ・シグマ
変調回路の伝達特性は、Ｚ変換表示を用いて、入力信号
をＸ（Ｚ）、出力信号をＹ（Ｚ）、量子化器４０４で発
生する量子化雑音をＱ（Ｚ）とすると、

【０００６】

【数１】

【０００７】となる。ここで、（１−Ｚ^-1）^-1は積分を
意味し、Ｚ^-1は単位遅延（１サンプル遅延）を意味す
る。（数１）を解くと、

【０００８】

【数２】

【０００９】となる。

【００１０】（数２）より、出力信号Ｙ（Ｚ）の信号成
分は入力信号Ｘ（Ｚ）と一致し、信号帯域内でフラット
な特性が得られる。

【００１１】量子化器４０４の出力は、図示しない後段
に接続されるディジタル低域フィルタにより高域雑音成
分が除去され、アナログ入力信号Ｘを量子化した信号Ｙ
となる。

【００１２】しかし、上記構成の２重積分型のデルタ・
シグマ変調回路では、第１の積分器４０１の積分電圧は
アナログ入力信号Ｘの１〜２倍程度必要とされ、第２の
積分器４０３の積分電圧は２〜４倍程度必要とされる。
そのため、相対的にアナログ入力信号Ｘの振幅を減少さ
せる必要があるが、それにより内部雑音の影響を受けや
すくなり、回路全体の信号対雑音比（以下Ｓ／Ｎとい
う）特性が劣化するという問題点があった。

【００１３】前記問題点を解決するため、第２の積分器
の積分電圧を抑圧することでアナログ入力信号の振幅を
拡大し、Ｓ／Ｎ特性を向上することを可能としたデルタ
・シグマ変調回路が提案されている（例えば、特公平７
−９７７４９号公報参照）。このような２重積分型のデ
ルタ・シグマ変調回路について、以下に説明する。

【００１４】図６は第２の積分器の積分電圧を抑圧する
ことでＳ／Ｎ特性を向上させたデルタ・シグマ変調回路
の構成を示すブロック図である。図６において、６００
は第１の減算器、６０１は第１の積分器、６０２は第１
の遅延器、６０３は第２の減算器、６０４は第２の積分
器、６０５，６０６はそれぞれ第１、第２の量子化器、
６０７は加算器、６０８は増幅器、６０９は第２の遅延
器である。

【００１５】第１の減算器６００はこの回路のアナログ
入力信号Ｘと帰還用の第２の遅延器６０９から出力され
る帰還信号ＦＢとの差分を取り、その差分信号を第１の
積分器６０１に与える。第１の積分器６０１から出力さ
れた第１の積分信号は第１の遅延器６０２に入力すると
同時に、第１の量子化器６０５にも入力する。第１の量
子化器６０５に入力された第１の積分信号は、その極性
を判定されて量子化された２値の量子化信号ＯＳ１１と
なり、加算器６０７に入力される。一方、前記第１の遅
延器６０２に入力した第１の積分信号は遅延出力された
後、前記第２の遅延器６０９からの帰還信号ＦＢととも
に第２の減算器６０３に入力される。この２つの信号は
第２の減算器６０３によって差分された信号となり、第
２の積分器６０４を経て第２の積分信号となる。この第
２の積分信号は第２の量子化器６０６に入力し、その極
性を判定されて量子化された２値の量子化信号ＯＳ１２
となり、加算器６０７に入力される。

【００１６】さらに、加算器６０７は、前記第１の量子
化器６０５の２値出力量子化信号ＯＳ１１と前記第２の
量子化器６０６の２値出力量子化信号ＯＳ１２との加算
信号を出力する。この加算信号は、補正用の増幅器６０
８を通して３値のディジタル出力信号Ｙとなる。

【００１７】この出力信号Ｙは帰還用の第２の遅延器６
０９に入力されて帰還信号ＦＢを生成し、それが前記第
１および第２の減算器６００，６０３にそれぞれ与えら
れる。

【００１８】以上の回路構成において、このデルタ・シ
グマ変調回路の伝達特性は、Ｚ変換表示を用いて、入力
信号をＸ（Ｚ）、出力信号をＹ（Ｚ）、第１の量子化器
６０５の出力信号、量子化雑音をそれぞれＹ１（Ｚ）、
Ｑ１（Ｚ）、第２の量子化器６０６の出力信号、量子化
雑音をそれぞれＹ２（Ｚ）、Ｑ２（Ｚ）とすると、

【００１９】

【数３】

【００２０】

【数４】

【００２１】

【数５】

【００２２】となる。ここで、

【００２３】

【数６】

【００２４】とおいて、（数３）〜（数６）を解くと、

【００２５】

【数７】

【００２６】となる。（数７）は、

【００２７】

【数８】

【００２８】とおくと、

【００２９】

【数９】

【００３０】と表せる。ここで、補正用の増幅器６０８
の利得を例えば、Ｇ＝０．５とすると、Ｆ（Ｚ）は、

【００３１】

【数１０】

【００３２】となり、（数９）は、

【００３３】

【数１１】

【００３４】となる。

【００３５】（数７），（数１１）によれば、入力信号
Ｘ（Ｚ）が量子化された出力信号Ｙ（Ｚ）に変換される
とき、Ｘ（Ｚ）の係数に相当する伝達関数はＦ（Ｚ）で
あり、Ｘ（Ｚ）にＦ（Ｚ）で示されるフィルタ特性が乗
じられたものがＹ（Ｚ）になることを示している。前記
（数２）で示した図４のデルタ・シグマ変調回路の場合
の伝達特性ではＹ（Ｚ）の信号成分はＸ（Ｚ）と一致し
ているが、（数７）に示した伝達関数では一致していな
い。しかし、（数１０）に示した伝達関数Ｆ（Ｚ）が所
要の信号帯域内でフラットな特性に近似していれば、Ｙ
（Ｚ）の帯域内信号成分はＸ（Ｚ）に近似され、Ｙ
（Ｚ）の帯域外雑音成分を、図示しない後段のディジタ
ル低域フィルタで除去して、Ａ／Ｄ変換された信号が得
られる。

【００３６】特公平７−９７７４９号公報における計算
機シミュレーションによれば、図４に示される従来のデ
ルタ・シグマ変調回路では、入力レベル−７０ｄＢ〜−
１０ｄＢの範囲において第２の積分信号電圧は入力信号
電圧の３倍程度となり、相対的に入力信号の電圧を内部
動作電圧の１／３程度に制限することになる。したがっ
て、実際的な回路では内部雑音の影響により、Ｓ／Ｎ特
性を劣化させる要因となる。

【００３７】これに対し、図６に示されるデルタ・シグ
マ変調回路では、第１の量子化器６０５と第２の量子化
器６０６との出力を加算、補正して、３値の出力信号Ｙ
による帰還信号ＦＢを生成することにより、内部動作電
圧が入力信号Ｘの電圧の１倍となるように設定し、相対
的に入力信号Ｘのレベルを上げることが可能となり、Ｓ
／Ｎ特性を向上することができる。

【００３８】

【発明が解決しようとする課題】しかしながら、図６に
示される従来のデルタ・シグマ変調回路では、実際的な
回路において比較的規模が大きな量子化器の数が２倍と
なってしまうという問題点があった。

【００３９】本発明は、上記問題点に鑑みてなされたも
ので、Ｓ／Ｎ特性が良好で、しかも量子化器の数を増や
さず、回路規模を増加しないデルタ・シグマ変調回路を
提供することを目的とするものである。

【００４０】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係るデルタ・シグマ変調回路は、帰還用の
遅延器の出力信号を所定の倍率αで増幅する増幅器と、
アナログ入力信号から前記増幅器の出力信号を減算する
第１の減算器と、前記第１の減算器の出力を積分する第
１の積分器と、前記第１の積分器の出力を１／αに減衰
する減衰器と、前記減衰器の出力から前記遅延器の出力
信号を減算する第２の減算器と、前記第２の減算器の出
力を積分する第２の積分器と、前記第２の積分器の出力
を量子化する量子化器と、前記量子化器の出力を１サン
プル期間遅延するとともにアナログ信号に変換する前記
の遅延器とを具備し、前記量子化器からディジタル出力
信号を取り出すように構成してあることを特徴としてい
る。

【００４１】前記の増幅器と第１の減算器と第１の積分
器は、アナログ入力信号の入力端子に接続された抵抗値
がＲである第１の抵抗器と、遅延器の反転出力端子に接
続された抵抗値がＲ／αである第２の抵抗器と、第１の
反転増幅器と、前記第１の反転増幅器の入出力端子間に
接続された容量値Ｃをもつ第１の容量とからなる第１の
加算積分器として構成でき、前記の減衰器と第２の減算
器と第２の積分器は、前記第１の反転増幅器の出力端子
に接続された抵抗値がα・Ｒである第３の抵抗器と、前
記遅延器の非反転出力端子に接続された抵抗値がＲであ
る第４の抵抗器と、第２の反転増幅器と、前記第２の反
転増幅器の入出力端子間に接続された容量値Ｃをもつ第
２の容量とからなる第２の加算積分器として構成でき
る。

【００４２】従来のα倍（α＞１）の電圧の入力信号か
ら、増幅器によりα倍された遅延器の出力を減じた信号
を第１の積分器に入力することで回路のＳ／Ｎ特性に大
きな影響を与えるデルタ・シグマ変調回路の前段部の内
部信号電圧を上げ、一方、積分電圧が大きくなる後段部
へは、第１の積分器の出力を減衰器により１／α倍して
内部信号電圧を従来と同等とすることでデルタ・シグマ
変調回路の後段部のオーバーフローを防ぐ。

【００４３】

【発明の実施の形態】本発明に係る請求項１のデルタ・
シグマ変調回路は、遅延器の出力信号を所定の倍率αで
増幅する増幅器と、アナログ入力信号から前記増幅器の
出力信号を減算する第１の減算器と、前記第１の減算器
の出力を積分する第１の積分器と、前記第１の積分器の
出力を１／αに減衰する減衰器と、前記減衰器の出力か
ら前記遅延器の出力信号を減算する第２の減算器と、前
記第２の減算器の出力を積分する第２の積分器と、前記
第２の積分器の出力を量子化する量子化器と、前記量子
化器の出力を１サンプル期間遅延するとともにアナログ
信号に変換する前記の遅延器とを具備し、前記量子化器
からディジタル出力信号を取り出すように構成してある
ことを特徴としている。

【００４４】従来のα倍（α＞１）の電圧の入力信号か
ら、増幅器によりα倍された遅延器の出力を減じた信号
を第１の積分器に入力することで回路のＳ／Ｎ特性に大
きな影響を与えるデルタ・シグマ変調回路の前段部の内
部信号電圧を上げ、一方、積分電圧が大きくなる後段部
へは、第１の積分器の出力を減衰器により１／α倍して
内部信号電圧を従来と同等とすることでデルタ・シグマ
変調回路の後段部のオーバーフローを防ぐという作用を
有する。したがって、Ｓ／Ｎ特性が良好で、しかも量子
化器の数を増やさず、回路規模を増加しないデルタ・シ
グマ変調回路を提供できる。

【００４５】本発明に係る請求項２のデルタ・シグマ変
調回路は、上記請求項１において、増幅器と第１の減算
器と第１の積分器は、一方の端子がアナログ入力信号の
入力端子に接続され、抵抗値がＲである第１の抵抗器
と、一方の端子が遅延器の反転出力端子に接続され、抵
抗値がＲ／αである第２の抵抗器と、第１の反転増幅器
と、前記第１の反転増幅器の入出力端子間に接続され、
容量値Ｃをもつ第１の容量とを具備し、前記第１および
第２の抵抗器のそれぞれ他方の端子が前記第１の反転増
幅器の入力端子に接続された状態の第１の加算積分器と
して構成され、減衰器と第２の減算器と第２の積分器
は、一方の端子が前記第１の反転増幅器の出力端子に接
続され、抵抗値がα・Ｒである第３の抵抗器と、一方の
端子が前記遅延器の非反転出力端子に接続され、抵抗値
がＲである第４の抵抗器と、第２の反転増幅器と、前記
第２の反転増幅器の入出力端子間に接続され、容量値Ｃ
をもつ第２の容量とを具備し、前記第３および第４の抵
抗器のそれぞれ他方の端子が前記第２の反転増幅器の入
力端子に接続された状態の第２の加算積分器として構成
されていることを特徴としている。

【００４６】第１の反転増幅器により、従来のα倍の電
圧の入力信号は第１の抵抗器と第１の容量で決定される
積分定数ＲＣで積分されるとともに、遅延器の反転出力
信号は第２の抵抗器と第１の容量で決定される積分定数
ＲＣ／αで積分され、両信号の加算信号が反転されて出
力される。第１の積分器の出力は、第３の抵抗器を介し
て第２の反転増幅器に入力され、第２の容量との組み合
わせで決定される積分定数αＲＣで積分されるととも
に、遅延器の非反転出力が第４の抵抗器を介して積分定
数ＲＣで積分され、両信号の加算出力が反転されて出力
される。積分電圧が大きくなる後段部へは、第１の積分
器の出力を減衰器により１／α倍して内部信号電圧を従
来と同等とすることで後段部のオーバーフローを防ぐと
いう作用を有する。

【００４７】以下、本発明に係るデルタ・シグマ変調回
路の具体的な実施の形態について、図面に基づいて詳細
に説明する。

【００４８】（実施の形態１）図１は本発明の実施の形
態１に係るデルタ・シグマ変調回路の構成を示すブロッ
ク図である。図１において、１００は第１の減算器、１
０１は第１の積分器、１０２は減衰率１／α（α＞１）
の減衰器、１０３は第２の減算器、１０４は第２の積分
器、１０５は量子化器、１０６は帰還用の遅延器、１０
７は増幅率αの帰還用の増幅器である。アナログ入力信
号αＸの入力端子は第１の減算器１００の（＋）入力端
子に接続され、帰還用の増幅器１０７の出力端子は第１
の減算器１００の（−）入力端子に接続されている。第
１の減算器１００の出力端子は第１の積分器１０１の入
力端子に接続され、第１の積分器１０１の出力端子は減
衰器１０２の入力端子に接続されている。減衰器１０２
の出力端子は第２の減算器１０３の（＋）入力端子に接
続され、帰還用の遅延器１０６の出力端子は帰還用の増
幅器１０７の入力端子に接続されているとともに第２の
減算器１０３の（−）入力端子に接続されている。第２
の減算器１０３の出力端子は第２の積分器１０４の入力
端子に接続され、第２の積分器１０４の出力端子は量子
化器１０５の入力端子に接続されている。量子化器１０
５の出力端子はこのデルタ・シグマ変調回路の出力端子
に接続されているとともに帰還用の遅延器１０６の入力
端子に接続されている。

【００４９】帰還用の増幅器１０７は遅延器１０６から
出力される帰還信号ＦＢをα倍に増幅し、その帰還信号
ＦＢをα倍に増幅した信号が第１の減算器１００に入力
される。アナログ入力信号αＸは、第１の減算器１００
により増幅器１０７からの帰還信号ＦＢをα倍にされた
信号との差分を取られた後、第１の積分器１０１によっ
て積分される。第１の積分器１０１の積分出力は、減衰
器１０２によって１／α倍に減衰された後、第２の減算
器１０３によって遅延器１０６からの帰還信号ＦＢとの
差分を取られ、第２の積分器１０４で積分される。第２
の積分器１０４の積分出力は量子化器１０５により量子
化され、ディジタル出力信号Ｙとして出力されるととも
に、帰還用の遅延器１０６に入力される。

【００５０】帰還用の遅延器１０６は、量子化されたデ
ィジタル出力信号Ｙを１サンプル期間だけ遅延した後、
信号Ｙの大きさに応じたアナログ信号に変換する機能を
もつ。

【００５１】以上の回路構成において、このデルタ・シ
グマ変調回路の伝達特性は、Ｚ変換表示を用いて、入力
信号をαＸ（Ｚ）、量子化器１０５の出力信号、量子化
雑音をそれぞれＹ（Ｚ），Ｑ（Ｚ）とすると、

【００５２】

【数１２】

【００５３】となる。これを解くと、

【００５４】

【数１３】

【００５５】となり、特性的には、図４に示される従来
のデルタ・シグマ変調回路についての（数２）と同じ特
性となる。

【００５６】しかしながら、実際的な回路で存在する内
部回路雑音を考慮した場合、回路のＳ／Ｎ特性に違いが
ある。内部回路雑音を図１および図４における第１およ
び第２の積分器１０１，１０４、４０１，４０３に対す
る入力換算雑音として代表させた場合の回路ブロックを
図２および図５に示す。

【００５７】図２における符号１００〜１０７の構成要
素は図１と同じものであって、２００の第１の加算器お
よび２０１の第２の加算器は内部回路雑音の影響を説明
するために便宜的に図中に付加したものであり、実際の
回路の構成要素ではない。

【００５８】図５においても同様であり、図中の符号４
００〜４０５の構成要素は図４と同じものであって、５
００の第１の加算器および５０１の第２の加算器は内部
回路雑音の説明のためのものであり、実際の回路の構成
要素ではない。

【００５９】まず、図５に示す従来のデルタ・シグマ変
調回路の場合について説明する。

【００６０】第１の減算器４００と第１の積分器４０１
で構成されるデルタ・シグマ変調回路の前段部５０２の
内部回路雑音が第１の積分器４０１の入力等価雑音ε１
として第１の加算器５００に加えられ、第２の減算器４
０２と第２の積分器４０３で構成されるデルタ・シグマ
変調回路の後段部５０３の内部回路雑音が第２の積分器
４０３の入力等価雑音ε２として第２の加算器５０１に
加えられる。

【００６１】内部回路雑音を含めた伝達特性をＺ変換表
示を用いて表すと、

【００６２】

【数１４】

【００６３】となる。これを解くと、

【００６４】

【数１５】

【００６５】となる。前段部５０２の内部回路雑音ε１
成分はそのまま出力に現れる。しかし、後段部５０３の
内部回路雑音ε２成分には

【００６６】

【数１６】

【００６７】なる伝達特性の係数Ｈ（Ｚ）がかかる。

【００６８】（数１６）は微分特性を表しており、低域
の雑音レベルが抑圧されているため、後段部５０３の内
部回路雑音ε２がＳ／Ｎ特性に与える影響は小さい。

【００６９】例えば、オーバーサンプル比が６４の場
合、後段部５０３の内部回路雑音ε２がデルタ・シグマ
変調回路のＳ／Ｎ特性に与える影響は、前段部５０２の
内部回路雑音ε１が与える影響に対し約−２８ｄＢのレ
ベルでありほとんど無視することができる。これに対し
て、前段部５０２の内部回路雑音ε１による影響は大き
い。したがって、（数１５）は結果的に概略として（数
１７）となる。

【００７０】

【数１７】

【００７１】一方、図４に示される従来のデルタ・シグ
マ変調回路について述べたように、第１の積分器４０１
の積分電圧はアナログ入力信号Ｘの１〜２倍程度必要と
され、第２の積分器４０３の積分電圧は２〜４倍程度必
要とされるため、相対的にアナログ入力信号Ｘの振幅を
減少させていた。そして、その結果として、内部雑音の
影響を受けやすくなり、回路全体のＳ／Ｎ特性が劣化す
るという問題点があった。

【００７２】次に、本発明の実施の形態１に係るデルタ
・シグマ変調回路の場合について図２を用いて説明す
る。

【００７３】図５に示す従来のデルタ・シグマ変調回路
の場合と同様に、第１の減算器１００と第１の積分器１
０１で構成されるデルタ・シグマ変調回路の前段部２０
３の内部回路雑音を第１の積分器１０１の入力等価雑音
ε１として第１の加算器２００に加え、第２の減算器１
０３と第２の積分器１０４で構成されるデルタ・シグマ
変調回路の後段部２０４の内部回路雑音を第２の積分器
１０４の入力等価雑音ε２として第２の加算器２０１に
加える。

【００７４】ここで、第１の積分器１０１の積分電圧は
第２の積分器１０４の積分電圧より小さいため、第１の
積分器１０１における内部信号レベルに関しては増幅す
ることが可能である。ここでの増幅度をα（＞１）とし
たとき、アナログ入力信号の振幅は従来のα倍、すなわ
ちαＸの振幅の入力信号を与えることができる。ただ
し、そのままでは第２の積分器１０４でオーバーフロー
するため、第２の積分器１０４へ入力する信号レベルは
減衰器１０２により１／αに減衰しておく。

【００７５】内部回路雑音を含めた伝達特性をＺ変換表
示を用いて表すと、

【００７６】

【数１８】

【００７７】となる。これを解くと、

【００７８】

【数１９】

【００７９】となり、微分項を無視すると、（数１９）
は結果的に概略として（数２０）となる。

【００８０】

【数２０】

【００８１】（数１７）と（数２０）との比較から明ら
かなように、デルタ・シグマ変調回路のＳ／Ｎ特性に大
きく影響を及ぼす前段部２０３の内部回路雑音ε１によ
る影響が従来に比べ、１／αとなり、Ｓ／Ｎ特性が大幅
に改善される。

【００８２】一方、図６に示したデルタ・シグマ変調回
路の場合、第２の積分器６０４の積分電圧は抑圧されて
いるが、第１の積分器６０１は従来通りであり入力可能
な信号電圧は第１の積分器６０１側で制限されてしまう
ため、性能的には本実施の形態１と同等程度である。そ
して、図６の場合には高価な量子化器を２つ必要とした
のに対して、本実施の形態１の場合は量子化器は１つで
すみ、コストダウンを図ることができる。すなわち、量
子化器の数を増やさずに回路規模を増加させることな
く、Ｓ／Ｎ特性を向上させることが可能となる。

【００８３】（実施の形態２）次に、以下、本発明の実
施の形態２に係るデルタ・シグマ変調回路について、図
３に基づいて詳細に説明する。

【００８４】図３において、３００は第１の抵抗器、３
０１は第２の抵抗器、３０２は第１の容量、３０３は第
１の反転増幅器、３０４は第３の抵抗器、３０５は第４
の抵抗器、３０６は第２の容量、３０７は第２の反転増
幅器、３０８は量子化器、３０９は遅延器である。第１
の抵抗器３００の一端はアナログ入力信号αＸの入力端
子に接続され、他端は第１の反転増幅器３０３の入力端
子に接続されている。第２の抵抗器３０１は第１の抵抗
器３００の抵抗値Ｒの１／α倍の抵抗値Ｒ／αをもち、
その一端は遅延器３０９の反転出力端子に接続され、他
端は第１の抵抗器３００と第１の反転増幅器３０３との
接続点Ａに接続されている。第１の容量３０２は第１の
反転増幅器３０３の出力端子と前記接続点Ａとの間に接
続されている。前記の第１の抵抗器３００と第２の抵抗
器３０１と第１の反転増幅器３０３と第１の容量３０２
によって第１の加算積分器３１０が構成されている。こ
の第１の加算積分器３１０は、図１の増幅器１０７と第
１の減算器１００と第１の積分器１０１と等価なもので
ある。第３の抵抗器３０４は第１の抵抗器３００の抵抗
値Ｒのα倍の抵抗値α・Ｒをもち、その一端は第１の反
転増幅器３０３の出力端子に接続され、他端は第２の反
転増幅器３０７の入力端子に接続されている。第４の抵
抗器３０５は第１の抵抗器３００の抵抗値Ｒと同じ抵抗
値Ｒをもち、その一端は遅延器３０９の非反転出力端子
に接続され、他端は第３の抵抗器３０４と第２の反転増
幅器３０７との接続点Ｂに接続されている。第２の容量
３０６は第２の反転増幅器３０７の出力端子と前記接続
点Ｂとの間に接続されている。第２の反転増幅器３０７
の出力端子は量子化器３０８の入力端子に接続され、量
子化器３０８の出力端子はこのデルタ・シグマ変調回路
の出力端子に接続されているとともに、遅延器３０９の
入力端子に接続されている。

【００８５】アナログ入力信号αＸは抵抗値Ｒをもつ第
１の抵抗器３００を介して第１の反転増幅器３０３に入
力される。また第１の反転増幅器３０３には、遅延器３
０９により１サンプル期間遅延され、かつ符号が反転さ
れた量子化器出力信号／ＦＢ（この明細書では、表記の
都合上、図面において符号ＦＢの上に付けられた反転を
示すバーに代えて『／』を用いて／ＦＢのように表すこ
ととする）が抵抗値Ｒ／αをもつ第２の抵抗器３０１を
介して入力される。これらの信号は、第１の反転増幅器
３０３、第１の抵抗器３００、第２の抵抗器３０１およ
び第１の反転増幅器３０３の入出力間に挿入された容量
値Ｃをもつ第１の容量３０２で構成される第１の加算積
分器３１０で積分される。

【００８６】第１の反転増幅器３０３の出力は、抵抗値
α・Ｒをもつ第３の抵抗器３０４を介して第２の反転増
幅器３０７に入力される。また第２の反転増幅器３０７
には、遅延器３０９により１サンプル期間遅延された量
子化器出力信号ＦＢが抵抗値Ｒをもつ第４の抵抗器３０
５を介して入力される。これらの信号は、第２の反転増
幅器３０７、第３の抵抗器３０４、第４の抵抗器３０５
および第２の反転増幅器３０７の入出力間に挿入された
容量値Ｃをもつ第２の容量３０６で構成される第２の加
算積分器３１１で積分される。

【００８７】第２の反転増幅器３０７の出力は量子化器
３０８で量子化され、ディジタル出力信号Ｙとして取り
出されるとともに、遅延器３０９によって１サンプル期
間だけ遅延され、アナログ化されて量子化器出力信号Ｆ
Ｂおよび／ＦＢに変換される。

【００８８】ここで、抵抗値Ｒと容量値Ｃで決定される
時定数Ｒ・Ｃは、デルタ・シグマ変調回路のサンプリン
グ周波数をｆｓとすると、

【００８９】

【数２１】

【００９０】となるように選ばれる。

【００９１】第１の抵抗器３００と第２の抵抗器３０１
との接続点Ａは、ここに遅延器３０９の反転された量子
化器出力信号／ＦＢを入力するので、図１の第１の減算
器１００の役割を果たす。アナログ入力信号αＸは量子
化器３０８に対しては２つの反転増幅器３０３，３０７
を介して入力されているので、結果的に反転は生じな
い。第３の抵抗器３０４と第４の抵抗器３０５との接続
点Ｂは、ここに遅延器３０９の反転されない量子化器出
力信号ＦＢを入力しているが、第３の抵抗器３０４の前
段の第１の反転増幅器３０３で反転が行われているの
で、図１の第２の減算器１０３の役割を果たす。

【００９２】第２の抵抗器３０１の抵抗値Ｒ／αは第１
の抵抗器３００の抵抗値Ｒの１／α倍であるので、第１
の抵抗器３００側の積分利得を１（基準値）とした場
合、第２の抵抗器３０１側の積分利得はαとなり、図１
における増幅器１０７の役割を抵抗器で代用することが
できる。

【００９３】また、第３の抵抗器３０４の抵抗値α・Ｒ
は第１の抵抗器３００の抵抗値Ｒのα倍であるので、第
３の抵抗器３０４側の積分利得は１／αとなり、図１に
おける減衰器１０２の役割を抵抗器で代用することがで
きる。

【００９４】したがって、図２のデルタ・シグマ変調回
路は図１のデルタ・シグマ変調回路と電気的に等価であ
り、前述同様に、量子化器の数を増やさずに回路規模を
増加させることなく、Ｓ／Ｎ特性を向上させることが可
能となる。

【００９５】

【発明の効果】以上詳述したように、本発明のデルタ・
シグマ変調回路によれば、量子化器の数を増やさず回路
規模の増加を伴うことなく、回路のＳ／Ｎ特性を向上す
ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るデルタ・シグマ変
調回路の構成を示すブロック図である。

【図２】本発明の実施の形態１に係るデルタ・シグマ変
調回路における内部回路雑音の影響を説明するための擬
似的なブロック図である。

【図３】本発明の実施の形態２に係るデルタ・シグマ変
調回路の構成を示すブロック回路図である。

【図４】第１の従来の技術に係るデルタ・シグマ変調回
路の構成を示すブロック図である。

【図５】第１の従来の技術に係るデルタ・シグマ変調回
路における内部回路雑音の影響を説明するための擬似的
なブロック図である。

【図６】第２の従来の技術に係るデルタ・シグマ変調回
路の構成を示すブロック図である。

【符号の説明】

１００……第１の減算器 １０１……第１の積分器 １０２……減衰器 １０３……第２の減算器 １０４……第２の積分器 １０５……量子化器 １０６……遅延器 １０７……増幅器 ２０３……前段部 ２０４……後段部 ３００……抵抗値Ｒの第１の抵抗器 ３０１……抵抗値Ｒ／αの第２の抵抗器 ３０２……容量値Ｃの第１の容量 ３０３……第１の反転増幅器 ３０４……抵抗値α・Ｒの第３の抵抗器 ３０５……抵抗値Ｒの第４の抵抗器 ３０６……容量値Ｃの第２の容量 ３０７……第２の反転増幅器 ３０８……量子化器 ３０９……遅延器 ３１０……第１の加算積分器 ３１１……第２の加算積分器 α……増幅率

Claims (2)

【特許請求の範囲】
1. 【請求項１】 帰還用の遅延器の出力信号を所定の倍率
   αで増幅する増幅器と、 アナログ入力信号から前記増幅器の出力信号を減算する
   第１の減算器と、 前記第１の減算器の出力を積分する第１の積分器と、 前記第１の積分器の出力を１／αに減衰する減衰器と、 前記減衰器の出力から前記遅延器の出力信号を減算する
   第２の減算器と、 前記第２の減算器の出力を積分する第２の積分器と、 前記第２の積分器の出力を量子化する量子化器と、 前記量子化器の出力を１サンプル期間遅延するとともに
   アナログ信号に変換する前記の遅延器とを具備し、 前記量子化器からディジタル出力信号を取り出すように
   構成してあることを特徴とするデルタ・シグマ変調回
   路。
2. 【請求項２】 増幅器と第１の減算器と第１の積分器
   は、 一方の端子がアナログ入力信号の入力端子に接続され、
   抵抗値がＲである第１の抵抗器と、 一方の端子が遅延器の反転出力端子に接続され、抵抗値
   がＲ／αである第２の抵抗器と、 第１の反転増幅器と、 前記第１の反転増幅器の入出力端子間に接続され、容量
   値Ｃをもつ第１の容量とを具備し、 前記第１および第２の抵抗器のそれぞれ他方の端子が前
   記第１の反転増幅器の入力端子に接続された状態の第１
   の加算積分器として構成され、 減衰器と第２の減算器と第２の積分器は、 一方の端子が前記第１の反転増幅器の出力端子に接続さ
   れ、抵抗値がα・Ｒである第３の抵抗器と、 一方の端子が前記遅延器の非反転出力端子に接続され、
   抵抗値がＲである第４の抵抗器と、 第２の反転増幅器と、 前記第２の反転増幅器の入出力端子間に接続され、容量
   値Ｃをもつ第２の容量とを具備し、 前記第３および第４の抵抗器のそれぞれ他方の端子が前
   記第２の反転増幅器の入力端子に接続された状態の第２
   の加算積分器として構成されていることを特徴とする請
   求項１に記載のデルタ・シグマ変調回路。