JPH10173619A - 負荷フレーム発生装置 - Google Patents
負荷フレーム発生装置Info
- Publication number
- JPH10173619A JPH10173619A JP8325633A JP32563396A JPH10173619A JP H10173619 A JPH10173619 A JP H10173619A JP 8325633 A JP8325633 A JP 8325633A JP 32563396 A JP32563396 A JP 32563396A JP H10173619 A JPH10173619 A JP H10173619A
- Authority
- JP
- Japan
- Prior art keywords
- throughput
- frame
- timing
- unit
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Monitoring And Testing Of Transmission In General (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】ＨＤＬＣフレームを時分割多重したインタフェ
ースを収容するフレーム処理装置に接続され、該フレー
ム処理装置の高負荷試験を行う負荷フレーム発生装置に
関し、フレーム処理装置のフレーム転送能力評価の精度
を向上させるために高負荷フレームの発生及び回線スル
ープットの調整を可能にする。 【解決手段】予め設定したフレーム長に応じてＨＤＬＣ
フレームを構成し、或いはこれに加えて予め設定したス
ループットもしくは可変に設定したスループットに応じ
てアイドルフラグを該フレームに挿入したり、或いはさ
らに対向するフレーム処理装置の処理状態に応じてスル
ープットを可変にする。
ースを収容するフレーム処理装置に接続され、該フレー
ム処理装置の高負荷試験を行う負荷フレーム発生装置に
関し、フレーム処理装置のフレーム転送能力評価の精度
を向上させるために高負荷フレームの発生及び回線スル
ープットの調整を可能にする。 【解決手段】予め設定したフレーム長に応じてＨＤＬＣ
フレームを構成し、或いはこれに加えて予め設定したス
ループットもしくは可変に設定したスループットに応じ
てアイドルフラグを該フレームに挿入したり、或いはさ
らに対向するフレーム処理装置の処理状態に応じてスル
ープットを可変にする。
Description
【発明の属する技術分野】本発明は負荷フレーム発生装
置に関し、特にＨＤＬＣ(High-level Data Link& Contr
ol procedures：ハイレベルデータリンク制御手順）フ
レームを時分割多重したインタフェースを収容するフレ
ーム処理装置に接続され、該フレーム処理装置の高負荷
試験を行う負荷フレーム発生装置に関するものである。
置に関し、特にＨＤＬＣ(High-level Data Link& Contr
ol procedures：ハイレベルデータリンク制御手順）フ
レームを時分割多重したインタフェースを収容するフレ
ーム処理装置に接続され、該フレーム処理装置の高負荷
試験を行う負荷フレーム発生装置に関するものである。
【０００１】図１４はネットワークに接続される複数の
フレーム処理装置を示しており、各フレーム処理装置１
０１は時分割多重装置１０２を介してｎ個の加入者端末
１０３に接続されており、端末１０３からのＨＤＬＣフ
レームは時分割多重装置１０２で時分割多重されてフレ
ーム処理装置１０２に送られ、このフレーム処理装置１
０２からネットワークへ転送処理される。
フレーム処理装置を示しており、各フレーム処理装置１
０１は時分割多重装置１０２を介してｎ個の加入者端末
１０３に接続されており、端末１０３からのＨＤＬＣフ
レームは時分割多重装置１０２で時分割多重されてフレ
ーム処理装置１０２に送られ、このフレーム処理装置１
０２からネットワークへ転送処理される。
【０００２】このようなフレーム処理装置においては、
収容加入者回線の増大による加入者回線フレームの多重
化が進むとともに、より高いフレーム転送能力が要求さ
れている。
収容加入者回線の増大による加入者回線フレームの多重
化が進むとともに、より高いフレーム転送能力が要求さ
れている。
【０００３】このため、１つのフレーム処理装置１０１
のフレーム転送能力を試験・評価するため、負荷フレー
ムを発生する負荷フレーム発生装置１００が擬似端末接
続装置として必要となっている。
のフレーム転送能力を試験・評価するため、負荷フレー
ムを発生する負荷フレーム発生装置１００が擬似端末接
続装置として必要となっている。
【０００４】
【従来の技術】図１５は、上記の負荷フレーム発生装置
１００の従来例を示したもので、この負荷フレーム発生
装置１００は、図１４に示したように端末１０３が時分
割多重装置１０２を介してフレーム処理装置１０１に接
続されているように、ｎ個の擬似端末１００ａと、各擬
似端末１００ａから出力されたデータからユーザデータ
を抜き出すＨＤＬＣ終端部１００ｂと、これらのＨＤＬ
Ｃ終端部１００ｂから出力されたＨＤＬＣフレームを一
端蓄積するフレーム蓄積部１００ｃと、このフレーム蓄
積部１００ｃからのＨＤＬＣフレームを負荷フレームと
して時分割多重して被試験フレーム装置１０１に与える
時分割多重処理部１００ｄと、で構成されている。
１００の従来例を示したもので、この負荷フレーム発生
装置１００は、図１４に示したように端末１０３が時分
割多重装置１０２を介してフレーム処理装置１０１に接
続されているように、ｎ個の擬似端末１００ａと、各擬
似端末１００ａから出力されたデータからユーザデータ
を抜き出すＨＤＬＣ終端部１００ｂと、これらのＨＤＬ
Ｃ終端部１００ｂから出力されたＨＤＬＣフレームを一
端蓄積するフレーム蓄積部１００ｃと、このフレーム蓄
積部１００ｃからのＨＤＬＣフレームを負荷フレームと
して時分割多重して被試験フレーム装置１０１に与える
時分割多重処理部１００ｄと、で構成されている。
【０００５】
【発明が解決しようとする課題】ところが、このような
従来例では、フレームの終端・蓄積・時分割多重処理が
伴うため、スループットは負荷フレーム発生装置１００
の処理能力に依存され、更に複数回線を共通リソースに
て処理するため、回線スループットは他回線のスループ
ットと互いに影響を及ぼし合う。
従来例では、フレームの終端・蓄積・時分割多重処理が
伴うため、スループットは負荷フレーム発生装置１００
の処理能力に依存され、更に複数回線を共通リソースに
て処理するため、回線スループットは他回線のスループ
ットと互いに影響を及ぼし合う。
【０００６】従って、高負荷フレームの発生及び回線ス
ループットの調整が不可能であるため、フレーム処理装
置のフレーム転送能力評価の精度が向上しないという問
題が生じていた。
ループットの調整が不可能であるため、フレーム処理装
置のフレーム転送能力評価の精度が向上しないという問
題が生じていた。
【０００７】そこで本発明は、ＨＤＬＣフレームを時分
割多重したインタフェースを収容するフレーム処理装置
に接続され、該フレーム処理装置の高負荷試験を行う負
荷フレーム発生装置において、フレーム処理装置のフレ
ーム転送能力評価の精度を向上させるために高負荷フレ
ームの発生及び回線スループットの調整を可能にするこ
とを目的とする。
割多重したインタフェースを収容するフレーム処理装置
に接続され、該フレーム処理装置の高負荷試験を行う負
荷フレーム発生装置において、フレーム処理装置のフレ
ーム転送能力評価の精度を向上させるために高負荷フレ
ームの発生及び回線スループットの調整を可能にするこ
とを目的とする。
【０００８】
〔１〕上記の目的を達成するため、本発明に係る負荷フ
レーム発生装置は、各回線毎にフレーム長を予め設定し
たフレーム長設定部と、各回線のユーザデータを各回線
タイミングに同期させてシリアルデータに変換・送出す
るユーザデータ生成部と、各回線のフレームチェックシ
ーケンスを行うためのＦＣＳデータを各回線タイミング
に同期させてシリアルデータに変換・送出するＦＣＳデ
ータ生成部と、各回線のフラグパターンを各回線タイミ
ングに同期させてシリアルデータに変換・送出するフラ
グパターン生成部と、該フレーム長と各回線タイミング
をカウントした値とを比較し該ＦＣＳデータの付加タイ
ミング及び該フラグパターンの付加タイミングを生成す
るフレーム長カウンタと、該ユーザデータに対し該ＦＣ
Ｓデータの付加タイミングで該ＦＣＳデータを付加する
ＦＣＳデータ付加部と、該ＦＣＳデータ付加部から出力
されたデータに対し該フラグパターンの付加タイミング
で該フラグパターンを付加するフラグパターン付加部
と、ハイウェイクロックに基づいて各回線の時分割多重
タイミングである回線タイミングを生成する時分割多重
タイミング生成部と、該フラグパターン付加部から出力
されたフレームを時分割多重して該フレーム処理装置に
与える時分割多重部と、を備えたことを特徴としてい
る。
レーム発生装置は、各回線毎にフレーム長を予め設定し
たフレーム長設定部と、各回線のユーザデータを各回線
タイミングに同期させてシリアルデータに変換・送出す
るユーザデータ生成部と、各回線のフレームチェックシ
ーケンスを行うためのＦＣＳデータを各回線タイミング
に同期させてシリアルデータに変換・送出するＦＣＳデ
ータ生成部と、各回線のフラグパターンを各回線タイミ
ングに同期させてシリアルデータに変換・送出するフラ
グパターン生成部と、該フレーム長と各回線タイミング
をカウントした値とを比較し該ＦＣＳデータの付加タイ
ミング及び該フラグパターンの付加タイミングを生成す
るフレーム長カウンタと、該ユーザデータに対し該ＦＣ
Ｓデータの付加タイミングで該ＦＣＳデータを付加する
ＦＣＳデータ付加部と、該ＦＣＳデータ付加部から出力
されたデータに対し該フラグパターンの付加タイミング
で該フラグパターンを付加するフラグパターン付加部
と、ハイウェイクロックに基づいて各回線の時分割多重
タイミングである回線タイミングを生成する時分割多重
タイミング生成部と、該フラグパターン付加部から出力
されたフレームを時分割多重して該フレーム処理装置に
与える時分割多重部と、を備えたことを特徴としてい
る。
【０００９】すなわち、本発明では、まず各回線毎に設
けたフレーム長設定部によりフレーム長を予め設定して
おく。
けたフレーム長設定部によりフレーム長を予め設定して
おく。
【００１０】そして、ユーザデータ生成部及びＦＣＳ
（フレームチェックシーケンス）データ生成部でそれぞ
れ生成したシリアルなユーザデータ及びＦＣＳデータを
ＦＣＳデータ付加部に与える。
（フレームチェックシーケンス）データ生成部でそれぞ
れ生成したシリアルなユーザデータ及びＦＣＳデータを
ＦＣＳデータ付加部に与える。
【００１１】フレーム長設定部で設定されたフレーム長
及び時分割多重タイミング生成部で生成された各回線毎
のタイミングはフレーム長カウンタに与えられ、ＦＣＳ
データ付加タイミング及びフラグパターン付加タイミン
グが生成される。
及び時分割多重タイミング生成部で生成された各回線毎
のタイミングはフレーム長カウンタに与えられ、ＦＣＳ
データ付加タイミング及びフラグパターン付加タイミン
グが生成される。
【００１２】ＦＣＳデータ付加部では、ＦＣＳデータ付
加タイミングでユーザデータにＦＣＳデータを付加す
る。ＦＣＳデータ付加部から出力されたデータはフラグ
パターン生成部からのフラグパターンとともにフラグパ
ターン付加部に与えられる。フラグパターン付加部では
フレーム長カウンタからのフラグパターン付加タイミン
グを受けてＦＣＳデータ付加部からのデータにフラグパ
ターンを付加する。
加タイミングでユーザデータにＦＣＳデータを付加す
る。ＦＣＳデータ付加部から出力されたデータはフラグ
パターン生成部からのフラグパターンとともにフラグパ
ターン付加部に与えられる。フラグパターン付加部では
フレーム長カウンタからのフラグパターン付加タイミン
グを受けてＦＣＳデータ付加部からのデータにフラグパ
ターンを付加する。
【００１３】このような動作を各回線について行い、各
回線についてのフラグパターン付加部から出力されたデ
ータは時分割多重部で時分割多重されて被試験フレーム
処理装置へ送られる。
回線についてのフラグパターン付加部から出力されたデ
ータは時分割多重部で時分割多重されて被試験フレーム
処理装置へ送られる。
【００１４】したがって、各回線毎に任意のバイト長の
ＨＤＬＣフレームを合間なく送出させることが可能とな
る。
ＨＤＬＣフレームを合間なく送出させることが可能とな
る。
【００１５】〔２〕本発明では、上記の本発明〔１〕に
おいて、各回線のスループットを予め設定したスループ
ット設定部と、該スループット設定部に設定された値と
該フラグパターン付加タイミングと各回線タイミングと
に基づいてアイドルフラグの挿入タイミングを生成する
アイドルフラグ挿入タイミング生成部と、該フラグパタ
ーン付加部から出力されたデータに対し該アイドルフラ
グの挿入タイミングで該フラグパターンを挿入して該時
分割多重部に与えるアイドルフラグ挿入部とをさらに設
けたことを特徴としている。
おいて、各回線のスループットを予め設定したスループ
ット設定部と、該スループット設定部に設定された値と
該フラグパターン付加タイミングと各回線タイミングと
に基づいてアイドルフラグの挿入タイミングを生成する
アイドルフラグ挿入タイミング生成部と、該フラグパタ
ーン付加部から出力されたデータに対し該アイドルフラ
グの挿入タイミングで該フラグパターンを挿入して該時
分割多重部に与えるアイドルフラグ挿入部とをさらに設
けたことを特徴としている。
【００１６】すなわち、本発明では本発明〔１〕の構成
に加えて、スループット設定部で各回線のスループット
を予め設定しておく。そして、この設定したスループッ
ト及び各回線タイミング並びにフレーム長カウンタから
のフラグパターン付加タイミングに基づいてアイドルフ
ラグ挿入タイミング生成部がアイドルフラグ挿入タイミ
ングを生成してアイドルフラグ挿入部に与える。
に加えて、スループット設定部で各回線のスループット
を予め設定しておく。そして、この設定したスループッ
ト及び各回線タイミング並びにフレーム長カウンタから
のフラグパターン付加タイミングに基づいてアイドルフ
ラグ挿入タイミング生成部がアイドルフラグ挿入タイミ
ングを生成してアイドルフラグ挿入部に与える。
【００１７】アイドルフラグ挿入部では、アイドルフラ
グ挿入タイミングに基づき、フラグパターン付加部から
出力されたデータに対しフラグパターン生成部からのフ
ラグパターンをアイドルフラグとして挿入している。
グ挿入タイミングに基づき、フラグパターン付加部から
出力されたデータに対しフラグパターン生成部からのフ
ラグパターンをアイドルフラグとして挿入している。
【００１８】従って、各回線毎に任意のフレーム長のＨ
ＤＬＣフレームを任意の送出間隔で送出させることが可
能となる。
ＤＬＣフレームを任意の送出間隔で送出させることが可
能となる。
【００１９】〔３〕本発明では、上記の本発明〔２〕に
おいて、各回線のスループットの変動周期を予め設定す
るスループット変動周期設定部と、該スループット変動
周期設定部に設定された値と各回線タイミングとに基づ
いてスループット変動タイミングを生成するスループッ
ト変動タイミング生成部と、該スループット変動タイミ
ングと該フラグパターン付加タイミングとに基づいて該
スループットを変動させるスループット変動部と、各回
線のスループットモードを設定するスループットモード
指示部と、該スループットモード指示部に設定されたモ
ードに基づいて該スループット設定部に設定された値又
は該スループット変動部から出力される値を選択して該
アイドルフラグ挿入タイミング生成部に与えるスループ
ット選択部とを設けたことを特徴としている。
おいて、各回線のスループットの変動周期を予め設定す
るスループット変動周期設定部と、該スループット変動
周期設定部に設定された値と各回線タイミングとに基づ
いてスループット変動タイミングを生成するスループッ
ト変動タイミング生成部と、該スループット変動タイミ
ングと該フラグパターン付加タイミングとに基づいて該
スループットを変動させるスループット変動部と、各回
線のスループットモードを設定するスループットモード
指示部と、該スループットモード指示部に設定されたモ
ードに基づいて該スループット設定部に設定された値又
は該スループット変動部から出力される値を選択して該
アイドルフラグ挿入タイミング生成部に与えるスループ
ット選択部とを設けたことを特徴としている。
【００２０】すなわち、本発明では、本発明〔２〕の構
成に加えて、スループット変動周期設定部で各回線のス
ループットの変動周期を予め設定しておく。
成に加えて、スループット変動周期設定部で各回線のス
ループットの変動周期を予め設定しておく。
【００２１】そして、スループット変動タイミング生成
部では設定されたスループットの変動周期と各回線タイ
ミングに基づいてスループット変動タイミングを生成し
てスループット変動カウンタに与える。
部では設定されたスループットの変動周期と各回線タイ
ミングに基づいてスループット変動タイミングを生成し
てスループット変動カウンタに与える。
【００２２】スループット変動カウンタでは該スループ
ット変動タイミングとフラグパターン付加タイミングと
に基づいてスループットを変動させた値を出力してスル
ープット選択部に与える。
ット変動タイミングとフラグパターン付加タイミングと
に基づいてスループットを変動させた値を出力してスル
ープット選択部に与える。
【００２３】スループット選択部では、スループットモ
ード指示部からの指示に基づき、スループット設定部に
設定されたスループット又はスループット変動カウンタ
から出力されたスループットを選択して上記のアイドル
フラグ挿入タイミング生成部に与えるようにしている。
ード指示部からの指示に基づき、スループット設定部に
設定されたスループット又はスループット変動カウンタ
から出力されたスループットを選択して上記のアイドル
フラグ挿入タイミング生成部に与えるようにしている。
【００２４】これにより、各回線毎に設定されたスルー
プットの変動周期、すなわち、各回線毎の任意の周期で
スループットを変動させることが可能となる。
プットの変動周期、すなわち、各回線毎の任意の周期で
スループットを変動させることが可能となる。
【００２５】〔４〕本発明では、上記の本発明〔３〕に
おいて、該スループット変動部の代わりに、又は該スル
ープット変動部に加えて、該スループット変動タイミン
グ生成部から出力される該スループット変動タイミング
と該フラグパターン付加タイミングとによりスループッ
ト変動パターンを生成するスループットパターン生成部
を用いることを特徴としている。
おいて、該スループット変動部の代わりに、又は該スル
ープット変動部に加えて、該スループット変動タイミン
グ生成部から出力される該スループット変動タイミング
と該フラグパターン付加タイミングとによりスループッ
ト変動パターンを生成するスループットパターン生成部
を用いることを特徴としている。
【００２６】すなわち、本発明では、本発明〔３〕にお
けるスループット変動部の代わり、又は該スループット
変動部に加えてスループットパターン生成部を設けてい
る。そして、このスループットパターン生成部によりス
ループット変動タイミング生成部からのスループット変
動タイミングとフラグパターン付加タイミングとにより
所望のスループット変動パターンを取り出して上記のス
ループット選択部に与えている。
けるスループット変動部の代わり、又は該スループット
変動部に加えてスループットパターン生成部を設けてい
る。そして、このスループットパターン生成部によりス
ループット変動タイミング生成部からのスループット変
動タイミングとフラグパターン付加タイミングとにより
所望のスループット変動パターンを取り出して上記のス
ループット選択部に与えている。
【００２７】これにより、各回線毎に設けたスループッ
ト変動周期設定部に設定された周期で、各スループット
値を各スループット変動部に設定されたパターンにより
変動させるようにしている。従って、各回線毎に任意の
周期及び任意のスループットパターンで変動させること
が可能となる。
ト変動周期設定部に設定された周期で、各スループット
値を各スループット変動部に設定されたパターンにより
変動させるようにしている。従って、各回線毎に任意の
周期及び任意のスループットパターンで変動させること
が可能となる。
【００２８】〔５〕本発明では、上記の本発明〔３〕又
は〔４〕において、対向したフレーム処理装置から輻輳
中状態信号又は輻輳なし状態信号を受け、該フラグパタ
ーン付加タイミングにより該輻輳中状態信号が有効な時
に該スループットを下降させ、該輻輳無し状態信号が有
効な時に該スループットを上昇させ、双方とも無効なと
きは前状態のスループットを保持させるスループット変
動制御部をさらに設け、該スループット変動制御部から
出力された値を該スループット選択部に与えることを特
徴としている。
は〔４〕において、対向したフレーム処理装置から輻輳
中状態信号又は輻輳なし状態信号を受け、該フラグパタ
ーン付加タイミングにより該輻輳中状態信号が有効な時
に該スループットを下降させ、該輻輳無し状態信号が有
効な時に該スループットを上昇させ、双方とも無効なと
きは前状態のスループットを保持させるスループット変
動制御部をさらに設け、該スループット変動制御部から
出力された値を該スループット選択部に与えることを特
徴としている。
【００２９】すなわち、本発明では、本発明〔３〕又は
〔４〕に加えて、スループット変動制御部を設け、対向
したフレーム処理装置からの輻輳中状態信号又は輻輳な
し状態信号を該フラグパターン付加タイミングで取り込
み、各回線毎の輻輳中状態信号と輻輳無し状態信号によ
り各スループット値を下降・上昇・保持するようにして
いる。
〔４〕に加えて、スループット変動制御部を設け、対向
したフレーム処理装置からの輻輳中状態信号又は輻輳な
し状態信号を該フラグパターン付加タイミングで取り込
み、各回線毎の輻輳中状態信号と輻輳無し状態信号によ
り各スループット値を下降・上昇・保持するようにして
いる。
【００３０】従って、対向フレーム処理装置における各
回線毎の限界スループット値に自動調整させることが可
能となる。
回線毎の限界スループット値に自動調整させることが可
能となる。
【００３１】〔６〕本発明では、上記の本発明〔２〕〜
〔５〕のいずれかにおいて、フレーム数カウントの単位
時間を設定するレジスタと、該ハイウェイクロックによ
り該フレーム数カウントの単位時間をカウントする単位
時間カウンタと、該フラグパターン付加タイミング及び
該アイドルパターン挿入タイミングにより各回線毎のア
イドルフラグ挿入タイミングが無効の時の該フラグパタ
ーン付加タイミングの総和をカウントし単位時間毎にリ
セットされるフレーム数カウンタと、単位時間毎にその
時点のフレーム数の総和を保持するラッチレジスタと、
該総和を表示する表示部と、を有するフレーム数カウン
ト部をさらに設けたことを特徴としている。
〔５〕のいずれかにおいて、フレーム数カウントの単位
時間を設定するレジスタと、該ハイウェイクロックによ
り該フレーム数カウントの単位時間をカウントする単位
時間カウンタと、該フラグパターン付加タイミング及び
該アイドルパターン挿入タイミングにより各回線毎のア
イドルフラグ挿入タイミングが無効の時の該フラグパタ
ーン付加タイミングの総和をカウントし単位時間毎にリ
セットされるフレーム数カウンタと、単位時間毎にその
時点のフレーム数の総和を保持するラッチレジスタと、
該総和を表示する表示部と、を有するフレーム数カウン
ト部をさらに設けたことを特徴としている。
【００３２】すなわち、本発明では、上記の本発明
〔１〕〜〔５〕に加えて、フレーム数カウンタは各回線
毎の上記アイドルフラグ挿入タイミングを受けていない
間の上記のフラグパターン付加タイミングを単位時間当
たりでカウントし、このカウント値を表示部に表示して
いる。
〔１〕〜〔５〕に加えて、フレーム数カウンタは各回線
毎の上記アイドルフラグ挿入タイミングを受けていない
間の上記のフラグパターン付加タイミングを単位時間当
たりでカウントし、このカウント値を表示部に表示して
いる。
【００３３】これにより、フレーム処理装置に対して与
えている負荷を、単位時間当たりの各回線のフレーム数
の総和として表示することが可能となる。
えている負荷を、単位時間当たりの各回線のフレーム数
の総和として表示することが可能となる。
【００３４】〔７〕本発明では、上記の本発明〔１〕〜
〔６〕のいずれかにおいて、自装置から該フレーム処理
装置へ送られる負荷フレームの情報を取得する手段と、
該フレーム処理装置の処理能力情報を取得する手段と、
これらの情報に基づいて該フレーム処理装置における処
理能力を判定し、自装置に対し、該処理能力に余裕が有
る時には負荷を上げるように指示し、飽和状態の時には
負荷をそのままの状態に保つように指示し、そして該処
理能力が足りない時には負荷を下げるように指示する手
段と、を有する負荷フレーム制御装置に接続されたこと
を特徴としている。
〔６〕のいずれかにおいて、自装置から該フレーム処理
装置へ送られる負荷フレームの情報を取得する手段と、
該フレーム処理装置の処理能力情報を取得する手段と、
これらの情報に基づいて該フレーム処理装置における処
理能力を判定し、自装置に対し、該処理能力に余裕が有
る時には負荷を上げるように指示し、飽和状態の時には
負荷をそのままの状態に保つように指示し、そして該処
理能力が足りない時には負荷を下げるように指示する手
段と、を有する負荷フレーム制御装置に接続されたこと
を特徴としている。
【００３５】すなわち、本発明では、上記の本発明
〔１〕〜〔６〕の負荷フレーム発生装置が負荷フレーム
制御装置に接続されている。負荷フレーム制御装置は、
負荷フレーム発生装置からフレーム処理装置への負荷フ
レーム情報と該フレーム処理装置の処理能力情報とを取
得し、これらの情報に基づいて該フレーム処理装置にお
ける処理の余裕度を判定する。
〔１〕〜〔６〕の負荷フレーム発生装置が負荷フレーム
制御装置に接続されている。負荷フレーム制御装置は、
負荷フレーム発生装置からフレーム処理装置への負荷フ
レーム情報と該フレーム処理装置の処理能力情報とを取
得し、これらの情報に基づいて該フレーム処理装置にお
ける処理の余裕度を判定する。
【００３６】このように対向フレーム処理装置のフレー
ム処理能力情報を監視し、その情報に基づいて負荷フレ
ーム発生装置に対してフィードバックをかけているの
で、フレーム処理装置におけるフレーム処理能力の限界
点を見つけ出し、限界負荷を与えることが可能となる。
ム処理能力情報を監視し、その情報に基づいて負荷フレ
ーム発生装置に対してフィードバックをかけているの
で、フレーム処理装置におけるフレーム処理能力の限界
点を見つけ出し、限界負荷を与えることが可能となる。
【００３７】
【発明の実施の形態】図１は、本発明〔１〕に係る負荷
フレーム発生装置の一実施例の構成を示したもので、同
図（１）に示すように、６０本の回線のそれぞれにフレ
ーム生成部ＦＧ（＃０〜＃５９）を設け、これらのフレ
ーム生成部ＦＧ（＃０〜＃５９）の出力データは時分割
多重部９で時分割多重されて被試験フレーム処理装置
（図示せず）に送られるようになっている。
フレーム発生装置の一実施例の構成を示したもので、同
図（１）に示すように、６０本の回線のそれぞれにフレ
ーム生成部ＦＧ（＃０〜＃５９）を設け、これらのフレ
ーム生成部ＦＧ（＃０〜＃５９）の出力データは時分割
多重部９で時分割多重されて被試験フレーム処理装置
（図示せず）に送られるようになっている。
【００３８】フレーム生成部ＦＧ（＃０〜＃５９）の各
々は、各回線毎にフレーム長を予め設定したフレーム長
設定部としてのレジスタ１と、ユーザデータを各回線
タイミングに同期させてシリアルデータにＰ／Ｓ変換
・送出するユーザデータ生成部２と、各回線のフレーム
チェックシーケンスを行うためのＦＣＳデータを各回
線タイミングに同期させてシリアルデータにＰ／Ｓ変
換・送出するＦＣＳデータ生成部３と、各回線のフラグ
パターンを各回線タイミングＬＴに同期させてシリア
ルデータにＰ／Ｓ変換・送出するフラグパターン生成
部４と、該フレーム長データと各回線タイミングＬＴ
をカウンタ５ａでカウントした値とを比較器５ｂで比較
しＦＣＳデータ付加タイミングＦＤＴ及びフラグパター
ン付加タイミングＦＰＴを生成するフレーム長カウンタ
５と、該ユーザデータに対し該ＦＣＳデータ付加タイ
ミングＦＤＴで該ＦＣＳデータを付加するＦＣＳデー
タ付加部としてのセレクタ６と、該ＦＣＳデータ付加部
６から出力されたデータに対し該フラグパターン付加タ
イミングＦＰＴで該フラグパターンを付加したデータ
を時分割多重部９に出力するフラグパターン付加部と
してのセレクタ７と、で構成されている。
々は、各回線毎にフレーム長を予め設定したフレーム長
設定部としてのレジスタ１と、ユーザデータを各回線
タイミングに同期させてシリアルデータにＰ／Ｓ変換
・送出するユーザデータ生成部２と、各回線のフレーム
チェックシーケンスを行うためのＦＣＳデータを各回
線タイミングに同期させてシリアルデータにＰ／Ｓ変
換・送出するＦＣＳデータ生成部３と、各回線のフラグ
パターンを各回線タイミングＬＴに同期させてシリア
ルデータにＰ／Ｓ変換・送出するフラグパターン生成
部４と、該フレーム長データと各回線タイミングＬＴ
をカウンタ５ａでカウントした値とを比較器５ｂで比較
しＦＣＳデータ付加タイミングＦＤＴ及びフラグパター
ン付加タイミングＦＰＴを生成するフレーム長カウンタ
５と、該ユーザデータに対し該ＦＣＳデータ付加タイ
ミングＦＤＴで該ＦＣＳデータを付加するＦＣＳデー
タ付加部としてのセレクタ６と、該ＦＣＳデータ付加部
６から出力されたデータに対し該フラグパターン付加タ
イミングＦＰＴで該フラグパターンを付加したデータ
を時分割多重部９に出力するフラグパターン付加部と
してのセレクタ７と、で構成されている。
【００３９】また、上記の生成部２〜４及びカウンタ５
並びに時分割多重部９に与えられる各回線の時分割多重
タイミングである回線タイミングＬＴ（＃０〜＃５９）
は、同図（２）に示すように、時分割多重タイミング生
成部８が、ハイウェイクロックに基づいて生成してい
る。
並びに時分割多重部９に与えられる各回線の時分割多重
タイミングである回線タイミングＬＴ（＃０〜＃５９）
は、同図（２）に示すように、時分割多重タイミング生
成部８が、ハイウェイクロックに基づいて生成してい
る。
【００４０】また、この実施例では、時分割多重部９で
のＨＤＬＣフレーム時分割多重インタフェースが１２５
μｓ当たり１６ビット×６０回線多重、フレーム長設定
可能値が１〜２５６ワードとした場合の負荷フレーム発
生装置を示している。
のＨＤＬＣフレーム時分割多重インタフェースが１２５
μｓ当たり１６ビット×６０回線多重、フレーム長設定
可能値が１〜２５６ワードとした場合の負荷フレーム発
生装置を示している。
【００４１】さらに、フレーム長設定レジスタ１は、８
ビットのレジスタで構成され１〜２５６ワードの範囲を
設定可能とし、ユーザデータ、ＦＣＳデータ、及び
フラグパターンは多重単位である１６ビットで構成
し、時分割多重タイミング生成部８は１０ビットカウン
タ８ａとデコーダ８ｂとで構成され、８ｋクロック・８
Ｍクロックを入力し当該多重インターフェース用の多重
タイミングを生成する。
ビットのレジスタで構成され１〜２５６ワードの範囲を
設定可能とし、ユーザデータ、ＦＣＳデータ、及び
フラグパターンは多重単位である１６ビットで構成
し、時分割多重タイミング生成部８は１０ビットカウン
タ８ａとデコーダ８ｂとで構成され、８ｋクロック・８
Ｍクロックを入力し当該多重インターフェース用の多重
タイミングを生成する。
【００４２】また、フレーム長カウンタ５は、８ビット
カウンタで構成され、フレーム長設定レジスタ１に設定
された値までをカウントすることでＦＣＳデータ付加タ
イミングＦＤＴ及びフラグパターン付加タイミングＦＰ
Ｔを生成している。
カウンタで構成され、フレーム長設定レジスタ１に設定
された値までをカウントすることでＦＣＳデータ付加タ
イミングＦＤＴ及びフラグパターン付加タイミングＦＰ
Ｔを生成している。
【００４３】ＦＣＳデータ付加部６及びフラグパターン
付加部７は、それぞれ２−１セレクタで構成され、ＦＣ
Ｓデータ及びフラブパターンを挿入し、時分割多重
部９は６０−１セレクタで構成され各回線タイミングＬ
Ｔ（＃０〜＃５９）に基づいて６０回線多重を行ってい
る。
付加部７は、それぞれ２−１セレクタで構成され、ＦＣ
Ｓデータ及びフラブパターンを挿入し、時分割多重
部９は６０−１セレクタで構成され各回線タイミングＬ
Ｔ（＃０〜＃５９）に基づいて６０回線多重を行ってい
る。
【００４４】図２は、本発明実施例の動作タイムチャー
トであり、時分割多重インタフェースが１２５μｓ当た
り１６ビット×６０回線多重、フレーム長設定可能値が
１〜２５６ワードとした場合の負荷フレーム発生装置の
動作を示している。
トであり、時分割多重インタフェースが１２５μｓ当た
り１６ビット×６０回線多重、フレーム長設定可能値が
１〜２５６ワードとした場合の負荷フレーム発生装置の
動作を示している。
【００４５】以下、図１の実施例の動作を図２に示した
タイムチャートを参照して説明する。まず、ユーザデー
タ生成部２及びＦＣＳデータ生成部３でそれぞれ生成し
たシリアルなユーザデータ及びＦＣＳデータをＦＣ
Ｓデータ付加部６に与える。
タイムチャートを参照して説明する。まず、ユーザデー
タ生成部２及びＦＣＳデータ生成部３でそれぞれ生成し
たシリアルなユーザデータ及びＦＣＳデータをＦＣ
Ｓデータ付加部６に与える。
【００４６】フレーム長設定レジスタ１で設定されたフ
レーム長及び時分割多重タイミング生成部８で生成さ
れた各回線毎のタイミングＬＴはフレーム長カウンタ５
に与えられ、ＦＣＳデータ付加タイミングＦＤＴ及びフ
ラグパターン付加タイミングＦＰＴが生成される。
レーム長及び時分割多重タイミング生成部８で生成さ
れた各回線毎のタイミングＬＴはフレーム長カウンタ５
に与えられ、ＦＣＳデータ付加タイミングＦＤＴ及びフ
ラグパターン付加タイミングＦＰＴが生成される。
【００４７】ＦＣＳデータ付加部６では、ＦＣＳデータ
付加タイミングＦＤＴでユーザデータにＦＣＳデータ
を付加する。ＦＣＳデータ付加部６から出力されたデ
ータはフラグパターン生成部４からのフラグパターン
とともにフラグパターン付加部７に与えられる。フラグ
パターン付加部７ではフレーム長カウンタ５からのフラ
グパターン付加タイミングＦＰＴを受けてＦＣＳデータ
付加部６からのデータにフラグパターンを付加する。
付加タイミングＦＤＴでユーザデータにＦＣＳデータ
を付加する。ＦＣＳデータ付加部６から出力されたデ
ータはフラグパターン生成部４からのフラグパターン
とともにフラグパターン付加部７に与えられる。フラグ
パターン付加部７ではフレーム長カウンタ５からのフラ
グパターン付加タイミングＦＰＴを受けてＦＣＳデータ
付加部６からのデータにフラグパターンを付加する。
【００４８】このような動作を各回線について行い、各
回線についてのフラグパターン付加部７から出力された
データは時分割多重部９で時分割多重されてＬワード
のＨＤＬＣフレームとして被試験フレーム処理装置へ
送られる。
回線についてのフラグパターン付加部７から出力された
データは時分割多重部９で時分割多重されてＬワード
のＨＤＬＣフレームとして被試験フレーム処理装置へ
送られる。
【００４９】したがって、図２にフレーム連結イメージ
として示したＨＤＬＣフレームを合間なく送出させるこ
とが可能となる。
として示したＨＤＬＣフレームを合間なく送出させるこ
とが可能となる。
【００５０】図３は、本発明〔２〕に係る負荷フレーム
発生装置の一実施例の構成を示した図であり、この実施
例では、スループット設定可能値が1/16〜16/16 として
いる。
発生装置の一実施例の構成を示した図であり、この実施
例では、スループット設定可能値が1/16〜16/16 として
いる。
【００５１】図中、スループット設定部としてのスルー
プット設定レジスタ２０は、４ビットのレジスタで構成
され、1/16〜16/16 の範囲でスループットを設定可能と
している。アイドルフラグ挿入タイミング生成部２１
は、４ビットカウンタ１１ａと比較器１１ｂとで構成さ
れ、カウンタ１１ａはフレーム長カウンタ５からのフラ
グパターン付加タイミングＦＰＴに基づき１〜１６まで
をカウントし、比較器１１ｂにおいて回線タイミングＬ
Ｔで、そのカウント値がスループット設定レジスタ２０
の設定値を越えたことが分かったときにアイドルフラグ
挿入タイミングＩＦＴを生成してアイドルフラグ挿入部
２２に与える。
プット設定レジスタ２０は、４ビットのレジスタで構成
され、1/16〜16/16 の範囲でスループットを設定可能と
している。アイドルフラグ挿入タイミング生成部２１
は、４ビットカウンタ１１ａと比較器１１ｂとで構成さ
れ、カウンタ１１ａはフレーム長カウンタ５からのフラ
グパターン付加タイミングＦＰＴに基づき１〜１６まで
をカウントし、比較器１１ｂにおいて回線タイミングＬ
Ｔで、そのカウント値がスループット設定レジスタ２０
の設定値を越えたことが分かったときにアイドルフラグ
挿入タイミングＩＦＴを生成してアイドルフラグ挿入部
２２に与える。
【００５２】アイドルフラグ挿入部２２は、２−１セレ
クタで構成され、アイドルフラグ挿入タイミングＩＦＴ
でフラグパターン生成部４からのフラグパターンをア
イドルフラグとして挿入するものであり、６０回線分設
けられている。
クタで構成され、アイドルフラグ挿入タイミングＩＦＴ
でフラグパターン生成部４からのフラグパターンをア
イドルフラグとして挿入するものであり、６０回線分設
けられている。
【００５３】なお、レジスタ２０とタイミング生成部２
１とで各回線のアイドルフラグ設定部ＩＦＳ１（＃０〜
＃５９）を構成している。その他の構成は図１の実施例
と同様である。
１とで各回線のアイドルフラグ設定部ＩＦＳ１（＃０〜
＃５９）を構成している。その他の構成は図１の実施例
と同様である。
【００５４】図４は、図３に示した実施例の動作タイム
チャートを示しており、フラグパターン付加部７からの
データ（Ｌワードフレーム）はアイドルフラグ挿入タ
イミングＩＦＴによりアイドルフラグ挿入部２２からデ
ータとして出力される。
チャートを示しており、フラグパターン付加部７からの
データ（Ｌワードフレーム）はアイドルフラグ挿入タ
イミングＩＦＴによりアイドルフラグ挿入部２２からデ
ータとして出力される。
【００５５】この場合のフレーム連結イメージに示すよ
うに、設定されたスループットに応じてアイドルフラグ
が挿入され、スループットが1/16のときは１６フレーム
の内の１５フレームにアイドルフラグが挿入され、スル
ープットが16/16 のときはアイドルフラグが挿入された
フレームは無くなることとなる。
うに、設定されたスループットに応じてアイドルフラグ
が挿入され、スループットが1/16のときは１６フレーム
の内の１５フレームにアイドルフラグが挿入され、スル
ープットが16/16 のときはアイドルフラグが挿入された
フレームは無くなることとなる。
【００５６】図５は、本発明〔３〕に係る負荷フレーム
発生装置の一実施例の構成を示した図であり、この実施
例では、スループット変動周期を３２ｍｓ単位で３２ｍ
ｓ〜８ｓの範囲とし、スループットが1/16〜16/16 まで
を繰り返し変動することとしている。
発生装置の一実施例の構成を示した図であり、この実施
例では、スループット変動周期を３２ｍｓ単位で３２ｍ
ｓ〜８ｓの範囲とし、スループットが1/16〜16/16 まで
を繰り返し変動することとしている。
【００５７】図中、スループット変動周期設定部として
のスループット変動周期設定レジスタ３０は、８ビット
のレジスタで構成され、２５６通りの変動周期を設定可
能としている。スループット変動タイミング生成部３１
は、カウンタ３１ａと比較器３１ｂとで構成され、カウ
ンタ３１ａには回線タイミングＬＴが与えられてカウン
トを行う。このカウンタ３１ａは１２ビット構成のもの
でそのカウント値（上位８ビット）とスループット変動
周期設定レジスタ３０の値（８ビット）とを比較器３１
ｂで比較することで３２ｍｓ〜８ｓの範囲でスループッ
ト変動タイミングを生成することができる。
のスループット変動周期設定レジスタ３０は、８ビット
のレジスタで構成され、２５６通りの変動周期を設定可
能としている。スループット変動タイミング生成部３１
は、カウンタ３１ａと比較器３１ｂとで構成され、カウ
ンタ３１ａには回線タイミングＬＴが与えられてカウン
トを行う。このカウンタ３１ａは１２ビット構成のもの
でそのカウント値（上位８ビット）とスループット変動
周期設定レジスタ３０の値（８ビット）とを比較器３１
ｂで比較することで３２ｍｓ〜８ｓの範囲でスループッ
ト変動タイミングを生成することができる。
【００５８】スループット変動部としてのスループット
変動カウンタ３２は、４ビットの論理（ＡＮＤ）ゲート
３２ａとカウンタ３２ｂとで構成され、フラグパターン
付加タイミングＦＰＴでスループットを1/16〜16/16 ま
で繰り返し変動させることができる。
変動カウンタ３２は、４ビットの論理（ＡＮＤ）ゲート
３２ａとカウンタ３２ｂとで構成され、フラグパターン
付加タイミングＦＰＴでスループットを1/16〜16/16 ま
で繰り返し変動させることができる。
【００５９】スループット変動指示部としてのスループ
ット変動指示レジスタ３３は、１ビットのレジスタで構
成され、スループット変動指示の有無を設定可能とし、
スループット選択部３４は、２−１セレクタで構成さ
れ、レジスタ３３からのスループット変動指示が有りの
場合、スループット変動カウンタ３２から出力された値
を選択しアイドルフラグ挿入タイミング生成部２１に対
し出力するものである。
ット変動指示レジスタ３３は、１ビットのレジスタで構
成され、スループット変動指示の有無を設定可能とし、
スループット選択部３４は、２−１セレクタで構成さ
れ、レジスタ３３からのスループット変動指示が有りの
場合、スループット変動カウンタ３２から出力された値
を選択しアイドルフラグ挿入タイミング生成部２１に対
し出力するものである。
【００６０】なお、レジスタ３０とタイミング生成部３
１とレジスタ２０とカウンタ３２とレジスタ３３と選択
部３４とタイミング生成部２１とで各回線のアイドルフ
ラグ設定部ＩＦＳ２（＃０〜＃５９）を構成している。
その他の構成は図３の実施例と同様である。
１とレジスタ２０とカウンタ３２とレジスタ３３と選択
部３４とタイミング生成部２１とで各回線のアイドルフ
ラグ設定部ＩＦＳ２（＃０〜＃５９）を構成している。
その他の構成は図３の実施例と同様である。
【００６１】図６は、図５の実施例の動作タイムチャー
トを示しており、今、本実施例が図７（１）に示すよう
にスループットが1/16〜16/16 までを繰り返し変動する
場合を例にとっている。
トを示しており、今、本実施例が図７（１）に示すよう
にスループットが1/16〜16/16 までを繰り返し変動する
場合を例にとっている。
【００６２】すなわち、スループット変動カウンタ３２
から出力されるスループット値は、１〜１６フレーム
目において一つづつ値が増加して行き、１７フレーム目
において１フレーム目と同様にスループット値が「１」
に戻ることとなる。
から出力されるスループット値は、１〜１６フレーム
目において一つづつ値が増加して行き、１７フレーム目
において１フレーム目と同様にスループット値が「１」
に戻ることとなる。
【００６３】図８は、本発明〔４〕に係る負荷フレーム
発生装置の一実施例の構成を示したものであり、この実
施例では、スループットが1/16〜16/16 までの範囲で２
５６ワード内のスループットパターンを設定可能として
いる。
発生装置の一実施例の構成を示したものであり、この実
施例では、スループットが1/16〜16/16 までの範囲で２
５６ワード内のスループットパターンを設定可能として
いる。
【００６４】図中、スループットパターン生成部４１
は、論理ゲート４１ａとアドレスカウンタ４１ｂとスル
ープット設定メモリ４１ｃとで構成されており、アドレ
スカウンタ４１ｂは、８ビットカウンタで構成され、２
５６ワードのアドレスを生成し、メモリ４１ｃは、４ビ
ット×２５６ワードのＲＡＭである。
は、論理ゲート４１ａとアドレスカウンタ４１ｂとスル
ープット設定メモリ４１ｃとで構成されており、アドレ
スカウンタ４１ｂは、８ビットカウンタで構成され、２
５６ワードのアドレスを生成し、メモリ４１ｃは、４ビ
ット×２５６ワードのＲＡＭである。
【００６５】今、スループットが1/16〜16/16 までの範
囲で、図７（２）に示すように、２５６ワード内のスル
ープットパターンを設定することができ、メモリ４１ｃ
の出力をスループット選択部３４に対し出力することが
できる。なお、メモリ４１ｃは、ＲＯＭまたはデュアル
ポートＲＡＭとしてもよい。
囲で、図７（２）に示すように、２５６ワード内のスル
ープットパターンを設定することができ、メモリ４１ｃ
の出力をスループット選択部３４に対し出力することが
できる。なお、メモリ４１ｃは、ＲＯＭまたはデュアル
ポートＲＡＭとしてもよい。
【００６６】なお、このスループットパターン生成部４
１は、図５のスループット変動カウンタ３２の代わり、
或いは加えて設けることができる。
１は、図５のスループット変動カウンタ３２の代わり、
或いは加えて設けることができる。
【００６７】また、レジスタ３０とタイミング生成部３
１とレジスタ２０とスループットパターン生成部４１と
レジスタ３３と選択部３４とタイミング生成部２１とで
各回線のアイドルフラグ設定部ＩＦＳ３（＃０〜＃５
９）を構成している。その他の構成は図５の実施例と同
様である。
１とレジスタ２０とスループットパターン生成部４１と
レジスタ３３と選択部３４とタイミング生成部２１とで
各回線のアイドルフラグ設定部ＩＦＳ３（＃０〜＃５
９）を構成している。その他の構成は図５の実施例と同
様である。
【００６８】図９は、本発明〔５〕に係る負荷フレーム
発生装置の一実施例の構成を示したものであり、この実
施例では、スループットを1/16〜16/16 の間で自動調整
することとしている。
発生装置の一実施例の構成を示したものであり、この実
施例では、スループットを1/16〜16/16 の間で自動調整
することとしている。
【００６９】図中、スループット変動制御部５１は、論
理ゲート５１ａと４ビットのアップ・ダウンカウンタ５
１ｂとで構成され、対向フレーム処理装置（図示せず）
からの輻輳中状態信号と輻輳なし状態信号とフラグ
パターン付加タイミングＦＰＴでスループットを1/16〜
16/16 の間で自動調整し、スループット選択部３４に対
し出力するものである。
理ゲート５１ａと４ビットのアップ・ダウンカウンタ５
１ｂとで構成され、対向フレーム処理装置（図示せず）
からの輻輳中状態信号と輻輳なし状態信号とフラグ
パターン付加タイミングＦＰＴでスループットを1/16〜
16/16 の間で自動調整し、スループット選択部３４に対
し出力するものである。
【００７０】なお、この実施例におけるスループットモ
ード指示レジスタ５２は、レジスタ２０とカウンタ３２
と生成部４１と制御部５１のいずれかを選択するように
指示することとなる。
ード指示レジスタ５２は、レジスタ２０とカウンタ３２
と生成部４１と制御部５１のいずれかを選択するように
指示することとなる。
【００７１】また、レジスタ３０とタイミング生成部３
１とレジスタ２０とカウンタ３２とスループットパター
ン生成部４１とスループット変動制御部５１とレジスタ
５２と選択部３４とタイミング生成部２１とで各回線の
アイドルフラグ設定部ＩＦＳ４（＃０〜＃５９）を構成
している。その他の構成は図８の実施例と同様である。
１とレジスタ２０とカウンタ３２とスループットパター
ン生成部４１とスループット変動制御部５１とレジスタ
５２と選択部３４とタイミング生成部２１とで各回線の
アイドルフラグ設定部ＩＦＳ４（＃０〜＃５９）を構成
している。その他の構成は図８の実施例と同様である。
【００７２】図１０は、図９の実施例の動作タイムチャ
ートを示しており、この例のようにスループットを1/16
〜16/16 の間で自動調整することとした場合、スループ
ット変動制御部５１のカウンタ５１ｂから出力されるス
ループットは輻輳なし状態信号のときには増加し、
輻輳中状態信号のときには減少することが示されてい
る。
ートを示しており、この例のようにスループットを1/16
〜16/16 の間で自動調整することとした場合、スループ
ット変動制御部５１のカウンタ５１ｂから出力されるス
ループットは輻輳なし状態信号のときには増加し、
輻輳中状態信号のときには減少することが示されてい
る。
【００７３】図１１は、本発明〔６〕に係る負荷フレー
ム発生装置の一実施例の構成を示したものであり、この
実施例では、１ｓ当たりの総フレーム数を０〜約１６０
００フレームの範囲でカウント及び表示することとして
いる。
ム発生装置の一実施例の構成を示したものであり、この
実施例では、１ｓ当たりの総フレーム数を０〜約１６０
００フレームの範囲でカウント及び表示することとして
いる。
【００７４】図中、単位時間レジスタ６０ａは、３ビッ
トで構成され８通りの単位時間を設定可能とし、単位時
間カウンタ６０ｂは、１６ビットカウンタで構成され、
上位３ビットと単位時間レジスタ６０ａの値を比較器６
０ｃで比較し、１〜８ｓの範囲で単位時間タイミングを
生成する。
トで構成され８通りの単位時間を設定可能とし、単位時
間カウンタ６０ｂは、１６ビットカウンタで構成され、
上位３ビットと単位時間レジスタ６０ａの値を比較器６
０ｃで比較し、１〜８ｓの範囲で単位時間タイミングを
生成する。
【００７５】フレーム数カウンタ６０ｆは、１４ビット
カウンタで構成され、各回線のアイドルフラグ挿入タイ
ミング生成部２１（＃０〜＃５９）からのアイドルフラ
グ挿入タイミングＩＦＴが無効の時とフレーム長カウン
タ１（＃０〜＃５９）からのフラグパターン付加タイミ
ングＦＰＴの論理積をそれぞれＡＮＤゲート６０ｄ（＃
０〜＃５９）でとり、さらにＯＲゲート６０ｅでとった
それらの総和を０〜約１６０００の範囲でカウントす
る。
カウンタで構成され、各回線のアイドルフラグ挿入タイ
ミング生成部２１（＃０〜＃５９）からのアイドルフラ
グ挿入タイミングＩＦＴが無効の時とフレーム長カウン
タ１（＃０〜＃５９）からのフラグパターン付加タイミ
ングＦＰＴの論理積をそれぞれＡＮＤゲート６０ｄ（＃
０〜＃５９）でとり、さらにＯＲゲート６０ｅでとった
それらの総和を０〜約１６０００の範囲でカウントす
る。
【００７６】そして、フレーム数カウンタ６０ｆは、比
較器６０ｃからの単位時間タイミングでリセットされ、
１６ビットのラッチレジスタ６０ｇがやはり比較器６０
ｃからの単位時間タイミングでフレーム数カウンタ６０
ｆの値をラッチし、ＬＥＤで構成された表示部６０ｈが
ラッチレジスタ６０ｇの値を表示する。
較器６０ｃからの単位時間タイミングでリセットされ、
１６ビットのラッチレジスタ６０ｇがやはり比較器６０
ｃからの単位時間タイミングでフレーム数カウンタ６０
ｆの値をラッチし、ＬＥＤで構成された表示部６０ｈが
ラッチレジスタ６０ｇの値を表示する。
【００７７】図１２は、本発明〔７〕に係る負荷フレー
ム発生装置の一実施例の構成を示したものであり、この
実施例では、負荷フレーム発生装置１００のスループッ
ト設定レジスタ情報とフレーム処理装置１０１の空き
処理能力情報及びフレーム廃棄情報とにより、フレー
ム処理装置１０１の限界点を見つけ出し、限界負荷を発
生する負荷フレーム制御装置１１０を負荷フレーム発生
装置１００に接続している。
ム発生装置の一実施例の構成を示したものであり、この
実施例では、負荷フレーム発生装置１００のスループッ
ト設定レジスタ情報とフレーム処理装置１０１の空き
処理能力情報及びフレーム廃棄情報とにより、フレー
ム処理装置１０１の限界点を見つけ出し、限界負荷を発
生する負荷フレーム制御装置１１０を負荷フレーム発生
装置１００に接続している。
【００７８】この負荷フレーム制御装置１１０は、図１
３の動作フローチャートに示すように、負荷フレーム発
生装置１００内のスループット設定レジスタ２０の値を
読み出し（）、フレーム処理装置１０１内の各回線毎
のバッファ使用率情報をＤＭＡ１１０ｃによりメモリ１
１０ａへ転送し（）、フレーム処理の余裕度をマイク
ロプログラム１１０ｂにより判定し（）、受信バッフ
ァ１１０ａに空きがある場合はスループット設定レジス
タ２０の値に「１」を足した値を設定し（）、受信バ
ッファ１１０ａに空きがない場合（飽和状態）は何も行
わず（）、受信バッファ１１０ａが足りない場合はス
ループット設定レジスタ２０の値に１を引いた値を設定
する（）ように動作する。
３の動作フローチャートに示すように、負荷フレーム発
生装置１００内のスループット設定レジスタ２０の値を
読み出し（）、フレーム処理装置１０１内の各回線毎
のバッファ使用率情報をＤＭＡ１１０ｃによりメモリ１
１０ａへ転送し（）、フレーム処理の余裕度をマイク
ロプログラム１１０ｂにより判定し（）、受信バッフ
ァ１１０ａに空きがある場合はスループット設定レジス
タ２０の値に「１」を足した値を設定し（）、受信バ
ッファ１１０ａに空きがない場合（飽和状態）は何も行
わず（）、受信バッファ１１０ａが足りない場合はス
ループット設定レジスタ２０の値に１を引いた値を設定
する（）ように動作する。
【００７９】
【発明の効果】以上説明したように、本発明に係る負荷
フレーム発生装置によれば、予め設定したフレーム長に
応じてＨＤＬＣフレームを構成し、或いはこれに加えて
予め設定したスループットもしくは可変に設定したスル
ープットに応じてアイドルフラグを該フレームに挿入し
たり、或いはさらに対向するフレーム処理装置の処理状
態に応じてスループットを可変にしたりすることによ
り、時分割多重の各回線毎に、高負荷フレームの発生、
回線スループットの調整が可能となる効果を奏し、負荷
フレームの発生装置の性能・精度の向上及びフレーム処
理装置のフレーム転送能力評価精度の向上に寄与すると
ころが大きい。
フレーム発生装置によれば、予め設定したフレーム長に
応じてＨＤＬＣフレームを構成し、或いはこれに加えて
予め設定したスループットもしくは可変に設定したスル
ープットに応じてアイドルフラグを該フレームに挿入し
たり、或いはさらに対向するフレーム処理装置の処理状
態に応じてスループットを可変にしたりすることによ
り、時分割多重の各回線毎に、高負荷フレームの発生、
回線スループットの調整が可能となる効果を奏し、負荷
フレームの発生装置の性能・精度の向上及びフレーム処
理装置のフレーム転送能力評価精度の向上に寄与すると
ころが大きい。
【図１】本発明〔１〕に係る負荷フレーム発生装置の一
実施例の構成を示したブロック図である。
実施例の構成を示したブロック図である。
【図２】本発明〔１〕に係る負荷フレーム発生装置の一
実施例の動作を示したフローチャート図である。
実施例の動作を示したフローチャート図である。
【図３】本発明〔２〕に係る負荷フレーム発生装置の一
実施例の構成を示したブロック図である。
実施例の構成を示したブロック図である。
【図４】本発明〔２〕に係る負荷フレーム発生装置の一
実施例の動作を示したフローチャート図である。
実施例の動作を示したフローチャート図である。
【図５】本発明〔３〕に係る負荷フレーム発生装置の一
実施例の構成を示したブロック図である。
実施例の構成を示したブロック図である。
【図６】本発明〔３〕に係る負荷フレーム発生装置の一
実施例の動作を示したフローチャート図である。
実施例の動作を示したフローチャート図である。
【図７】本発明〔３〕及び〔４〕に係る負荷フレーム発
生装置の原理説明図である。
生装置の原理説明図である。
【図８】本発明〔４〕に係る負荷フレーム発生装置の一
実施例の構成を示したブロック図である。
実施例の構成を示したブロック図である。
【図９】本発明〔５〕に係る負荷フレーム発生装置の一
実施例の構成を示したブロック図である。
実施例の構成を示したブロック図である。
【図１０】本発明〔５〕に係る負荷フレーム発生装置の
一実施例の動作を示したフローチャート図である。
一実施例の動作を示したフローチャート図である。
【図１１】本発明〔６〕に係る負荷フレーム発生装置の
一実施例の構成を示したブロック図である。
一実施例の構成を示したブロック図である。
【図１２】本発明〔７〕に係る負荷フレーム発生装置の
一実施例の構成を示したブロック図である。
一実施例の構成を示したブロック図である。
【図１３】本発明〔７〕に係る負荷フレーム発生装置に
接続された負荷フレーム制御装置の動作フローチャート
図である。
接続された負荷フレーム制御装置の動作フローチャート
図である。
【図１４】本発明及び従来例に係る負荷フレーム発生装
置のネットワークにおける位置付けを示したブロック図
である。
置のネットワークにおける位置付けを示したブロック図
である。
【図１５】従来例に係る負荷フレーム発生装置の一実施
例を示したブロック図である。
例を示したブロック図である。
１ フローチャート設定レジスタ ２ ユーザデータ生成部 ３ ＦＣＳデータ生成部 ４ フラグパターン生成部 ５ フレーム長カウンタ ６ ＦＣＳデータ付加部 ７ フラグパターン付加部７ ８ 時分割多重タイミング生成部 ９ 時分割多重部 ２０ スループット設定レジスタ ２１ アイドルフラグ挿入タイミング生成部 ２２ アイドルフラグ挿入部 ３０ スループット変動周期設定レジスタ ３１ スループット変動タイミング生成部 ３２ スループット変動カウンタ ３３ スループットモード指示レジスタ ３４ スループット選択部 ４１ スループットパターン生成部 ５１ スループット変動制御部 ５２ スループットモード指示レジスタ ６０ フレーム数カウント部 １００ 負荷フレーム発生装置 １０１ フレーム処理装置 １１０ 負荷フレーム制御装置 ＬＴ 回線タイミング ＦＤＴ ＦＣＳデータ付加タイミング ＦＰＴ フラグパターン付加タイミング ＩＦＴ アイドルフラグ挿入タイミング 図中、同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 充成 神奈川県横浜市港北区新横浜３丁目９番18 号 富士通コミュニケーション・システム ズ株式会社内
Claims (7)
- 【請求項１】ＨＤＬＣフレームを時分割多重したインタ
フェースを収容するフレーム処理装置に接続され、該フ
レーム処理装置の高負荷試験を行う負荷フレーム発生装
置において、 各回線毎にフレーム長を予め設定したフレーム長設定部
と、 各回線のユーザデータを各回線タイミングに同期させて
シリアルデータに変換・送出するユーザデータ生成部
と、 各回線のフレームチェックシーケンスを行うためのＦＣ
Ｓデータを各回線タイミングに同期させてシリアルデー
タに変換・送出するＦＣＳデータ生成部と、 各回線のフラグパターンを各回線タイミングに同期させ
てシリアルデータに変換・送出するフラグパターン生成
部と、 該フレーム長と各回線タイミングをカウントした値とを
比較しＦＣＳデータ付加タイミング及びフラグパターン
付加タイミングを生成するフレーム長カウンタと、 該ユーザデータに対し該ＦＣＳデータ付加タイミングで
該ＦＣＳデータを付加するＦＣＳデータ付加部と、 該ＦＣＳデータ付加部から出力されたデータに対し該フ
ラグパターン付加タイミングで該フラグパターンを付加
するフラグパターン付加部と、 ハイウェイクロックに基づいて各回線の時分割多重タイ
ミングである回線タイミングを生成する時分割多重タイ
ミング生成部と、 該フラグパターン付加部から出力されたフレームを時分
割多重して該フレーム処理装置に与える時分割多重部
と、 を備えたことを特徴とする負荷フレーム発生装置。 - 【請求項２】請求項１において、 各回線のスループットを予め設定したスループット設定
部と、該スループット設定部に設定された値と該フラグ
パターンの付加タイミングと各回線タイミングとに基づ
いてアイドルフラグ挿入タイミングを生成するアイドル
フラグ挿入タイミング生成部と、該フラグパターン付加
部から出力されたデータに対し該アイドルフラグ挿入タ
イミングで該フラグパターンを挿入して該時分割多重部
に与えるアイドルフラグ挿入部とをさらに設けたことを
特徴とする負荷フレーム発生装置。 - 【請求項３】請求項２において、 各回線のスループットの変動周期を予め設定するスルー
プット変動周期設定部と、該スループット変動周期設定
部に設定された値と各回線タイミングとに基づいてスル
ープット変動タイミングを生成するスループット変動タ
イミング生成部と、該スループット変動タイミングと該
フラグパターン付加タイミングとに基づいて該スループ
ットを変動させるスループット変動部と、各回線のスル
ープットモードを設定するスループットモード指示部
と、該スループットモード指示部に設定されたモードに
基づいて該スループット設定部に設定された値又は該ス
ループット変動部から出力される値を選択して該アイド
ルフラグ挿入タイミング生成部に与えるスループット選
択部とを設けたことを特徴とする負荷フレーム発生装
置。 - 【請求項４】請求項３において、 該スループット変動部の代わりに、又は該スループット
変動部に加えて、該スループット変動タイミング生成部
から出力される該スループット変動タイミングと該フラ
グパターン付加タイミングとによりスループット変動パ
ターンを生成するスループットパターン生成部を用いる
ことを特徴とした負荷フレーム発生装置。 - 【請求項５】請求項３又は４において、 対向したフレーム処理装置から輻輳中状態信号又は輻輳
なし状態信号を受け、該フラグパターン付加タイミング
により該輻輳中状態信号が有効な時に該スループットを
下降させ、該輻輳なし状態信号が有効な時に該スループ
ットを上昇させ、双方とも無効なときは前状態のスルー
プットを保持させるスループット変動制御部をさらに設
け、該スループット変動制御部から出力された値を該ス
ループット選択部に与えることを特徴とした負荷フレー
ム発生装置。 - 【請求項６】請求項２乃至５のいずれかにおいて、 フレーム数カウントの単位時間を設定するレジスタと、
該ハイウェイクロックにより該フレーム数カウントの単
位時間をカウントする単位時間カウンタと、該フラグパ
ターン付加タイミング及び該アイドルパターン挿入タイ
ミングにより各回線毎のアイドルフラグ挿入タイミング
が無効の時の該フラグパターン付加タイミングの総和を
カウントし単位時間毎にリセットされるフレーム数カウ
ンタと、単位時間毎にその時点のフレーム数の総和を保
持するラッチレジスタと、該総和を表示する表示部と、
を有するフレーム数カウント部をさらに設けたことを特
徴とする負荷フレーム発生装置。 - 【請求項７】請求項１乃至６のいずれかにおいて、 自装置から該フレーム処理装置へ送られる負荷フレーム
の情報を取得する手段と、該フレーム処理装置の処理能
力情報を取得する手段と、これらの情報に基づいて該フ
レーム処理装置における処理能力を判定し、自装置に対
し、該処理能力に余裕が有る時には負荷を上げるように
指示し、飽和状態の時には負荷をそのままの状態に保つ
ように指示し、そして該処理能力が足りない時には負荷
を下げるように指示する手段と、を有する負荷フレーム
制御装置に接続されたことを特徴とする負荷フレーム発
生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8325633A JPH10173619A (ja) | 1996-12-05 | 1996-12-05 | 負荷フレーム発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8325633A JPH10173619A (ja) | 1996-12-05 | 1996-12-05 | 負荷フレーム発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173619A true JPH10173619A (ja) | 1998-06-26 |
Family
ID=18179033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8325633A Withdrawn JPH10173619A (ja) | 1996-12-05 | 1996-12-05 | 負荷フレーム発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173619A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030909A (ja) * | 2011-07-27 | 2013-02-07 | Fujitsu Ltd | 処理装置，試験信号生成装置及び試験信号生成方法 |
-
1996
- 1996-12-05 JP JP8325633A patent/JPH10173619A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030909A (ja) * | 2011-07-27 | 2013-02-07 | Fujitsu Ltd | 処理装置，試験信号生成装置及び試験信号生成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0144351B1 (en) | System for switching multirate digitized voice and data | |
| EP0268792A2 (en) | Data multiplex transmission system | |
| EP0278949A1 (en) | MULTIPLEXER-DEMULTIPLEXER WITH ADAPTIVE FLOW RATE. | |
| JP2815304B2 (ja) | 複数の独立したディジタル通信チャネルを介して高速度ディジタル・データ・フローを送信する方法 | |
| US6404770B1 (en) | Data communication interface with adjustable-size buffer | |
| JP3512948B2 (ja) | 通信用測定器 | |
| US5001706A (en) | Packet cross connect switch system including improved throughput | |
| US5654967A (en) | Delay-in-frames correcting system in a PCM transmission line | |
| JPH10173619A (ja) | 負荷フレーム発生装置 | |
| US5751700A (en) | Communication terminal apparatus | |
| US5243600A (en) | Time-division multiplexing apparatus | |
| JP3428238B2 (ja) | データ処理装置 | |
| JP3078183B2 (ja) | データ受信装置 | |
| JP2669844B2 (ja) | 多重アクセス制御方式 | |
| JP3148110B2 (ja) | Ａｔｍセルフロー制御回路 | |
| JP3193395B2 (ja) | Ｉｓｄｎ用通信速度変換装置 | |
| JP2790175B2 (ja) | 速度整合方式 | |
| JPH03258132A (ja) | 通信端末装置 | |
| JPS62281624A (ja) | マルチフレ−ム方式 | |
| KR0155718B1 (ko) | 동기 데이타 발생장치 | |
| JP3133384B2 (ja) | マルチフレームの同期判別装置 | |
| JPS6261182B2 (ja) | ||
| JP2960250B2 (ja) | 通信制御装置における回線インタフェース回路 | |
| KR970009685B1 (ko) | 무선기지국의 특정신호 듀티싸이클 조정 회로 | |
| US5870440A (en) | Data-link processing equipment and apparatus for subscriber terminal office using same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040302 |