JPH10178190A

JPH10178190A - 半導体装置の製造方法

Info

Publication number: JPH10178190A
Application number: JP35357696A
Authority: JP
Inventors: Taku Marukawa; 卓丸川; Yasushi Yokoi; 靖横井; Teiji Yamamoto; 悌二山本
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1996-12-16
Filing date: 1996-12-16
Publication date: 1998-06-30

Abstract

(57)【要約】【課題】ショットキー電極とオーミック電極とを同時
に熱処理することにより、しきい値電圧等の諸特性を制
御し、良好なショットキー接合とオーミック特性を得
る。【解決手段】ＧａＡｓ基板１１のｎ⁺領域１５の上
に、Ａｕ−Ｇｅ系からなる金属を用いてソース電極１６
及びドレイン電極１７を形成する。ついで、蒸着法によ
り、能動層１３の上に、膜厚３００ÅのＰｔ、膜厚２０
０ÅのＭｏ、膜厚１０００ÅのＴｉ、膜厚５００ÅのＰ
ｔ、膜厚３５００ÅのＡｕからなるゲート電極２２を形
成する。この後、約４００℃の温度で１分間の熱処理を
行ない、ソース及びドレイン電極１６，１７を合金化し
てｎ⁺領域１５にオーミック接合させるとともに、ゲー
ト電極２２の最下層のＰｔ層をＧａＡｓへ拡散させて能
動層とショットキー接合させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関する。特に、高出力用のＧａＡｓＭＥＳＦＥＴ等
の電界効果トランジスタの製造方法に関する。

【０００２】

【従来の技術】Ｐｔによってゲート電極を形成し、その
ゲート電極に熱処理を施すことによってゲート電極を能
動層とショットキー接合させるＰｔ埋め込み型の電界効
果トランジスタは、所望のショットキー特性、電流値、
しきい値電圧、高い耐圧が得られ、非常に有効なデバイ
スである。

【０００３】図１は従来のＰｔ埋め込み型のＧａＡｓＭ
ＥＳＦＥＴ９の製造工程を示す断面図である。図１
（ａ）はゲート電極及びソース、ドレイン電極を形成す
る前の半絶縁性ＧａＡｓ基板１を示す図であって、Ｇａ
Ａｓ基板１の表面にはｎ型イオン注入層からなる能動層
２が形成され、その下にはｐ層３が形成されている。ま
た、能動層２及びｐ層３の両側には、それぞれｎ型イオ
ンを高濃度に注入されたｎ⁺領域（ソース領域、ドレイ
ン領域）４が形成されている。

【０００４】まず、このＧａＡｓ基板１のｎ⁺領域４の
上には、フォトリソグラフィ法により、図１（ｂ）に示
すように、ｎ⁺領域とオーミック接合するソース電極５
及びドレイン電極６を形成して合金化のための熱処理を
施す。ついで、能動層２の上面にゲート電極７となるＰ
ｔを真空蒸着法などによって堆積させる。この後、Ｈ2
ガス中において約４００℃で熱処理を施すと、Ｐｔが能
動層に拡散してＰｔとＧａＡｓが固相反応し、ＰｔＡｓ
やＰｔＧａ等を主とする金属化合物を形成する。このＰ
ｔＡｓやＰｔＧａ等からなる反応層８は良好なショット
キー接合となり、固相反応の進行に伴って接合位置はＧ
ａＡｓ中へ移動してゆき、図１（ｄ）のような埋め込み
型Ｐｔゲート電極７を備えたＧａＡｓＭＥＳＦＥＴ９が
形成される。

【０００５】

【発明が解決しようとする課題】上記のようなＧａＡｓ
ＭＥＳＦＥＴでは、ソース電極とドレイン電極（オーミ
ック電極）を形成して合金化のための熱処理をソース電
極とドレイン電極に施した後、能動層の上にＰｔからな
るゲート電極（ショットキー電極）を蒸着法などで形成
し、所望の電流値、しきい値電圧および高耐圧を得るた
め、ゲート電極に熱処理を施している。

【０００６】しかしながら、ゲート電極の熱処理は、約
４００℃程度で行なうことが多いので、既に熱処理によ
って合金化されているソース電極やドレイン電極がさら
に熱処理を受けることになってソース電極やドレイン電
極が劣化し、素子特性に影響を及ぼすという問題があっ
た。

【０００７】また、ソース及びドレイン電極よりも先に
ショットキー電極を形成して熱処理も施しておく場合に
は、オーミック電極の合金化プロセスにおいてゲート電
極の能動層への拡散も進み、ピンチオフ電圧等の諸特性
の制御が困難であり、素子特性が劣化するという問題が
あった。

【０００８】本発明は叙上の従来例の欠点に鑑みてなさ
れたものであり、その目的とするところは、ショットキ
ー電極とオーミック電極とを同時に熱処理することによ
り、しきい値電圧等の諸特性を制御し、良好なショット
キー接合とオーミック特性を得ることができるようにす
ることにある。

【０００９】

【発明の開示】本発明による半導体装置の製造方法は、
半導体基板の上に、少なくとも最下層がＰｔからなるシ
ョットキー電極と、オーミック電極とを形成した後、当
該ショットキー電極と当該オーミック電極とを同時に熱
処理することを特徴としている。

【００１０】本発明の方法によれば、オーミック電極と
ショットキー電極を同時に熱処理しているので、オーミ
ック電極の合金化とショットキー電極によるピンチオフ
電圧Ｖp等の特性の制御を同時に行なうことができ、半
導体装置の製造プロセスを簡略化できる。また、オーミ
ック電極のための熱処理とショットキー電極のための熱
処理とを別々に行なわないので、従来のように、オーミ
ック電極とショットキー電極のうち、一方の電極のため
の熱処理によって他方の電極が劣化したりすることがな
く、素子特性のばらつきを小さくして安定させることが
できる。また、素子の劣化や特性のばらつきが小さくな
るので、歩留りを向上させることができる。

【００１１】上記熱処理温度としては、３５０〜４５０
℃とすることが望ましい。オーミック電極は、３５０℃
より低い温度では良好なオーミック性を示さず、両電極
は、４５０℃以上では劣化が始まるためである。

【００１２】このような半導体装置としては、化合物半
導体を用いたものに適用することができ、なかでもＧａ
ＡｓＭＥＳＦＥＴに用いることができる。特に、最下層
のＰｔ層と能動層を反応させてショットキー接合を形成
するＰｔ埋め込み型の電界効果トランジスタに用いるこ
とによって高い効果を納めることができる。しかも、そ
の場合、熱処理によって最下層のＰｔ層を能動層と完全
に反応させておけば、素子特性のばらつきを小さくして
素子特性を安定させることができ、また、最下層のＰｔ
層の膜厚制御によって素子特性を容易に管理することが
できる。

【００１３】ゲート電極の構成としては、Ｐｔ層（熱処
理後には、反応層）の上にＭｏ層、その上にＴｉ層、そ
の上方にＡｕやＡｌ等の低抵抗金属層を形成したものが
望ましい。このような電極構成によれば、最下層のＰｔ
層を能動層と完全に反応させることによって良好なショ
ットキー接合を得ることができ、順バイアス下において
も良好な動作を行なわせることができる。さらに、低抵
抗金属層によってゲート抵抗を小さくすることができ
る。また、Ｍｏ層の働きによって、Ｐｔ層とＴｉ層との
相互拡散を防止し、また、Ｐｔ層が能動層と完全に反応
し終えた時点でゲート電極と能動層との反応を停止させ
ることができる。さらに、Ｍｏ層は膜ストレスが大きく
てＡｕ層やＡｌ層との密着性が悪いが、Ｍｏ層の上にＴ
ｉ層を形成することによってＭｏ層との密着性を良好に
することができる。

【００１４】

【発明の実施の形態】

（実施形態）図２（ａ）〜（ｈ）は本発明の一実施形態
によるＰｔ埋め込み型のＧａＡｓＭＥＳＦＥＴ（以下、
ＰｔゲートＦＥＴという）２４の製造工程を示す概略断
面図である。以下、図２に従って本発明の最適な実施形
態を説明する。まず、図２（ａ）に示すように、半絶縁
性ＧａＡｓ基板１１の表面にｐ型イオン、例えばＢｅ、
Ｍｇを加速エネルギー２００ｋｅＶ、注入イオン密度２
×１０¹²／cm²で注入してｐ層１２を形成する。つい
で、図２（ｂ）に示すように、ｎ型イオン、例えばＳｉ
を加速エネルギー１００ｋｅＶ、注入イオン密度５×１
０¹²／cm²で注入してｎ型能動層１３を形成する。

【００１５】つぎに、図２（ｃ）に示すように、ＧａＡ
ｓ基板１１の表面をフォトレジスト１４により覆い、フ
ォトリソグラフィによりソース領域及びドレイン領域を
形成しようとする領域においてフォトレジスト１４を開
口し、このフォトレジスト１４をマスクとし、マスク開
口を通して選択的にｎ型イオン、例えばＳｉを加速エネ
ルギー１８０ｋｅＶ、注入イオン密度１×１０¹³／cm²
で注入し、ｎ⁺領域１５（ソース領域、ドレイン領域）
を形成する。その後、図２（ｄ）に示すように、ｎ⁺領
域１５の上にＡｕ−Ｇｅ系からなる金属を用いてソース
電極１６及びドレイン電極１７を形成する。

【００１６】ついで、ＧａＡｓ基板１１の表面にレジス
ト膜１９を形成し、フォトリソグラフィを行ない、図２
（ｅ）に示すように、ゲート長に等しい幅を有し、逆テ
ーパ状をした開口２０をレジスト膜１９にあける。つい
で、リン酸系のエッチング液に浸漬してリセス１８を形
成する。

【００１７】この後、図２（ｆ）に示すように、蒸着法
により、レジスト膜１９の開口２０を通して能動層１３
の上に、膜厚３００ÅのＰｔ、膜厚２００ÅのＭｏ、膜
厚１０００ÅのＴｉ、膜厚５００ÅのＰｔ、膜厚３５０
０ÅのＡｕからなるゲート電極用金属層２１を順次堆積
させ、レジスト膜１９の上に堆積したＰｔ／Ｍｏ／Ｔｉ
／Ｐｔ／Ａｕからなるゲート電極用金属層２１をレジス
ト膜１９とともに剥離（リフトオフ）し、図２（ｇ）及
び図３に示すような、Ｐｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕか
らなるゲート電極２２を形成する。

【００１８】この後、約４００℃の温度で１分間の熱処
理を行ない、ソース及びドレイン電極１６，１７を合金
化してｎ⁺領域１５にオーミック接合させるとともに、
ゲート電極２２の最下層のＰｔ層をＧａＡｓへ拡散させ
て能動層とショットキー接合させる。

【００１９】図４（ａ）（ｂ）に模式的に示すように、
この熱処理によって、ゲート電極２２の最下層のＰｔが
ＧａＡｓ中へ拡散し、ＧａＡｓと固相反応して合金化
し、ＰｔＡｓやＰｔＧａ等の化合物からなる反応層２３
を生成し、ゲート電極２２を能動層１３とショットキー
接合させる。その結果、図２（ｈ）に示すように、反応
層（ＰｔＡｓ、ＰｔＧａ）／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕか
らなる、良好なショットキー接合のＰｔ埋め込み型のゲ
ート電極２２を備えたＰｔゲートＦＥＴ２４が形成され
る。

【００２０】（本実施形態の特徴）上記プロセスによっ
て製造されたＰｔゲートＦＥＴにあっては、ゲート電極
は、Ｐｔ（又は、反応層）／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕか
らなっている。このうち、最下層のＰｔ層は上記のよう
に能動層と反応し、ＰｔＡｓやＰｔＧａ等からなる反応
層を生成して埋め込み型のゲート電極を形成し、良好な
ショットキー接合を実現するものである。

【００２１】本発明の製造方法においては、ゲート電極
の最下層のＰｔ層は必ずしもすべてをＧａＡｓに拡散さ
せてＧａＡｓと完全に反応させる必要はないが、以下に
述べるように、完全にＧａＡｓと反応させるのが好まし
い。

【００２２】ＧａＡｓと反応していないＰｔ層が残って
いたり、Ｐｔ以外の金属がＧａＡｓ中に拡散してＧａＡ
ｓと反応したりすると、熱処理工程における熱や素子動
作時の熱によって反応層が変化し、素子特性がばらつい
たり、不安定になったり、劣化したりする。これに対
し、能動層の上に形成されたＰｔ層をＧａＡｓと完全に
反応させて反応層を形成すれば、ゲート電極形成後の後
工程において、ゲート電極の熱処理温度と同程度もしく
はそれ以上の熱処理温度におかれても、Ｐｔ層とＧａＡ
ｓとの反応はそれ以上進むことがなく、素子特性が変化
することがない。特に、素子のピンチオフ電圧が変動す
ることがない。同じように、素子動作時の発熱によって
も、ピンチオフ電圧等の素子特性が変化して不安定にな
る恐れがない。従って、最下層のＰｔ層はＧａＡｓと完
全に反応させることが望ましい。

【００２３】また、本発明の製造方法によれば、上記の
ようにソース及びドレイン電極とゲート電極とを同時に
熱処理することにより、ソース及びドレイン電極のオー
ミック合金化とショットキー接合によるピンチオフ電圧
Ｖp等の特性の制御を同時に行なうことができ、Ｐｔゲ
ートＦＥＴの製造プロセスを簡略化することができる。
また、熱処理工程が一度で済むので、従来のように、い
ったん合金化のための熱処理を施されたソース及びドレ
イン電極がショットキー電極の熱処理の際に劣化した
り、いったんＰｔ層の拡散及び反応のための熱処理を施
されたショットキー電極がオーミック電極の合金化の熱
処理のために劣化したりすることがなくなる。これによ
って、ＰｔゲートＦＥＴの素子特性のばらつきを小さく
して安定させることができ、また歩留りを向上させるこ
とができる。

【００２４】上記熱処理温度としては、３５０〜４５０
℃とすることが望ましい。ソース及びドレイン電極は、
３５０℃より低い温度では良好なオーミック性を示さ
ず、４５０℃以上では、各電極の劣化が始まるためであ
る。

【００２５】また、熱処理が良好に行なわれるようにす
るためには、ゲート電極の最下層のＰｔ層の膜厚や活性
層の構造などは、以下のようにするのが好ましい。

【００２６】（Ｐｔ層の膜厚）ここで、Ｐｔ層は熱処理
によって能動層と完全に反応させるためには、Ｐｔ層の
厚みは薄くする必要がある。試作によれば、Ｐｔ層の厚
みは、５００Å以下にすることが好ましい。特に、上記
実施形態においては、最適な値としてＰｔ層の厚みを２
５０Åにしている。Ｐｔ層の厚みが大きくなると、Ｐｔ
層を能動層と完全に反応させるための熱処理時間が長く
なるばかりでなく、Ｐｔ層の厚みが大きくなるに従って
同じピンチオフ電圧を実現する時、相互コンダクタンス
ｇmの立ち上がり急峻性も低下し、また膜厚が大きくな
るとＰｔ層の膜ストレスが増大してＧａＡｓ基板との密
着性も悪くなる。

【００２７】一方、Ｐｔ層の膜厚が１００Åよりも薄く
なると、現在の技術では、膜厚の制御が困難であると共
に、十分にＰｔの拡散が行なわれず、良好なショットキ
ー接合が得られなくなるので、Ｐｔ層の膜厚は１００Å
以上が好ましい。以上より、Ｐｔ層の膜厚は、１００〜
５００Åが望ましい。

【００２８】（Ｐｔ層の拡散深さ）Ｐｔ層を熱処理によ
り能動層へ完全に拡散させる場合には、ピンチオフ電圧
Ｖpを所望の値に制御することが重要である。ここで、
Ｐｔ層をその膜厚の２倍程度能動層へ拡散させ、反応層
の厚みがＰｔ層膜厚の２倍程度になるようにすると、反
応層が熱的に安定となって信頼性が増し、素子特性が安
定することが実験的に分かっている。

【００２９】（能動層の厚みとＰｔ層の膜厚との関係）
また、熱処理前における能動層の厚みは、その上のＰｔ
層の膜厚の２〜１０倍であることが好ましい。Ｐｔ層の
拡散深さはＰｔ層の膜厚の２倍程度が望ましいから、能
動層全体が反応層によって塞がれないようにするために
は、能動層の厚みはＰｔ層の膜厚の２倍以上必要とな
る。また、能動層の厚みがＰｔ層の膜厚の１０倍以上に
なると、相互コンダクタンスｇmの立ち上がりの急峻性
が低下して素子の特性が劣化する。

【００３０】（Ｍｏ層の働き）Ｍｏ層は、拡散バリア層
として働くものであって、Ｐｔ層を能動層と完全に反応
させることを確実ならしめ、かつ、他の金属と能動層と
の反応を阻止する。

【００３１】上記のように、製造ばらつきが小さく、安
定したＰｔゲートＦＥＴを作製するためには、Ｐｔ層が
能動層に完全に拡散して反応層を形成した時点でゲート
電極の能動層への拡散を停止させ、Ｐｔ以外の金属が能
動層に拡散しないようにする必要がある。まず、Ｍｏは
ＧａＡｓと反応しにくいので、図４（ｂ）に示すよう
に、Ｐｔ層が能動層と反応し、その反応層とＭｏ層とが
接触した時点でゲート電極と能動層との反応が停止す
る。また、Ｍｏは他の金属の拡散を阻止する拡散バリア
層として働くので、ＴｉやＡｕ等が能動層ないし反応層
へ拡散してピンチオフ電圧Ｖp等の素子特性を変化させ
るのを防止する。さらに、Ｍｏ層は最下層のＰｔがＴｉ
層へ拡散するのも防止するので、Ｐｔ層がＴｉ層へ拡散
してＧａＡｓに拡散する量が変動し、反応層の深さにば
らつきが生じるのを防止できる。従って、Ｐｔ層の上に
一定の厚さを有するＭｏ層を形成しておくことにより、
Ｐｔ層のみを能動層と完全に反応させるための工程制御
や処理時間管理などの要求精度も緩和される。

【００３２】このＭｏ層も、Ｐｔ層と同様、薄く形成さ
れており、上記実施例では、２００Åの膜厚となってい
る。Ｍｏ層は、膜ストレスが大きいため、ゲート長が短
い場合、厚い膜を作製すると密着性が悪くなる。そのた
めＭｏ層の厚みを薄くしている。

【００３３】また、Ｔｉ層は、この薄いＭｏ層の持つ拡
散防止効果を補助するためのもので、上層のＡｕ、Ａｌ
層のＰｔ／ＧａＡｓ反応層への拡散を抑制するためと、
Ｍｏ層と中間のＰｔ層との密着性を高めるのに必須であ
る。

【００３４】なお、このような拡散バリアとして働くも
のとしては、Ｗ、Ｔａ、Ｃｒ等が知られているので、Ｍ
ｏ層に代えて、Ｗ、Ｔａ、Ｃｒ等の金属を拡散バリア層
として用いてもよい。

【００３５】（その他の金属層）最上層のＡｕ層はゲー
ト電極の抵抗を小さくするための層であって、最も大き
な膜厚を有している。すなわち、上記実施例では、３５
００Åの膜厚としている。従って、このＡｕ層の代り
に、同じように比抵抗の小さなＡｌなどを用いてもよ
い。

【００３６】Ｔｉ層の上の中間Ｐｔ層は、ＴｉとＡｕの
反応を防ぐ、拡散バリアの働きをしている。Ｐｔの代り
にＣｒを用いてもよい。

【００３７】ゲート長が短い場合、厚いＭｏ膜を最下層
のＰｔ層の上に積むと密着性の問題などがあって、厚い
Ｍｏ膜を積むことが困難であり、逆に、Ｍｏ膜を薄くす
ると、Ｐｔ層とＴｉ層との相互拡散を阻止できなくな
る。そこで、上記ゲート構造においては、Ｍｏ膜を非常
に薄くすることによってＭｏ膜の成膜を容易にし、さら
に、中間Ｐｔ層やＴｉ層によっても相互拡散を防止する
と共に、特にＴｉ層はＭｏ層との密着性を高めるのに重
要である。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は、従来例のＰｔゲートＦＥＴ
の製造工程を示す概略断面図である。

【図２】（ａ）〜（ｈ）は、本発明の一実施例によるＰ
ｔゲートＦＥＴの製造工程を示す概略断面図である。

【図３】能動層の上に形成されたゲート電極を示す概略
拡大断面図である。

【図４】（ａ）（ｂ）は能動層の上のＰｔ層がＧａＡｓ
中に拡散して合金化するようすを模式的に示す図であ
る。

【符号の説明】

１１半絶縁性ＧａＡｓ基板１３能動層１６ソース電極１７ドレイン電極２２ゲート電極２３反応層

Claims

【特許請求の範囲】

【請求項１】半導体基板の上に、少なくとも最下層が
Ｐｔからなるショットキー電極と、オーミック電極とを
形成した後、当該ショットキー電極と当該オーミック電極とを同時に
熱処理することを特徴とする半導体装置の製造方法。
【請求項２】前記熱処理の温度は、３５０〜４５０℃
であることを特徴とする、請求項１に記載の半導体装置
の製造方法。
【請求項３】前記ショットキー電極は、前記Ｐｔ層の
上にＭｏ層を形成し、その上にＴｉ層を形成し、その上
方に低抵抗金属層を形成したものであることを特徴とす
る、請求項１に記載の半導体装置の製造方法。
【請求項４】前記最下層のＰｔ層のうち、能動層と接
している領域のＰｔを能動層と完全に反応させることを
特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項５】前記半導体基板は、化合物半導体基板で
あることを特徴とする、請求項１に記載の半導体装置の
製造方法。