JPH0543291B2 - - Google Patents
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- JPH0543291B2 JPH0543291B2 JP62254146A JP25414687A JPH0543291B2 JP H0543291 B2 JPH0543291 B2 JP H0543291B2 JP 62254146 A JP62254146 A JP 62254146A JP 25414687 A JP25414687 A JP 25414687A JP H0543291 B2 JPH0543291 B2 JP H0543291B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
- H10D30/051—Manufacture or treatment of FETs having PN junction gates
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/83—FETs having PN junction gate electrodes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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-
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/105—Masks, metal
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- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は−族の化合物半導体基板を用い
た接合型電界効果型の半導体装置の製造方法に関
する。
た接合型電界効果型の半導体装置の製造方法に関
する。
（従来の技術）
電界効果型の半導体装置いわゆるFETのうち、
−族の化合物半導体を基板として用いたもの
にGaAsFET等がある。このGaAsFETはシツト
キーバリヤ・ゲートを用いた、いわゆるMES型
のものがプロセスの簡便さから広く使用されてい
る。他方、接合型FET（以下、Ｊ−FETと称す
る）は、接合のバリヤハイトφBを1V以上と大き
くとることができ、ノーマリーオフ型としても十
分な動作余裕が得られることや、イオン注入によ
りＮチヤネル及びＰチヤネルの両構造のものが製
造可能であり、相補型回路構成が実現できるこ
と、等の利点がある。しかし、ゲート部の微細加
工がMES型のものに比較して困難であり、この
発展が今なお遅れている状況にある。
−族の化合物半導体を基板として用いたもの
にGaAsFET等がある。このGaAsFETはシツト
キーバリヤ・ゲートを用いた、いわゆるMES型
のものがプロセスの簡便さから広く使用されてい
る。他方、接合型FET（以下、Ｊ−FETと称す
る）は、接合のバリヤハイトφBを1V以上と大き
くとることができ、ノーマリーオフ型としても十
分な動作余裕が得られることや、イオン注入によ
りＮチヤネル及びＰチヤネルの両構造のものが製
造可能であり、相補型回路構成が実現できるこ
と、等の利点がある。しかし、ゲート部の微細加
工がMES型のものに比較して困難であり、この
発展が今なお遅れている状況にある。
ところで、Ｊ−FETはゲート領域の形成方法
によつて、拡散接合型、イオン注入接合型、エピ
タキシヤル成長接合型等、種々の形式のものがあ
るが、いずれのものもゲート電極の取り出しが問
題になつている。すなわち、従来ではゲート領域
を形成した後、この上にマスク合せによつてゲー
ト電極を位置合せし、リフトオフ法あるいはエツ
チング法で形成する方法や、ゲート領域上にはゲ
ート電極を直接設けず、ゲート領域と導通した一
部の領域を介してゲート電極とコンタクトをとる
方法がある。
によつて、拡散接合型、イオン注入接合型、エピ
タキシヤル成長接合型等、種々の形式のものがあ
るが、いずれのものもゲート電極の取り出しが問
題になつている。すなわち、従来ではゲート領域
を形成した後、この上にマスク合せによつてゲー
ト電極を位置合せし、リフトオフ法あるいはエツ
チング法で形成する方法や、ゲート領域上にはゲ
ート電極を直接設けず、ゲート領域と導通した一
部の領域を介してゲート電極とコンタクトをとる
方法がある。
ところで、ゲート領域は微小領域である。その
理由は、素子の性能因子としての相互コンダクタ
ンスｇｍはＷ（チヤネル幅）／Ｌ（チヤネル長）に
比例するため、ｇｍの値を小さくするにはＷが細
く、かつＬが長くならざるを得ない。問題はこの
1μｍ〜2μｍ程度の微小領域上にゲート電極を位
置決めするには、マスク合せの精度を高く見積も
つても歩留り等の量産性の観点からして実施は不
可能である。
理由は、素子の性能因子としての相互コンダクタ
ンスｇｍはＷ（チヤネル幅）／Ｌ（チヤネル長）に
比例するため、ｇｍの値を小さくするにはＷが細
く、かつＬが長くならざるを得ない。問題はこの
1μｍ〜2μｍ程度の微小領域上にゲート電極を位
置決めするには、マスク合せの精度を高く見積も
つても歩留り等の量産性の観点からして実施は不
可能である。
また、ゲート領域と導通した一部領域を介する
方法は、ゲートの引き回しが半導層相でなされる
ことになり、金属配線に比べて約１〜２桁だけゲ
ート抵抗が増大する。従つて、このような方法
は、低周波用FETでは影響は小さいが、高周波
になるに従い素子の性能である雑音指数（NF）
や利得が低下するため、主に高周波の用途では好
ましくない。
方法は、ゲートの引き回しが半導層相でなされる
ことになり、金属配線に比べて約１〜２桁だけゲ
ート抵抗が増大する。従つて、このような方法
は、低周波用FETでは影響は小さいが、高周波
になるに従い素子の性能である雑音指数（NF）
や利得が低下するため、主に高周波の用途では好
ましくない。
（発明が解決しようとする問題点）
このように従来の製造方法において、ゲート領
域に対してゲート電極を位置決めする方法は歩留
り等の量産性の観点からして実施は不可能であ
り、ゲート領域と導通した一部領域を介する他の
方法では性能が劣化し、高周波用途には使用でき
ないという問題がある。
域に対してゲート電極を位置決めする方法は歩留
り等の量産性の観点からして実施は不可能であ
り、ゲート領域と導通した一部領域を介する他の
方法では性能が劣化し、高周波用途には使用でき
ないという問題がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、微小寸法のゲート領
域に対してゲート電極を高精度に位置決めするこ
とができ、かつ高周波用途に適したものを製造す
ることができる半導体装置の製造方法を提供する
ことにある。
たものであり、その目的は、微小寸法のゲート領
域に対してゲート電極を高精度に位置決めするこ
とができ、かつ高周波用途に適したものを製造す
ることができる半導体装置の製造方法を提供する
ことにある。
［発明の構成］
（問題点を解決するための手段）
この発明の半導体装置の製造方法は、化合物半
導体基板に不純物イオンを注入してその表面に第
１導電型の第１イオン注入層を形成する工程と、
上記基板の全面に第１絶縁膜を形成する工程と、
一部に第１の開口部を有する第２絶縁膜を上記第
１絶縁膜上に形成する工程と、上記第２絶縁膜を
マスクとして用いた選択蝕刻法により上記第１絶
縁膜に第２の開口部を形成する工程と、上記第２
絶縁膜の第１の開口部を通じて不純物イオンを上
記第１イオン注入層に注入しその表面に第２導電
型の第２イオン注入層を形成する工程と、上記第
２絶縁膜を残した状態で少なくとも最下層が高融
点金属層もしくは高融点金属を含む層からなる導
電体層を堆積する工程と、上記第２絶縁膜を除去
することによりその表面上の導電体層を除去し第
２絶縁膜の第１の開口部を通じて基板の露出面上
に堆積された導電体層のみを残して表面電極を形
成する工程と、アニール処理を行なつて上記第
１、第２イオン注入層を活性化する工程とから構
成されている。
導体基板に不純物イオンを注入してその表面に第
１導電型の第１イオン注入層を形成する工程と、
上記基板の全面に第１絶縁膜を形成する工程と、
一部に第１の開口部を有する第２絶縁膜を上記第
１絶縁膜上に形成する工程と、上記第２絶縁膜を
マスクとして用いた選択蝕刻法により上記第１絶
縁膜に第２の開口部を形成する工程と、上記第２
絶縁膜の第１の開口部を通じて不純物イオンを上
記第１イオン注入層に注入しその表面に第２導電
型の第２イオン注入層を形成する工程と、上記第
２絶縁膜を残した状態で少なくとも最下層が高融
点金属層もしくは高融点金属を含む層からなる導
電体層を堆積する工程と、上記第２絶縁膜を除去
することによりその表面上の導電体層を除去し第
２絶縁膜の第１の開口部を通じて基板の露出面上
に堆積された導電体層のみを残して表面電極を形
成する工程と、アニール処理を行なつて上記第
１、第２イオン注入層を活性化する工程とから構
成されている。
さらにこの半導体装置の製造方法は、化合物半
導体基板上に第１導電型の半導体領域を形成する
工程と、一部に開口部を有する絶縁膜を上記半導
体領域上に形成する工程と、上記絶縁膜をマスク
として用いた選択蝕刻法により上記半導体領域の
表面に溝を形成する工程と、上記絶縁膜の開口部
を通じて不純物イオンを上記溝内に注入し半導体
領域の表面に第２導電型のイオン注入層を形成す
る工程と、上記絶縁膜を残した状態で少なくとも
最下層が高融点金属層もしくは高融点金属を含む
層からなる導電体層を堆積する工程と、上記絶縁
膜を除去することによりその表面上の導電体層を
除去し、上記絶縁膜の開口部を通じて半導体領域
の表面上に堆積された導電体層のみを残して表面
電極を形成する工程と、アニール処理を行なつて
上記イオン注入層を活性化する工程とから構成さ
れている。
導体基板上に第１導電型の半導体領域を形成する
工程と、一部に開口部を有する絶縁膜を上記半導
体領域上に形成する工程と、上記絶縁膜をマスク
として用いた選択蝕刻法により上記半導体領域の
表面に溝を形成する工程と、上記絶縁膜の開口部
を通じて不純物イオンを上記溝内に注入し半導体
領域の表面に第２導電型のイオン注入層を形成す
る工程と、上記絶縁膜を残した状態で少なくとも
最下層が高融点金属層もしくは高融点金属を含む
層からなる導電体層を堆積する工程と、上記絶縁
膜を除去することによりその表面上の導電体層を
除去し、上記絶縁膜の開口部を通じて半導体領域
の表面上に堆積された導電体層のみを残して表面
電極を形成する工程と、アニール処理を行なつて
上記イオン注入層を活性化する工程とから構成さ
れている。
（作用）
この発明の方法では、ゲート領域形成のための
イオン注入用のマスクとして使用する絶縁膜をゲ
ート電極材料堆積用のマスクとしても使用するこ
とにより、ゲート領域に対してゲート電極が自己
整合的に形成される。
イオン注入用のマスクとして使用する絶縁膜をゲ
ート電極材料堆積用のマスクとしても使用するこ
とにより、ゲート領域に対してゲート電極が自己
整合的に形成される。
（実施例）
以下、図面を参照してこの発明を実施例により
説明する。
説明する。
第１図ａ乃至ｆは、この発明の前提となるイオ
ン注入接合型のＪ−FETの製造方法の各工程を
順次示す断面図である。
ン注入接合型のＪ−FETの製造方法の各工程を
順次示す断面図である。
まず、GaAs基板１０にSiを選択的にイオン注
入する。このとき、ソース、ドレイン形成予定領
域には、イオンの加速電圧Vacを180KeV、ドー
ズ量Qdを５×1013／cm2の条件でイオン注入を行
なつてイオン注入層１１及び１２を形成する。ま
た、チヤネル形成予定領域には、イオンの加速電
圧Vacを100KeV、ドーズ量Qdを３×1012／cm2の
条件でイオン注入を行なつてイオン注入層１３を
形成する（第１図ａ）。
入する。このとき、ソース、ドレイン形成予定領
域には、イオンの加速電圧Vacを180KeV、ドー
ズ量Qdを５×1013／cm2の条件でイオン注入を行
なつてイオン注入層１１及び１２を形成する。ま
た、チヤネル形成予定領域には、イオンの加速電
圧Vacを100KeV、ドーズ量Qdを３×1012／cm2の
条件でイオン注入を行なつてイオン注入層１３を
形成する（第１図ａ）。
次に全面にCVD（化学的気相成長法法）によつ
てSiO2膜１４を5000Åの厚みに形成し、その上
にゲート領域に対応した箇所に開口部１５を有す
るフオトレジスト膜１６を形成する。続いて、こ
のフオトレジスト膜１６をマスクに用いて上記
SiO2膜１４をNH4F溶液を用いた等方性エツチン
グ技術によつてエツチングし、SiO2膜１４に開
口部１７を形成する。この後、上記開口部１５及
び１７を通じてイオン注入層１３の表面にZnを
加速電圧Vacが80KeV、ドーズ量Qdが１×
1015／cm2の条件でイオン注入し、イオン注入層１
８を形成する（第１図ｂ）。
てSiO2膜１４を5000Åの厚みに形成し、その上
にゲート領域に対応した箇所に開口部１５を有す
るフオトレジスト膜１６を形成する。続いて、こ
のフオトレジスト膜１６をマスクに用いて上記
SiO2膜１４をNH4F溶液を用いた等方性エツチン
グ技術によつてエツチングし、SiO2膜１４に開
口部１７を形成する。この後、上記開口部１５及
び１７を通じてイオン注入層１３の表面にZnを
加速電圧Vacが80KeV、ドーズ量Qdが１×
1015／cm2の条件でイオン注入し、イオン注入層１
８を形成する（第１図ｂ）。
次にゲート電極形成用の金属として第１層に
1000Åの厚みのTiW層を、第２層に5000Åの厚
みのAu層をそれぞれArガス雰囲気中のスパツタ
リング法により堆積して導電体層１９を形成す
る。このとき、SiO2膜１４に形成された開口部
１７を通じてイオン注入層１３の表面にも導電体
層１９Ａが形成される（第１図ｃ）。なお、この
導電体層１９としては、この後のアニールによつ
てもゲート領域とのオーミツク接触が劣化しない
ような材料であればよく、他にTiW層、WN層、
WSi層等からなる高融点金属を含む層やWN層と
Au層の二層構造等、GaAs基板１０と接触する層
が高融点金属からなる構造が使用できる。
1000Åの厚みのTiW層を、第２層に5000Åの厚
みのAu層をそれぞれArガス雰囲気中のスパツタ
リング法により堆積して導電体層１９を形成す
る。このとき、SiO2膜１４に形成された開口部
１７を通じてイオン注入層１３の表面にも導電体
層１９Ａが形成される（第１図ｃ）。なお、この
導電体層１９としては、この後のアニールによつ
てもゲート領域とのオーミツク接触が劣化しない
ような材料であればよく、他にTiW層、WN層、
WSi層等からなる高融点金属を含む層やWN層と
Au層の二層構造等、GaAs基板１０と接触する層
が高融点金属からなる構造が使用できる。
次に上記フオトレジスト膜１６を除去すること
によりその表面に形成された導電体層１９も同時
に除去する。すなわち、いわゆるリフトオフによ
つて導電体層１９を除去することによつてイオン
注入層１３の表面に形成された導電体層１９Ａの
みを残し、ゲート電極２０を形成する。（第１図
ｄ）。
によりその表面に形成された導電体層１９も同時
に除去する。すなわち、いわゆるリフトオフによ
つて導電体層１９を除去することによつてイオン
注入層１３の表面に形成された導電体層１９Ａの
みを残し、ゲート電極２０を形成する。（第１図
ｄ）。
次に上記SiO2膜１４を除去した後、CVDによ
り全面にPSG膜２１を5000Åの厚さで形成し、
しかる後、Arガス雰囲気中で800℃、15分のアニ
ール処理を行ない、既にイオン注入した不純物を
活性化してN+型のソース、ドレイン領域２２，
２３、Ｎ型のチヤネル領域２４及びＰ型のゲート
領域２５をそれぞれ形成する（第１図ｅ）。これ
と同時にゲート電極２０がゲート領域２５の表面
に対してオーミツク接触し、ゲート構造が完成す
る。
り全面にPSG膜２１を5000Åの厚さで形成し、
しかる後、Arガス雰囲気中で800℃、15分のアニ
ール処理を行ない、既にイオン注入した不純物を
活性化してN+型のソース、ドレイン領域２２，
２３、Ｎ型のチヤネル領域２４及びＰ型のゲート
領域２５をそれぞれ形成する（第１図ｅ）。これ
と同時にゲート電極２０がゲート領域２５の表面
に対してオーミツク接触し、ゲート構造が完成す
る。
最後に、第１層がGeを５％含む2000Åの厚み
のAuGe膜及び第２層が1000Åの厚みのソース電
極２６及びドレイン電極２７を例えばリフトオフ
法によつて形成し、この後、400℃で３分間のア
ロイ化を行なつてオーミツク接触を図り、所望の
Ｊ−FET構造が完成する（第１図ｆ）。
のAuGe膜及び第２層が1000Åの厚みのソース電
極２６及びドレイン電極２７を例えばリフトオフ
法によつて形成し、この後、400℃で３分間のア
ロイ化を行なつてオーミツク接触を図り、所望の
Ｊ−FET構造が完成する（第１図ｆ）。
このような方法によつて製造されるFETでは、
ゲート領域２５上にゲート電極２０が直接接触す
ることになるので、ゲート抵抗を十分に低減する
ことができ、高周波における雑音指数や利得を損
うことがない。また、Ｐ型のゲート領域２５とゲ
ート電極２０とはフオトレジスト膜１６の同じ開
口部１５を通じてイオン注入もしくはスパツタリ
ングが行なわれることによつて形成され、両者は
自己整合的に位置合せが行なわれる。このため、
ゲート領域２５を微小寸法で形成しても、歩留り
を落さずにゲート電極２０を配置することができ
る。
ゲート領域２５上にゲート電極２０が直接接触す
ることになるので、ゲート抵抗を十分に低減する
ことができ、高周波における雑音指数や利得を損
うことがない。また、Ｐ型のゲート領域２５とゲ
ート電極２０とはフオトレジスト膜１６の同じ開
口部１５を通じてイオン注入もしくはスパツタリ
ングが行なわれることによつて形成され、両者は
自己整合的に位置合せが行なわれる。このため、
ゲート領域２５を微小寸法で形成しても、歩留り
を落さずにゲート電極２０を配置することができ
る。
ところで、上記実施例の方法ではゲート電極２
０を形成した後にアニール処理を行なつてN+型
のソース、ドレイン領域２２，２３、Ｎ型のチヤ
ネル領域２４及びＰ型のゲート領域２５を形成し
ている。そして、イオン注入層１８の活性化の際
にゲート領域２５は横方向に伸びるため、ゲート
電極２０がチヤネル領域２４と接触する恐れはほ
とんどない。しかしながら、イオン注入される不
純物は基板１０に対してほぼ垂直に入射するが、
スパツタリング法によるゲート電極材料はプラネ
タリーの設定角度に振られるので、極めて希では
あるがゲート電極２０がチヤネル領域２４と接触
することも考えられる。
０を形成した後にアニール処理を行なつてN+型
のソース、ドレイン領域２２，２３、Ｎ型のチヤ
ネル領域２４及びＰ型のゲート領域２５を形成し
ている。そして、イオン注入層１８の活性化の際
にゲート領域２５は横方向に伸びるため、ゲート
電極２０がチヤネル領域２４と接触する恐れはほ
とんどない。しかしながら、イオン注入される不
純物は基板１０に対してほぼ垂直に入射するが、
スパツタリング法によるゲート電極材料はプラネ
タリーの設定角度に振られるので、極めて希では
あるがゲート電極２０がチヤネル領域２４と接触
することも考えられる。
第２図ａないしｃは、上記のようなゲート電極
２０とチヤネル領域２４との接触を防止できるよ
うにしたこの発明の一実施例による方法の工程を
順次示す断面図である。この実施例の方法では、
前記第１図ａからｃの工程までは同様である。そ
の後、リフトオフによつて導電体層１９を除去
し、導電体層１９Ａのみを残してゲート電極２０
を形成する。続いて、前記SiO2膜１４及びゲー
ト電極２０をマスクにして再びZnを加速電圧
Vacが80KeV、ドーズ量Qdが１×1015／cm2の条
件でイオン注入することにより、寸法が拡大され
たイオン注入層１８を形成する（第２図ａ）。
２０とチヤネル領域２４との接触を防止できるよ
うにしたこの発明の一実施例による方法の工程を
順次示す断面図である。この実施例の方法では、
前記第１図ａからｃの工程までは同様である。そ
の後、リフトオフによつて導電体層１９を除去
し、導電体層１９Ａのみを残してゲート電極２０
を形成する。続いて、前記SiO2膜１４及びゲー
ト電極２０をマスクにして再びZnを加速電圧
Vacが80KeV、ドーズ量Qdが１×1015／cm2の条
件でイオン注入することにより、寸法が拡大され
たイオン注入層１８を形成する（第２図ａ）。
この後は第１図の場合と同様、まず、CVDに
より全面にPSG膜２１を5000Åの厚さで形成し、
しかる後、Arガス雰囲気中で800℃、15分のアニ
ール処理を行ない、既にイオン注入した不純物を
活性化してN+型のソース、ドレイン領域２２，
２３、Ｎ型のチヤネル領域２４及びＰ型のゲート
領域２５をそれぞれ形成する（第２図ｂ）。続い
て、ソース電極２６及びドレイン電極２７を形成
し、この後にアロイ化を行なつてオーミツク接触
を図り、所望のＪ−FET構造が完成する（第２
図ｃ）。
より全面にPSG膜２１を5000Åの厚さで形成し、
しかる後、Arガス雰囲気中で800℃、15分のアニ
ール処理を行ない、既にイオン注入した不純物を
活性化してN+型のソース、ドレイン領域２２，
２３、Ｎ型のチヤネル領域２４及びＰ型のゲート
領域２５をそれぞれ形成する（第２図ｂ）。続い
て、ソース電極２６及びドレイン電極２７を形成
し、この後にアロイ化を行なつてオーミツク接触
を図り、所望のＪ−FET構造が完成する（第２
図ｃ）。
このような方法によれば、ゲート電極２０に対
しゲート領域２５が横方向に広がつて形成される
ため、ゲート電極２０とチヤネル領域２４との接
触が防止できる。
しゲート領域２５が横方向に広がつて形成される
ため、ゲート電極２０とチヤネル領域２４との接
触が防止できる。
第３図ａないしｅは、エピタキシヤル成長接合
型のＪ−FETの製造方法の各工程を順次示す断
面図である。
型のＪ−FETの製造方法の各工程を順次示す断
面図である。
まず、GaAs基板３０上にエピタキシヤル成長
法によつてＮ型のGaAs半導体領域３１を形成す
る。次に、その上にゲート領域に対応した箇所に
開口部３２を有するフオトレジスト膜３３を形成
し、続いて、このフオトレジスト膜３３をマスク
に用いて上記Ｎ型GaAs半導体領域３１をエツチ
ングし、目的とする闘値に対応した深さの溝３４
を形成する。このときのエツチングは、例えばリ
ン酸が３、過酸化水溶液が１、純水が50の容積比
のエツチング溶液を用いて行なう（第３図ａ）。
法によつてＮ型のGaAs半導体領域３１を形成す
る。次に、その上にゲート領域に対応した箇所に
開口部３２を有するフオトレジスト膜３３を形成
し、続いて、このフオトレジスト膜３３をマスク
に用いて上記Ｎ型GaAs半導体領域３１をエツチ
ングし、目的とする闘値に対応した深さの溝３４
を形成する。このときのエツチングは、例えばリ
ン酸が３、過酸化水溶液が１、純水が50の容積比
のエツチング溶液を用いて行なう（第３図ａ）。
この後、上記フオトレジスト膜３３の開口部３
２を通じて溝３４の底部に対応したＮ型GaAs半
導体領域３１にZnを加速電圧Vacが80KeV、ド
ーズ量Qdが１×1015／cm2の条件でイオン注入し、
イオン注入層３５を形成する（第３図ｂ）。
２を通じて溝３４の底部に対応したＮ型GaAs半
導体領域３１にZnを加速電圧Vacが80KeV、ド
ーズ量Qdが１×1015／cm2の条件でイオン注入し、
イオン注入層３５を形成する（第３図ｂ）。
次にゲート電極形成用の金属として第１層に
1000Åの厚みのTiW層を、第２層に5000Åの厚
みのAu層をそれぞれArガス雰囲気中のスパツタ
リング法により堆積して導電体層３６を形成す
る。このとき、フオトレジスト膜３３に形成され
た開口部３２を通じてイオン注入層３５の表面に
も導電体層３６Ａが形成される（第３図ｃ）。な
お、第１図の実施例の場合と同様、この導電体層
３６としてはこの後のアニールによつてもゲート
領域とのオーミツク接触が劣化しないような材料
であればよく、他にTiW層、WN層、WSi層等か
らなる高融点金属を含む層やWN層とAu層の二
層構造等、Ｎ型GaAs半導体領域３１と接触する
層が高融点金属からなる構造が使用できる。
1000Åの厚みのTiW層を、第２層に5000Åの厚
みのAu層をそれぞれArガス雰囲気中のスパツタ
リング法により堆積して導電体層３６を形成す
る。このとき、フオトレジスト膜３３に形成され
た開口部３２を通じてイオン注入層３５の表面に
も導電体層３６Ａが形成される（第３図ｃ）。な
お、第１図の実施例の場合と同様、この導電体層
３６としてはこの後のアニールによつてもゲート
領域とのオーミツク接触が劣化しないような材料
であればよく、他にTiW層、WN層、WSi層等か
らなる高融点金属を含む層やWN層とAu層の二
層構造等、Ｎ型GaAs半導体領域３１と接触する
層が高融点金属からなる構造が使用できる。
次に上記フオトレジスト膜３３を除去すること
により、その表面に形成された導電体層３６を同
時に除去する。すなわち、いわゆるリフトオフに
よつて導電体層３６を除去し、これによりＮ型
GaAs半導体領域３１の表面に形成された導電体
層３６Ａのみを残すことによつてゲート電極３７
を形成する。この後、CVDにより全面にPSG膜
３８を5000Åの厚さで形成し、しかる後、Arガ
ス雰囲気中で800℃、15分のアニール処理を行な
い、既にイオン注入した不純物を活性化してＰ型
のゲート領域３９を形成する（第３図ｄ）。これ
と同時にゲート電極３７がゲート領域３９の表面
に対してオーミツク接触し、ゲート構造が完成す
る。
により、その表面に形成された導電体層３６を同
時に除去する。すなわち、いわゆるリフトオフに
よつて導電体層３６を除去し、これによりＮ型
GaAs半導体領域３１の表面に形成された導電体
層３６Ａのみを残すことによつてゲート電極３７
を形成する。この後、CVDにより全面にPSG膜
３８を5000Åの厚さで形成し、しかる後、Arガ
ス雰囲気中で800℃、15分のアニール処理を行な
い、既にイオン注入した不純物を活性化してＰ型
のゲート領域３９を形成する（第３図ｄ）。これ
と同時にゲート電極３７がゲート領域３９の表面
に対してオーミツク接触し、ゲート構造が完成す
る。
最後に、第１層がGeを５％含む2000Åの厚み
のAuGe膜及び第２層が1000Åの厚みのソース電
極４０及びドレイン電極４１を例えばリフトオフ
法によつて形成し、この後、400℃で３分間のア
ロイ化を行なつてオーミツク接触を図り、所望の
Ｊ−FET構造が完成する（第３図ｅ）。
のAuGe膜及び第２層が1000Åの厚みのソース電
極４０及びドレイン電極４１を例えばリフトオフ
法によつて形成し、この後、400℃で３分間のア
ロイ化を行なつてオーミツク接触を図り、所望の
Ｊ−FET構造が完成する（第３図ｅ）。
このような方法によつて製造されるFETでも、
ゲート領域３９上にゲート電極３７が直接接触す
ることになるので、ゲート抵抗を十分に低減する
ことができ、高周波における雑音指数や利得を損
うことがない。また、Ｐ型のゲート領域３９とゲ
ート電極３７とはフオトレジスト膜３３の同じ開
口部３２を通じてイオン注入もしくはスパツタリ
ングが行なわれることによつて形成され、両者は
自己整合的に位置合せが行なわれる。このため、
ゲート領域３９を微小寸法で形成しても、歩留り
を落とさずにゲート電極３７を配置すことができ
る。
ゲート領域３９上にゲート電極３７が直接接触す
ることになるので、ゲート抵抗を十分に低減する
ことができ、高周波における雑音指数や利得を損
うことがない。また、Ｐ型のゲート領域３９とゲ
ート電極３７とはフオトレジスト膜３３の同じ開
口部３２を通じてイオン注入もしくはスパツタリ
ングが行なわれることによつて形成され、両者は
自己整合的に位置合せが行なわれる。このため、
ゲート領域３９を微小寸法で形成しても、歩留り
を落とさずにゲート電極３７を配置すことができ
る。
［発明の効果］
以上説明したようにこの発明の方法によれば、
微小寸法のゲート領域に対してゲート電極を高精
度に位置決めすることができ、かつ高周波用途に
適したものを製造することができる。
微小寸法のゲート領域に対してゲート電極を高精
度に位置決めすることができ、かつ高周波用途に
適したものを製造することができる。
第１図ａ乃至ｆは、この発明の前提となるイオ
ン注入接合型のＪ−FETの製造方法の各工程を
順次示す断面図、第２図ａ乃至ｃはこの発明の一
実施例の方法による工程を順次示す断面図、第３
図ａ乃至ｅは、エピタキシヤル成長接合型のＪ−
FETの製造方法の各工程を順次示す断面図であ
る。 １０，３０……GaAs基板、１１，１２，１
３，１８，３５……イオン注入層、１４……
SiO2膜、１５，１７，３２……開口部、１６，
３３……フオトレジスト膜、１７……開口部、１
９，３６……導電体層、２０，３７……ゲート電
極、２１，３８……PSG膜、２２……ソース領
域、２３……ドレイン領域、２４……チヤネル領
域、２５，３９……ゲート領域、２６，４０……
ソース電極、２７，４１……ドレイン電極、３１
……GaAs半導体領域、３４……溝。
ン注入接合型のＪ−FETの製造方法の各工程を
順次示す断面図、第２図ａ乃至ｃはこの発明の一
実施例の方法による工程を順次示す断面図、第３
図ａ乃至ｅは、エピタキシヤル成長接合型のＪ−
FETの製造方法の各工程を順次示す断面図であ
る。 １０，３０……GaAs基板、１１，１２，１
３，１８，３５……イオン注入層、１４……
SiO2膜、１５，１７，３２……開口部、１６，
３３……フオトレジスト膜、１７……開口部、１
９，３６……導電体層、２０，３７……ゲート電
極、２１，３８……PSG膜、２２……ソース領
域、２３……ドレイン領域、２４……チヤネル領
域、２５，３９……ゲート領域、２６，４０……
ソース電極、２７，４１……ドレイン電極、３１
……GaAs半導体領域、３４……溝。
Claims (1)
- 【特許請求の範囲】 １ 化合物半導体基板に不純物イオンを注入して
その表面にチヤネル領域を含む第１導電型の第１
のイオン注入層を形成する工程と、 上記基板の全面に第１絶縁膜を形成する工程
と、 一部に第１の開口部を有する第２絶縁膜を上記
第１絶縁膜上に形成する工程と、 上記第２絶縁膜をマスクとして用いた選択蝕刻
法により、上記第１絶縁膜に第１の開口部より大
きな第２の開口部を形成する工程と、 上記第２絶縁膜の第１の開口部を通じて不純物
イオンを上記第１イオン注入層に注入し、その表
面に第２導電型の第２イオン注入層を形成する工
程と、 上記第２絶縁膜を残した状態で少なくとも最下
層が高融点金属層もしくは高融点金属を含む層か
らなる導電体層を堆積する工程と、 上記第２絶縁膜を除去することにより、その表
面上の導電体層を除去し、第２絶縁膜の第１の開
口部を通じて基板の露出面上に堆積された導電体
層のみを残して表面電極層を形成する工程と、 前記表面電極及び前記第１絶縁膜をマスクとし
て第２導電型の不純物イオンを前記第１イオン注
入層内に注入しゲート領域を形成する工程と、 を具備したことを特徴とする半導体装置の製造方
法。 ２ 前記第１絶縁膜に第２の開口部を形成する工
程が等方性蝕刻法により行われる特許請求の範囲
第１項に記載の半導体装置の製造方法。 ３ 前記導電体層を堆積する工程がスパツタリン
グ法により行われる特許請求の範囲第１項に記載
の半導体装置の製造方法。 ４ 前記化合物半導体基板が−族化合物半導
体基板である特許請求の範囲第１項に記載の半導
体装置の製造方法。 ５ 前記第２絶縁膜が感光性樹脂膜である特許請
求の範囲第１項に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62254146A JPH0195564A (ja) | 1987-10-08 | 1987-10-08 | 半導体装置の製造方法 |
| US07/253,171 US4895811A (en) | 1987-10-08 | 1988-10-04 | Method of manufacturing semiconductor device |
| EP88116670A EP0311109B1 (en) | 1987-10-08 | 1988-10-07 | Method of manufacturing a field-effect transistor having a junction gate |
| DE3886871T DE3886871T2 (de) | 1987-10-08 | 1988-10-07 | Verfahren zur Herstellung eines Feldeffekttransistors mit Übergangsgatter. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62254146A JPH0195564A (ja) | 1987-10-08 | 1987-10-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0195564A JPH0195564A (ja) | 1989-04-13 |
| JPH0543291B2 true JPH0543291B2 (ja) | 1993-07-01 |
Family
ID=17260862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62254146A Granted JPH0195564A (ja) | 1987-10-08 | 1987-10-08 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4895811A (ja) |
| EP (1) | EP0311109B1 (ja) |
| JP (1) | JPH0195564A (ja) |
| DE (1) | DE3886871T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5273937A (en) * | 1988-01-08 | 1993-12-28 | Kabushiki Kaisha Toshiba | Metal semiconductor device and method for producing the same |
| US5011785A (en) * | 1990-10-30 | 1991-04-30 | The United States Of America As Represented By The Secretary Of The Navy | Insulator assisted self-aligned gate junction |
| DE4113969A1 (de) * | 1991-04-29 | 1992-11-05 | Telefunken Electronic Gmbh | Verfahren zur herstellung von ohmschen kontakten fuer verbindungshalbleiter |
| US5536677A (en) * | 1994-12-01 | 1996-07-16 | Motorola, Inc. | Method of forming conductive bumps on a semiconductor device using a double mask structure |
| US6609652B2 (en) * | 1997-05-27 | 2003-08-26 | Spheretek, Llc | Ball bumping substrates, particuarly wafers |
| US6051856A (en) * | 1997-09-30 | 2000-04-18 | Samsung Electronics Co., Ltd. | Voltage-controlled resistor utilizing bootstrap gate FET |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2824026A1 (de) * | 1978-06-01 | 1979-12-20 | Licentia Gmbh | Verfahren zum herstellen eines sperrschicht-feldeffekttransistors |
| JPS57178376A (en) * | 1981-04-27 | 1982-11-02 | Sumitomo Electric Ind Ltd | Junction type field-effect transistor |
| JPS57178374A (en) * | 1981-04-27 | 1982-11-02 | Sumitomo Electric Ind Ltd | Junction type field-efect transistor and its manufacture |
| DE3150412A1 (de) * | 1981-12-19 | 1983-07-14 | Drägerwerk AG, 2400 Lübeck | Notatemschutzgeraet |
| JPS58143586A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPS58145158A (ja) * | 1982-02-23 | 1983-08-29 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
| US4561169A (en) * | 1982-07-30 | 1985-12-31 | Hitachi, Ltd. | Method of manufacturing semiconductor device utilizing multilayer mask |
| JPS61163664A (ja) * | 1985-01-11 | 1986-07-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS61177780A (ja) * | 1985-02-01 | 1986-08-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| FR2579827B1 (fr) * | 1985-04-01 | 1987-05-15 | Thomson Csf | Procede de realisation d'un transistor a effet de champ a metallisation de grille autoalignee |
| JPS6273676A (ja) * | 1985-09-26 | 1987-04-04 | Nec Corp | 接合型電界効果トランジスタの製造方法 |
| US4729967A (en) * | 1987-04-09 | 1988-03-08 | Gte Laboratories Incorporated | Method of fabricating a junction field effect transistor |
-
1987
- 1987-10-08 JP JP62254146A patent/JPH0195564A/ja active Granted
-
1988
- 1988-10-04 US US07/253,171 patent/US4895811A/en not_active Expired - Lifetime
- 1988-10-07 DE DE3886871T patent/DE3886871T2/de not_active Expired - Lifetime
- 1988-10-07 EP EP88116670A patent/EP0311109B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0195564A (ja) | 1989-04-13 |
| US4895811A (en) | 1990-01-23 |
| DE3886871D1 (de) | 1994-02-17 |
| EP0311109A2 (en) | 1989-04-12 |
| EP0311109B1 (en) | 1994-01-05 |
| EP0311109A3 (en) | 1989-07-12 |
| DE3886871T2 (de) | 1994-06-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |