JPH03108325A - オーム性電極の製造方法 - Google Patents
オーム性電極の製造方法Info
- Publication number
- JPH03108325A JPH03108325A JP24695689A JP24695689A JPH03108325A JP H03108325 A JPH03108325 A JP H03108325A JP 24695689 A JP24695689 A JP 24695689A JP 24695689 A JP24695689 A JP 24695689A JP H03108325 A JPH03108325 A JP H03108325A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- layer
- electrode
- resistance
- gaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims abstract description 20
- 238000000137 annealing Methods 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims description 13
- 238000005468 ion implantation Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 22
- 238000005530 etching Methods 0.000 abstract description 10
- 229910052751 metal Inorganic materials 0.000 abstract description 10
- 239000002184 metal Substances 0.000 abstract description 10
- 239000000203 mixture Substances 0.000 abstract description 9
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 abstract description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 3
- 230000004913 activation Effects 0.000 abstract description 2
- 238000004544 sputter deposition Methods 0.000 abstract description 2
- 238000001771 vacuum deposition Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 20
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特にオーム性電
極の製造方法に関する。
極の製造方法に関する。
化合物半導体デバイスにおいてオーム性電極を形成する
場合、金属とｎ型ガリウム砒素（ＧａＡｓ ）を直接接
触させた場合には、ショットキー障壁が高く良好なオー
ミック特性を得ることは困難である。そのため金属とｎ
型ＧａＡｓとを熱処理により合金化しショットキー障壁
を下げることがよく行われるが、この方法では１０−７
Ω・−以下の接触抵抗率をもつオーム性電極を再現性よ
く得ることは困難である。そこで金属とｎ型ＧａＡｓの
間に金属とのショットキー障壁が小さくなるような高不
純物濃度半導体層を設ける方法が、例えばチーニラトノ
（Ｔ、Ｎｔｔｔｏｎｏ ）等によりジャーナルオブ ア
プライド フィズイックス（Ｊｏｕｒｎ−ａｌ ｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）２７巻１７１８頁（
１９８８年）に提案されている。
場合、金属とｎ型ガリウム砒素（ＧａＡｓ ）を直接接
触させた場合には、ショットキー障壁が高く良好なオー
ミック特性を得ることは困難である。そのため金属とｎ
型ＧａＡｓとを熱処理により合金化しショットキー障壁
を下げることがよく行われるが、この方法では１０−７
Ω・−以下の接触抵抗率をもつオーム性電極を再現性よ
く得ることは困難である。そこで金属とｎ型ＧａＡｓの
間に金属とのショットキー障壁が小さくなるような高不
純物濃度半導体層を設ける方法が、例えばチーニラトノ
（Ｔ、Ｎｔｔｔｏｎｏ ）等によりジャーナルオブ ア
プライド フィズイックス（Ｊｏｕｒｎ−ａｌ ｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）２７巻１７１８頁（
１９８８年）に提案されている。
そのような高不純物濃度半導体層として例えばｎ型イン
ジウム・ガリウム砒素（ＩｎＧａＡｓ）が用いられる。
ジウム・ガリウム砒素（ＩｎＧａＡｓ）が用いられる。
この場合さらにｎ型Ｉ ｎＧａＡｓ層とｎ型ＧａＡｓ層
の間を、ｎ型ＩｎｘＧａ１−）＜ＡｓのＩｎ組成比Ｘを
下部から表面に向けて徐々にＯから１へ増加させたｎ型
Ｉ ｎＧａＡｓ傾斜組成層ではさむことにより、理論上
電極金属とｎ型ＧａＡｓとの間のバンド不連続がなくな
り、理想的なオーム性電極が得られる。この方法により
ＩＱ−７Ω・−以下の接触抵抗率をもつノンアロイオー
ム性電極が再現性よく得られている。
の間を、ｎ型ＩｎｘＧａ１−）＜ＡｓのＩｎ組成比Ｘを
下部から表面に向けて徐々にＯから１へ増加させたｎ型
Ｉ ｎＧａＡｓ傾斜組成層ではさむことにより、理論上
電極金属とｎ型ＧａＡｓとの間のバンド不連続がなくな
り、理想的なオーム性電極が得られる。この方法により
ＩＱ−７Ω・−以下の接触抵抗率をもつノンアロイオー
ム性電極が再現性よく得られている。
このような構造のオーム性電極は、様々な構造の電界効
果トランジスタ（以下ＦＥＴと記す）に用いられている
０例えばｎ形ＧａＡｓ動作層上にノンドープＧａＡｓ層
をもつ構造のＦＥＴにおいて、ｎ型Ｉ ｎＧａＡｓ層は
、ノンドープＧａＡｓ層上に連続的に成長しオーム性電
極形成部分を残してエツチングして形成されている。ま
た、選択成長法により再成長して形成する方法もとられ
ている。その場合、再成長を行う前にノンドープＧａＡ
ｓ層を電極形成部分のみエツチングすることも行われて
いる。
果トランジスタ（以下ＦＥＴと記す）に用いられている
０例えばｎ形ＧａＡｓ動作層上にノンドープＧａＡｓ層
をもつ構造のＦＥＴにおいて、ｎ型Ｉ ｎＧａＡｓ層は
、ノンドープＧａＡｓ層上に連続的に成長しオーム性電
極形成部分を残してエツチングして形成されている。ま
た、選択成長法により再成長して形成する方法もとられ
ている。その場合、再成長を行う前にノンドープＧａＡ
ｓ層を電極形成部分のみエツチングすることも行われて
いる。
上で述べた様な動作層上に高抵抗半導体層（例えばノン
ドープＧａＡｓ層）を持つような構造の半導体装置に用
いる場合には、電極形成部分に高抵抗半導体層がそのま
ま残る構造では、電極金属からチャネルに流れる電流は
高抵抗半導体層を貫かねばならず、その抵抗が寄生抵抗
としてソース抵抗を高くする原因となるという問題点が
あった。また電極形成部分の高抵抗半導体層をエツチン
グし、その部分に高不純物濃度半導体層を再成長する場
合には、再成長界面の清浄化が困難であり、再成長界面
での接触抵抗が高くなることによりソース抵抗が高くな
りやすいという問題点があった。またエツチングにおけ
る再現性が乏しく、ソース抵抗にばらつきが生じるとい
う問題点もあった。
ドープＧａＡｓ層）を持つような構造の半導体装置に用
いる場合には、電極形成部分に高抵抗半導体層がそのま
ま残る構造では、電極金属からチャネルに流れる電流は
高抵抗半導体層を貫かねばならず、その抵抗が寄生抵抗
としてソース抵抗を高くする原因となるという問題点が
あった。また電極形成部分の高抵抗半導体層をエツチン
グし、その部分に高不純物濃度半導体層を再成長する場
合には、再成長界面の清浄化が困難であり、再成長界面
での接触抵抗が高くなることによりソース抵抗が高くな
りやすいという問題点があった。またエツチングにおけ
る再現性が乏しく、ソース抵抗にばらつきが生じるとい
う問題点もあった。
本発明の目的は、動作層上に高抵抗半導体層を持つ構造
の半導体装置において、電極形成部の高抵抗半導体層を
エツチングすることなく、かつ低接触抵抗のオーム性電
極の製造方法を提供することにある。
の半導体装置において、電極形成部の高抵抗半導体層を
エツチングすることなく、かつ低接触抵抗のオーム性電
極の製造方法を提供することにある。
本発明のオーム性電極の製造方法は、動作層上に高抵抗
半導体層を形成する工程と、オーム性電極形成部の前記
高抵抗半導体層上に高不純物濃度半導体層を設ける工程
と、オーム性電極形成部の前記高抵抗半導体層に選択的
にイオン注入を行ったのち、アニールを行なう工程と、
アニール後前記高不純物濃度半導体層に接触する電極を
形成する工程とを含んで構成される。
半導体層を形成する工程と、オーム性電極形成部の前記
高抵抗半導体層上に高不純物濃度半導体層を設ける工程
と、オーム性電極形成部の前記高抵抗半導体層に選択的
にイオン注入を行ったのち、アニールを行なう工程と、
アニール後前記高不純物濃度半導体層に接触する電極を
形成する工程とを含んで構成される。
電極金属からチャネルに流れる電流は高抵抗半導体層を
貫いて流れるため、高抵抗半導体層における寄生抵抗は
ソース抵抗が高くなる原因となっていた０本発明によれ
ば、高抵抗半導体層にイオン注入された不純物は高温ア
ニールによって活性化し、高抵抗半導体層はｎ型導電層
となるなめ、高抵抗半導体層における寄生抵抗が低くな
りソース抵抗も低くなる。またこの方法によれば高不純
物濃度半導体層を高抵抗半導体層上に連続的に成長した
後イオン注入を行うので、高抵抗半導体層をエツチング
し高不純物濃度半導体層を再成長する必要がない。
貫いて流れるため、高抵抗半導体層における寄生抵抗は
ソース抵抗が高くなる原因となっていた０本発明によれ
ば、高抵抗半導体層にイオン注入された不純物は高温ア
ニールによって活性化し、高抵抗半導体層はｎ型導電層
となるなめ、高抵抗半導体層における寄生抵抗が低くな
りソース抵抗も低くなる。またこの方法によれば高不純
物濃度半導体層を高抵抗半導体層上に連続的に成長した
後イオン注入を行うので、高抵抗半導体層をエツチング
し高不純物濃度半導体層を再成長する必要がない。
次に本発明の一実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｅ）は本発明の一実施例として、高不
純物濃度半導体層としてｎ型Ｉ ｎＧａＡｓ傾斜組成層
を用いたノンアロイオーム性電極をもつ、ｎ形ＧａＡｓ
動作層上にノンドープＧ’ａＡｓ高抵抗半導体層を設け
た構造のＦＥＴの製造方法を説明するための工程順に示
した半導体チップの断面図である。
純物濃度半導体層としてｎ型Ｉ ｎＧａＡｓ傾斜組成層
を用いたノンアロイオーム性電極をもつ、ｎ形ＧａＡｓ
動作層上にノンドープＧ’ａＡｓ高抵抗半導体層を設け
た構造のＦＥＴの製造方法を説明するための工程順に示
した半導体チップの断面図である。
まず第１図（ａ）に示すように、半絶縁性ＧａＡｓ基板
１上にｎ型ＧａＡｓ動作層２を設け、ｎ型ＧａＡｓ動作
層２上にノンドープＧａＡｓ層を設け、このノンドープ
ＧａＡｓからなる高抵抗半導体層３上にｎ型Ｉ ｎ Ｘ
Ｇ ａ １−ｘ ＡＳのＩｎ組成比Ｘを下部から表面
に向けて徐々に０から１へ増加させたｎ型Ｉ ｎＧａＡ
ｓ傾斜組成層４を設ける。
１上にｎ型ＧａＡｓ動作層２を設け、ｎ型ＧａＡｓ動作
層２上にノンドープＧａＡｓ層を設け、このノンドープ
ＧａＡｓからなる高抵抗半導体層３上にｎ型Ｉ ｎ Ｘ
Ｇ ａ １−ｘ ＡＳのＩｎ組成比Ｘを下部から表面
に向けて徐々に０から１へ増加させたｎ型Ｉ ｎＧａＡ
ｓ傾斜組成層４を設ける。
次に第１図（ｂ）に示すように、フォトレジストをマス
クとした選択エツチング法により、ｎ型Ｉ ｎＧａＡｓ
傾斜組成層４をエツチングし、電極形成部のパタンを形
成する。
クとした選択エツチング法により、ｎ型Ｉ ｎＧａＡｓ
傾斜組成層４をエツチングし、電極形成部のパタンを形
成する。
次に第１図（Ｃ）に示すようにスパッタ法により例えば
ＷＳｉを３０００人堆積し、フォトレジストをマスクに
した選択ドライエツチング法により開口部にゲート電極
５を形成する。
ＷＳｉを３０００人堆積し、フォトレジストをマスクに
した選択ドライエツチング法により開口部にゲート電極
５を形成する。
次に第１図（ｄ）に示すように、フォトレジスト６をマ
スクにし、Ｓｉイオンを選択注入してイオン注入領域９
を形成したのちアニールにより活性化を行なう、イオン
注入は高抵抗半導体層３で注入濃度が最大になるエネル
ギーで行ない、ドーズ量は例えば１０１ＳＣ１１−”と
する、アニールは不純物の拡散を抑え−るためにランプ
アニール法により、例えば９００℃、５秒の条件で行な
う、この場合、ドーズ量の約７０％が活性化される。
スクにし、Ｓｉイオンを選択注入してイオン注入領域９
を形成したのちアニールにより活性化を行なう、イオン
注入は高抵抗半導体層３で注入濃度が最大になるエネル
ギーで行ない、ドーズ量は例えば１０１ＳＣ１１−”と
する、アニールは不純物の拡散を抑え−るためにランプ
アニール法により、例えば９００℃、５秒の条件で行な
う、この場合、ドーズ量の約７０％が活性化される。
次に第１図（ｅ）に示すように、リフトオフ法および真
空蒸着法により、Ｔ ｉ ／ Ｐ ｔ ／ Ａ ｕ耐熱
性金属によるソース電極７およびドレイン電極８を形成
する。電極はＡ ｕ ／ Ｇ ｅ ／ Ｎ ｉなど他の
金属による電極でもかまわない。
空蒸着法により、Ｔ ｉ ／ Ｐ ｔ ／ Ａ ｕ耐熱
性金属によるソース電極７およびドレイン電極８を形成
する。電極はＡ ｕ ／ Ｇ ｅ ／ Ｎ ｉなど他の
金属による電極でもかまわない。
以上説明した製造工程により、本発明の実施例である高
不純物濃度半導体層としてｎ型Ｉ ｎＧａＡｓ傾斜組成
層４を用いたノンアロイオーム性電極をもち、ｎ形Ｇａ
Ａｓ動作層上にノンドープＧａＡｓ高抵抗半導体層を設
けた構造のＦＥＴを、ノンドープＧａＡｓ高抵抗半導体
層をエツチングすることなく製造することができる。
不純物濃度半導体層としてｎ型Ｉ ｎＧａＡｓ傾斜組成
層４を用いたノンアロイオーム性電極をもち、ｎ形Ｇａ
Ａｓ動作層上にノンドープＧａＡｓ高抵抗半導体層を設
けた構造のＦＥＴを、ノンドープＧａＡｓ高抵抗半導体
層をエツチングすることなく製造することができる。
また本実施例では、本発明をｎ型動作層上にノンドープ
ＧａＡｓ層をもつＦＥＴのノンアロイオーム性電極に適
用したが、本発明の電極の製造方法は、動作層上にノン
ドープ・アルミニウム・ガリウム砒素（ＡＩＧａＡｓ）
層をもつような構造のへテロ接合ＦＥＴなど他の構造の
半導体装置のオーム性電極の製造にも適用できる。また
動作層をｎ型に限る必要はない。
ＧａＡｓ層をもつＦＥＴのノンアロイオーム性電極に適
用したが、本発明の電極の製造方法は、動作層上にノン
ドープ・アルミニウム・ガリウム砒素（ＡＩＧａＡｓ）
層をもつような構造のへテロ接合ＦＥＴなど他の構造の
半導体装置のオーム性電極の製造にも適用できる。また
動作層をｎ型に限る必要はない。
以上説明したように、本発明のオーム性電極の製造方法
においては、動作・層上に高抵抗半導体層をもつ構造の
半導体装置において、電極形成部分に選択的にイオン注
入を行い、アニールにより不純物を活性化し高抵抗半導
体層の寄生抵抗を下げることにより、高抵抗半導体層を
エツチングすることなく、かつ低接触抵抗のオーム性電
極を製造できる。
においては、動作・層上に高抵抗半導体層をもつ構造の
半導体装置において、電極形成部分に選択的にイオン注
入を行い、アニールにより不純物を活性化し高抵抗半導
体層の寄生抵抗を下げることにより、高抵抗半導体層を
エツチングすることなく、かつ低接触抵抗のオーム性電
極を製造できる。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ｎ型ＧａＡｓ
動作層、３・・・高抵抗半導体層、４・・・ｎ型Ｉ ｎ
ＧａＡｓ傾斜組成層、５・・・ゲート電極、６・・・フ
ォトレジスト、７・・・ソース電極、８・・・ドレイン
電極、９・・・イオン注入領域。
めの工程順に示した半導体チップの断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ｎ型ＧａＡｓ
動作層、３・・・高抵抗半導体層、４・・・ｎ型Ｉ ｎ
ＧａＡｓ傾斜組成層、５・・・ゲート電極、６・・・フ
ォトレジスト、７・・・ソース電極、８・・・ドレイン
電極、９・・・イオン注入領域。
Claims (1)
- 動作層上に高抵抗半導体層を形成する工程と、オーム性
電極形成部の前記高抵抗半導体層上に高不純物濃度半導
体層を設ける工程と、オーム性電極形成部の前記高抵抗
半導体層に選択的にイオン注入を行ったのち、アニール
を行なう工程と、アニール後前記高不純物濃度半導体層
に接触する電極を形成する工程とを含むことを特徴とす
るオーム性電極の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24695689A JPH03108325A (ja) | 1989-09-21 | 1989-09-21 | オーム性電極の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24695689A JPH03108325A (ja) | 1989-09-21 | 1989-09-21 | オーム性電極の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108325A true JPH03108325A (ja) | 1991-05-08 |
Family
ID=17156231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24695689A Pending JPH03108325A (ja) | 1989-09-21 | 1989-09-21 | オーム性電極の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03108325A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007244246A (ja) * | 2006-03-14 | 2007-09-27 | Yanmar Co Ltd | コンバイン |
-
1989
- 1989-09-21 JP JP24695689A patent/JPH03108325A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007244246A (ja) * | 2006-03-14 | 2007-09-27 | Yanmar Co Ltd | コンバイン |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6274893B1 (en) | Compound semiconductor device and method of manufacturing the same | |
| JP3716906B2 (ja) | 電界効果トランジスタ | |
| EP0725432B1 (en) | Refractory gate heterostructure field effect transistor and method | |
| JPH04260338A (ja) | 半導体装置の製造方法 | |
| JP3377022B2 (ja) | ヘテロ接合型電界効果トランジスタの製造方法 | |
| JPS5832513B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH02189978A (ja) | 細線電界効果トランジスタ及びその製造方法 | |
| JPH0523497B2 (ja) | ||
| JPH06232168A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH03280552A (ja) | 電界効果トランジスタの製造方法 | |
| JP2728427B2 (ja) | 電界効果型トランジスタとその製法 | |
| JP3295897B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6143443A (ja) | 半導体装置の製造方法 | |
| JPH04167531A (ja) | ３―ｖ族化合物半導体装置とその製造方法 | |
| JPS6390865A (ja) | 電界効果トランジスタの製造方法 | |
| JP3164042B2 (ja) | 半導体装置及びその製造方法 | |
| JP4048524B2 (ja) | 半導体装置の製造方法 | |
| JP2004134619A (ja) | ヘテロ接合電界効果トランジスタ | |
| JPH0354851B2 (ja) | ||
| JPH0797634B2 (ja) | 電界効果トランジスタとその製造方法 | |
| JPH0199263A (ja) | 半導体集積回路およびその製造方法 | |
| JPH03231424A (ja) | 化合物半導体装置の製造方法 | |
| JPS63115384A (ja) | 半導体装置の製造方法 | |
| JPH0340438A (ja) | 電界効果トランジスタの製造方法 | |
| JP2000349279A (ja) | トランジスタおよびその製造方法 |