JPH10187472A

JPH10187472A - データ処理システム

Info

Publication number: JPH10187472A
Application number: JP8339563A
Authority: JP
Inventors: Hiroshi Saito; 寛齋藤; Hideki Nakagawa; 秀樹中川; Atsushi Funaki; 淳船木; Satoshi Shinohara; 聡篠原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-12-19
Filing date: 1996-12-19
Publication date: 1998-07-21

Abstract

(57)【要約】【課題】本発明は、データ処理システムに関し、共通
バス上のデータで同期動作を確認する確認手段をハード
ウェア量を少なく、出力バスに対する影響を少なく実現
する。【解決手段】同じ構成のプロセッサエレメントを共通バ
スに複数個接続したデータ処理システムにおいて、該複
数個のプロセッサエレメントの内の、例えば、一方をマ
スタ装置とし、他方をスレーブ装置とし、該マスタ装置
とスレーブ装置を“対”にしたペアプロセッサエレメン
トが存在するシステムであって、前記ペアプロセッサエ
レメントのマスタ装置とスレーブ装置間で同期運転を行
う際、マスタ装置が上記共通バスにデータを出力中は、
スレーブ装置はデータの出力を抑止して、上記マスタ装
置が共通バスに出力したデータを保持し、該保持したデ
ータとスレーブ装置が出力するデータと比較する手段を
備えて、前記比較手段で一致を判定することにより、同
期運転の維持を判定するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理システ
ムに係り、特に、同じ構成の複数個のプロセッサエレメ
ントと、各プロセッサエレメントからの起動コマンドに
対して応答データを出力する応答装置とを共通バスに接
続したデータ処理システムにおいて、該複数個のプロセ
ッサエレメントの内の、例えば、一方をマスタ装置と
し、他方をスレーブ装置とし、該マスタ装置とスレーブ
装置を“対”にしたペアプロセッサエレメントが存在す
るシステムでの、前記ペアプロセッサエレメントのマス
タ装置とスレーブ装置間での同期動作の確認手段に関す
る。

【０００２】

【従来の技術】図６は、従来のデータ処理システムを説
明する図である。本図に示されているような、例えば、
中央処理装置(CPU) と、入出力部と、バス制御部とから
構成される複数個のプロセッサエレメント(PE) 1と、該
プロセッサエレメント(PE) 1からの起動コマンドに対し
て応答データを出力する応答装置｛例えば、メモリコン
トローラ(MC) 2｝とを共通バス 3に接続したデータ処理
システムにおいて、該複数個のプロセッサエレメント(P
E)の内の、例えば、一方をマスタ装置 1a とし、他方を
スレーブ装置 1b とし、該マスタ装置 1a とスレーブ装
置 1b を“対”にしたペアプロセッサエレメント（ペア
ＰＥ）が１つ、又は複数個存在するデータ処理システム
の場合、従来の各ペアプロセッサエレメント（ペアＰ
Ｅ）のマスタ装置 1a とスレーブ装置 1b が同期動作を
していることを確認する手段は、図６に示されているよ
うに、各ペアプロセッサエレメント (ペアＰＥ）のマス
タ装置 1a とスレーブ装置 1b の出力バス間に、同期確
認用の、例えば、バスデータを比較する比較器 4を設け
て、該比較器 4でマスタ装置 1a とスレーブ装置 1b か
ら出力されているバスデータの不一致を検出したとき、
該同期動作を停止させるか、図示されていない上位のホ
ストに割り込みを行い、障害復旧処理を依頼していた。

【０００３】

【発明が解決しようとする課題】従って、従来のデータ
処理システムでは、ペアプロセッサエレメント（ペアＰ
Ｅ）を構成しているマスタ装置 1a とスレーブ装置 1b
間での同期動作を確認するためには、共通バス 3上のデ
ータを比較する比較器 4を、各プロセッサエレメント(P
E) 1とは別に設ける必要があり、“対”を構成するペア
プロセッサエレメント（ペアＰＥ）が増加する毎に、該
比較器 4を追加していくことになり、ハードウェア量が
増加するという問題があった。

【０００４】又、マスタ装置 1a とスレーブ装置 1b の
出力バスを迂回させて、比較器 4に接続する必要があ
り、該出力バスのプリント基板上の配線領域が増加する
と共に、該迂回接続による出力バス長の増加に伴い、各
プロセッサエレメント(PE) 1の動作周波数が制限されて
くる危険があるという問題があった。

【０００５】又、複数個のプロセッサエレメント(PE) 1
からなるデータ処理システムで、各プロセッサエレメン
ト(PE) 1が、“対”となったプロセッサエレメント(PE)
1間で同期動作をしている状態から、各プロセッサエレ
メント(PE) 1が単独に動作をする、マルチプロセッサシ
ステムに構成を変更する際、上記比較器 4での比較手段
を抑止する必要があり、各プロセッサエレメント(PE) 1
のペアプロセッサエレメント（ペアＰＥ）を構成してい
るマスタ装置 1a とスレーブ装置 1b からの対応する比
較器 4に対する抑止制御が必要になるという問題があっ
た。

【０００６】本発明は上記従来の欠点に鑑み、プロセッ
サエレメント(PE)の外に特別なハードウェアを設けるこ
となく、出力バス長を増加させることなく同期動作を確
認することができ、又、簡単な制御で各プロセッサエレ
メント(PE)が単独で動作するマルチプロセッサシステム
を構築することができるデータ処理システムを提供する
ことを目的とするものである。

【０００７】

【課題を解決するための手段】上記の問題点は下記の如
くに構成したデータ処理システムによって解決される。

【０００８】(1) 同じ構成の複数個のプロセッサエレメ
ント(PE) 1と、各プロセッサエレメント(PE) 1からの起
動コマンドに対して応答データを出力する応答装置｛例
えば、メモリコントローラ(MC)｝2 とを共通バス 3に接
続したデータ処理システムにおいて、該複数個のプロセ
ッサエレメント(PE) 1の内の、例えば、一方をマスタ装
置 1a とし、他方をスレーブ装置 1b とし、該マスタ装
置 1a とスレーブ装置1b を“対”にしたペアプロセッ
サエレメント (ペアＰＥ）が１つ、又は複数個存在する
システムであって、前記ペアプロセッサエレメント（ペ
アＰＥ）を構成しているマスタ装置 1a とスレーブ装置
1b 間で同期運転を行う際、マスタ装置 1a が上記共通
バス 3にデータを出力中は、スレーブ装置 1b はデータ
の出力を抑止して、上記マスタ装置1a が共通バス 3に
出力したデータを保持し、該保持したデータとスレーブ
装置1b が出力するデータと比較する比較手段 10 を備
えて、前記比較手段 10 で一致を判定することにより、
マスタ装置 1a とスレーブ装置 1b との間での同期運転
の維持を判定するように構成する。

【０００９】(2) 同じ構成の複数個のプロセッサエレメ
ント(PE) 1と、各プロセッサエレメント(PE) 1からの起
動コマンドに対して応答データを出力する応答装置｛例
えば、メモリコントローラ(MC)｝2 とを共通バス 3に接
続したデータ処理システムにおいて、該複数個のプロセ
ッサエレメント(PE) 1の内の、例えば、一方をマスタ装
置 1a とし、他方をスレーブ装置 1b とし、該マスタ装
置 1a とスレーブ装置1b を“対”にしたペアプロセッ
サエレメント (ペアＰＥ）が１つ、又は複数個存在する
システムであって、前記マスタ装置 1a とスレーブ装置
1b の内部で生成される信号（バスサイクル信号）
を、“対”を形成しているプロセッサエレメント(PE)同
士で専用の信号線で伝達する伝達手段と、各マスタ装
置 1a とスレーブ装置 1b のそれぞれで、上記伝達され
た信号が自己の信号と一致しているか否かを判定する判
定手段 11 とを備えて、前記判定手段 11 で一致を判定
することにより、マスタ装置 1a とスレーブ装置 1b と
の間の同期運転の維持を判定するように構成する。

【００１０】(3) 上記 (1)項、又は (2)項に記載のデー
タ処理システムであって、前記共通バス 3に接続されて
いる応答装置(MC) 2からの応答を受信した以降の動作サ
イクルで、前記比較手段 10 による一致の判定を開始す
るように、又は、前記判定手段 11 による一致の判定を
行うように構成する。

【００１１】(4) 上記 (1)項、又は (2)項に記載のデー
タ処理システムであって、前記共通バス 3に接続されて
いるプロセッサエレメント(PE) 1内に動作モード設定手
段 12 を設けて、前記動作モード設定手段 12 に所定の
動作モード (マルチプロセッサモード)を設定すること
により、それぞれのプロセッサエレメント(PE) 1が単独
でデータ処理を行うように構成する。

【００１２】このような構成とすることで、スレーブ装
置 1b に、上記出力バスのデータの比較動作を纏めるこ
とができ、ペアプロセッサエレメント（ペアＰＥ）の増
加に伴う比較器を増設することなく、プロセッサエレメ
ント(PE) 1の出力バスに対する影響 (出力バス長の増
大、該出力バス長の増大に伴い動作周波数の制限) を無
くして、各ペアプロセッサエレメント（ペアＰＥ）を構
成しているマスタ装置 1a とスレーブ装置 1b との間で
の同期運転をすることができる。

【００１３】又、各プロセッサエレメント(PE) 1に設け
られている動作モード設定手段 (モードレジスタ、モー
ド設定ピン) 12に、所定の動作モード (マルチプロセッ
サモード) を設定するだけで、該当のプロセッサエレメ
ント(PE) 1を単独に動作させることができる。

【００１４】

【発明の実施の形態】以下本発明の実施例を図面によっ
て詳述する。図１は、本発明の一実施例を示した図であ
って、ペアプロセッサエレメント（ペアＰＥ）の二重化
の構成例を示し、図２は、該入出力システムでの動作例
（リードアクセス時）の動作タイムチャート例を示し、
図３は、マルチプロセッサシステムの構成例を示し、図
４は、マルチプロセッサシステムの動作タイムチャート
の例を示し、図５は、起動コマンドとリプライコマンド
のフォーマット例を示している。

【００１５】本実施の形態では、スプリット方式の共通
バス、即ち、マスタ装置 1a から相装置の１つであるメ
モリコントローラ(MC) 2の識別子(DID) を付加して共通
バス3に所定の起動コマンドを送出するとき、相手装置
｛メモリコントローラ(MC)｝2での受信を確認すること
なく、共通バス 3を解放して、次の処理に移ることを、
送受信装置間で繰り返すことで、該共通バス 3の使用効
率を向上させる例で説明するが、本発明のデータ処理シ
ステムは、これに限定されるものではなく、インタロッ
ク方式の共通バス、即ち、相手装置にコマンドを送出
し、相手装置からの応答を確認する迄、該共通バス 3を
解放することができない方式に適用しても良いことは言
う迄もないことである。

【００１６】又、本実施の形態では、同じ構成の複数個
のプロセッサエレメント(PE) 1と、各プロセッサエレメ
ント(PE) 1からの起動コマンドに対して応答データを出
力する応答装置の１つであるメモリコントローラ(MC) 2
とを共通バス 3に接続したデータ処理システムにおい
て、該複数個のプロセッサエレメント(PE) 1の内の、例
えば、一方をマスタ装置 1a とし、他方をスレーブ装置
1b とし、該マスタ装置1a とスレーブ装置 1b を
“対”にしたペアプロセッサエレメント (ペアＰＥ）が
１つ、又は複数個存在するシステムであって、前記ペア
プロセッサエレメント（ペアＰＥ）を構成しているマス
タ装置 1a とスレーブ装置 1b 間で同期運転を行う際、
マスタ装置 1a が上記共通バス 3にデータを出力中は、
スレーブ装置 1b はデータの出力を抑止して、上記マス
タ装置 1a が共通バス 3に出力したデータを保持し、該
保持したデータとスレーブ装置 1b が出力するデータと
比較するバスデータ比較判定部 10 、各マスタ装置 1a
とスレーブ装置 1b の内部で生成される信号（バスサイ
クル信号）を、“対”を形成しているプロセッサエレ
メント同士で専用の信号線で伝達する伝達手段と、各
マスタ装置 1a とスレーブ装置 1b のそれぞれで、受信
した信号が自己の信号と一致しているか否かを判定する
内部生成信号比較判定部 11 、前記共通バス 3に接続さ
れている応答装置(MC) 2からの、例えば、最初の応答を
受信した以降の動作サイクルで、前記内部生成信号比較
判定部 11 による一致の判定と、前記バスデータ比較判
定部 10 による一致の判定を開始する手段、及び、前記
共通バス 3に接続されているプロセッサエレメント(PE)
1内に動作モードを設定するモードレジスタ (又は、モ
ード設定ピン) 12を設けて、前記モードレジスタ (又
は、モード設定ピン) 12に所定の動作モード (マルチプ
ロセッサモード) に設定することにより、それぞれのプ
ロセッサエレメント(PE) 1が単独でデータ処理を行う手
段が、本実施の形態に必要な手段である。尚、全図を通
して同じ符号は同じ対象物を示し、請求項に記載の比較
手段は上記バスデータ比較判定部 10 に対応し、判定手
段は上記内部生成信号比較判定部 11 に対応し、動作モ
ード設定手段は上記モードレジスタ (又は、モード設定
ピン) 12に対応し、第１のプロセッサエレメントはマス
タ装置 1a に対応し、第２のプロセッサエレメントはス
レーブ装置 1b に対応している。

【００１７】以下、図１〜図５によって、本発明のデー
タ処理システムの構成と動作を説明する。図１は、二重
化システムの構成例を示しており、共通バス 3に接続さ
れている１つ、又は図示されていない複数個のプロセッ
サエレメント(PE) 1の内の、例えば、一方をマスタ装置
1a とし、他方をスレーブ装置 1b とし、該マスタ装置
1a とスレーブ装置 1b を“対”にしたペアプロセッサ
エレメント (ペアＰＥ）を構成し、中身が同じ構成とな
っているが、上記第１のプロセッサエレメントとマスタ
装置 1a との対応と、上記第２のプロセッサエレメント
とスレーブ装置 1bとの対応は、一例であって、これに
限定されるものではない。そして、以下の動作は中央処
理装置(CPU) からの二重線で示した内部バスを介した指
示で行われる。

【００１８】又、本実施の形態では、リードアクセスを
例にして説明するが、図２は、二重化動作時での該リー
ドアクセス時の動作タイムチャートを示している。該リ
ードアクセスでは、上記スプリット方式の共通バスを使
用する場合、マスタ装置 1aが共通バス 3を獲得して、
起動コマンドをリードアクセス対象の主記憶装置(MM)
を制御するメモリコントローラ(MC) 2に送出したとき、
該起動コマンドの送出元の識別子(ID)を該メモリコント
ローラ(MC) 2に保持させ、該メモリコントローラ(MC) 2
からのリプライコマンドに基づいて、上記起動コマン
ドで要求されたリードデータが、上記起動コマンド
を発行した要求元の識別子(ID)に基づいて、該マスタ装
置 1a とスレーブ装置 1b の入力バッファ 14 に格納さ
れることで、該リードアクセスの同期動作が完了する。

【００１９】以下、具体的に二重化動作時のリードアク
セスを説明する。先ず、中央処理装置(CPU) からモード
レジスタ 12 に二重化システムであることを指示するモ
ードデータが設定される。該モードレジスタ 12 は後述
するように、所定のモード設定ピンであっても良い。
又、該モードレジスタ 12 には、電源投入時等におい
て、デフオルト値として、二重化システムであることを
示すモードデータが設定されるようにしておいても良
い。

【００２０】次に、共通バス 3に接続されている各プロ
セッサエレメント(PE) 1は、共通バス 3の図示されてい
ないバス要求(BR)線を監視して、バス所有権獲得を判断
する。

【００２１】即ち、各プロセッサエレメント(PE) 1に
は、該共通バス 3に接続されている全てのプロセッサエ
レメント(PE) 1等の全ての装置モジュールのバス要求(B
R)線が接続されており、そのバス要求(BR)線を解析する
バスアービタ (分散バスアービタ) を備えていて、該バ
ス要求(BR)線の状態に基づいて、自分が該共通バス 3を
使用できると判断したとき、該共通バス 3を図２(a) の
タイミング (フェーズ)で獲得し、他のプロセッサエレ
メント(PE) 1等、該共通バス 3に接続されている全ての
装置モジュールにバス要求(BR)を伝達する。このとき、
相手装置、本例では、例えば、メモリコントローラ(MC)
2は、共通バス 3を獲得したマスタ装置 1a の識別子(I
D)を認識して保持する。このようなバス獲得動作は分散
アービトレーションと呼ばれている。

【００２２】図２(b) のフェーズは、ペアプロセッサエ
レメント (ペアＰＥ) を構成しているマスタ装置 1a の
起動コマンドのフェーズであり、マスタ装置 1a の出
力バッファ 15 に中央処理装置(CPU) から格納されてい
た起動コマンドがゲート 17bを介して共通バス 3に出
力される。

【００２３】このとき、スレーブ装置 1b のゲート 17b
は閉塞され、共通バス 3上には、該スレーブ装置 1b の
出力バッファ 15 に格納されている起動コマンドは出
力されない。図５(a) は、該起動コマンドのフォーマ
ット例を示しており、該起動コマンドが出力されたと
き、該起動コマンドのデスティネーションID(DID),転
送サイズ (８バイトデータ／１６バイトデータ），コマ
ンドの種類（タイプ：リード／ライト等），アクセスア
ドレス（物理アドレス）等が有効となる。

【００２４】このフェーズにおいて、バスサイクル生成
部 13 で生成されたバスサイクル信号を、伝達手段
でペアプロセッサエレメント（ペアＰＥ）を構成してい
る相手装置に伝達し、内部生成信号比較判定部 11 で、
マスタ装置 1a とスレーブ装置 1b のそれぞれにおい
て、相互に比較判定し、異常 (不一致) を検知すると、
同期動作を停止するか、又は、図示されていない上位装
置に通知する。

【００２５】このとき、上記スプリット方式により共通
バス 3を使用しているので、このフェーズ(b) におい
て、バスの状態(TG)を "SC＆E"として、上記起動コマン
ドを一つ送出後は、該共通バス 3を解放することを指
示する。

【００２６】次に、図２(c) のフェーズで、スレーブ装
置 1b は入力バッファ 14 に、マスタ装置 1a から共通
バス 3上に出力されたバスデータ (起動コマンド) を
格納し、スレーブ装置 1b の出力バッファ 15 に格納さ
れているバスデータ (起動コマンド) を格納している
比較バッファ 16 と、上記入力バッファ 14 の内容とを
バスデータ比較判定部 10 で比較し、異常 (不一致) を
検知すると、同期動作を停止するか、又は、図示されて
いない上位装置に通知する。

【００２７】図２(d) のフェーズで、上記分散アービト
レションにより、バス所有権獲得と判断し、上記起動コ
マンドのアドレス（例えば、該起動コマンドの DI
D) で選択された装置、本例ではメモリコントローラ(M
C) 2は、バス要求信号(BR)を設定する。

【００２８】図２(e) のフェーズは、図５(b) にフォー
マット例を示したリプライコマンドのフェーズであ
り、上記起動コマンドのアドレスで選択されたメモリ
コントローラ(MC) 2は、起動コマンドを受信したと
き、該起動コマンドの発行元の識別子(ID)を、上記共
通バス 3のバス要求(BR)線を見て記憶しておき、上記リ
プライコマンドのデスティネーションID(DID) として
使用する。このとき、本発明のデータ処理システムで
は、該起動コマンドの発行元のマスタ装置 1a と、相
手装置であるスレーブ装置 1b とは、同じ識別子(ID)で
あり、該リプライコマンドのデスティネーションID(D
ID) を持つ装置として、マスタ装置 1a とスレーブ装置
1b の両方が選択される。このとき、バスの状態(TG)は
"MC＆S"として、リプライコマンドを送出したフェー
ズの次のフェーズでデータを送出する為のフェーズを獲
得することを指示する。

【００２９】図２(f) のフェーズは、共通バス 3を介し
て、他の装置からのリード／ライト等のサービスを要求
された装置（リプライヤ）、本例では上記メモリコント
ローラ(MC) 2は、リードデータをドライブする。又、こ
のフェーズ(f) で、マスタ装置 1a とスレーブ装置 1b
は、上記メモリコントローラ(MC) 2がドライブしている
リードデータの入力バッファ 14 への格納タイミングを
設定する。このとき、バスの状態(TG)を "CE＆E"とし
て、データを共通バス 3に送出した後、バスを解放する
ことを指示する。

【００３０】そして、図２(g) のフェーズで、マスタ装
置 1a とスレーブ装置 1b はリプライヤである上記メモ
リコントローラ(MC) 2がドライブしていたリードデータ
を上記格納タイミングで入力バッファ 14 に格納する。

【００３１】このようにして、マスタ装置 1a とスレー
ブ装置 1b との間で、リードアクセスによる同期動作が
実行される。尚、上記図２(b) のフェーズで行われる内
部生成信号比較と、図２(c) で行われる共通バス 3のバ
スデータ (起動コマンド) の比較は、当該データ処理
システムの初期化時での図示されていないリセットタイ
ミングの違いなどによる同期ズレに対する対処として、
例えば、当該データ処理システムが同期動作をはじめ
て、最初の上記起動コマンドに対するリプライコマンド
のリプライデータが双方の装置 (マスタ装置 1a とスレ
ーブ装置 1b)に返ってきたタイミング以降での動作サイ
クルで上記比較を開始するようにしても良い。

【００３２】又、上記実施の形態では前述のようにスプ
リット方式の共通バス 3を使用して同期動作を行ってい
るので、図２に示したタイムチャートに示されているよ
うに、フェーズ (a)〜(c) と、フェーズ(d) 〜(g) との
間の空き期間は、他のペアプロセッサエレメント (ペア
ＰＥ) 等の他の装置モジュールが使用でき、該共通バス
3の有効使用が可能となることを示しているが、本発明
のデータ処理システムでは、該スプリット方式の共通バ
ス 3の使用に限定されるものではなく、前述のインター
ロック方式の共通バスを使用したデータ処理システムに
も適用できることは言う迄もないことである。

【００３３】以上のように、本発明のデータ処理システ
ムでは、二重化同期動作をする、例えば、マスタ装置 1
a とスレーブ装置 1b とで構成されるペアプロセッサエ
レメント (ペアＰＥ) のスレーブ装置 1b に二重化比較
のチェック手段を纏めることで、ペアプロセッサエレメ
ント (ペアＰＥ) の複数接続を容易にすることができ
る。又、複数有するのはペアプロセッサエレメント (ペ
アＰＥ）のみで、アクセス対象のメモリコントローラ(M
C) 2は、共通バス 3に接続されたペアプロセッサエレメ
ント (ペアＰＥ) の識別子(ID)との違いを認識するだけ
で良い。

【００３４】次に、図３は、マルチプロセッサシステム
の構成例を示し、図４は、該マルチプロセッサシステム
での動作をメモリへのリードアクセスとした時のタイム
チャートを示している。

【００３５】先ず、各プロセッサエレメント(PE) 1内の
動作モード設定手段、例えば、図示のモードレジスタ 1
2 とか、図示されていないモード設定ピン、その他の手
段にマルチプロセッサモードが設定される。本実施の形
態では、上記モードレジスタ12 で説明するが、これに
限定されるものではないことは言うまでないことであ
る。

【００３６】そして、共通バス 3に接続されている各装
置、即ち、プロセッサエレメント(PE) 1とメモリコント
ローラ(MC) 2のバス要求信号(BR)によりバス所有権の獲
得と判断したプロセッサエレメント(PE) 1は、図４(a)
のフェーズでバス要求(BR)を設定し、各プロセッサエレ
メント(PE) 1等、共通バス 3上に接続されている全ての
装置モジュールに伝達する。

【００３７】図４(b) のフェーズは、プロセッサエレメ
ント(PE) 1の起動コマンドのフェーズであり、共通バ
ス 3を獲得したプロセッサエレメント(PE) 1の出力バッ
ファ15 に格納されていた起動コマンドがゲート 17b
を介して共通バス 3上に送出される。このとき、図５
(a) に示されている起動コマンドのデスティネーショ
ンID(DID),データサイズ, 起動コマンドの種別 (タイ
プ),アドレス等が有効となる。又、このフェーズでは、
上記マルチプロセッサシステムの場合、上記モードレジ
スタ 12 に設定されたマルチプロセッサモードのデータ
に基づいて、内部生成信号比較判定部 11 の動作は抑止
され、動作しない。

【００３８】図４(c) のフェーズでも、該マルチプロセ
ッサシステムの場合、同様にして、バスデータ比較判定
部 10 の動作は抑止され、動作しない。図４(d) のフェ
ーズで、前述の分散アービトレーションにより、バス所
有権獲得と判断し、上記起動コマンドのアドレス (例
えば、DID)で選択されたメモリコントローラ(MC) 2は、
バス要求(BR)を設定し、各プロセッサエレメント(PE) 1
等、該共通バス 3に接続されている全ての装置モジュー
ルに伝達する。

【００３９】図４(e) のフェーズはリプライコマンドの
フェーズである。該リプライコマンドのフォーマット
は、図５(b) に示されている。ここで、 "リプライ" は
該リプライコマンドの種別を示している。

【００４０】上記起動コマンドのアドレス (例えば、
DID)で選択されたメモリコントローラ(MC) 2は、該起動
コマンドを受信したとき、上記共通バス 3のバス要求
(BR)に基づいて、該起動コマンドの発行元のプロセッ
サエレメント(PE) 1の識別子(ID)を記憶しておき、上記
リプライコマンドを発行するときのデスティネーショ
ンID(DID) として使用する。このとき、マルチプロセッ
サシステムの場合、起動コマンドの発行元の識別子(I
D)、即ち、デスティネーションID(DID) は、一つのプロ
セッサエレメント(PE) 1に対して１つの識別子(ID)が割
り当てられる。

【００４１】図４(f) のフェーズでは、リプライヤ、本
例では、メモリコントローラ(MC) 2は、リードデータを
ドライブする。又、このフェーズ(f) では、起動コマン
ドを送出したプロセッサエレメント(PE) 1は、上記メ
モリコントローラ(MC) 2がドライブしているリードデー
タの、入力バッファ 14 への格納タイミングを送出す
る。

【００４２】そして、図４(g) のフェーズで、該プロセ
ッサエレメント(PE) 1は、メモリコントローラ(MC) 2が
ドライブしていたリードデータを入力バッファ 14 に格
納する。

【００４３】このようにして、各プロセッサエレメント
(PE) 1が、自己の獲得したバスタイミングを使用して、
単独に、リード, ライト等のアクセス動作を実行するこ
とができる。尚、図４でのバス状態(TG)は、図２の場合
と同じことを指示している。

【００４４】以上のように、本発明のデータ処理システ
ムでは、各プロセッサエレメント(PE) 1内のモードレジ
スタ 12 に所定の動作モード、例えば、マルチプロセッ
サモードを設定することで、各プロセッサエレメント(P
E) 1は、独立して動作することができるようになる。即
ち、データ処理システムの構成を変更することなく、動
作モードを変更するだけで、容易に異なるデータ処理シ
ステムとして動作させることができる。又、プロセッサ
エレメント(PE) 1を増設する場合、複数有するのはプロ
セッサエレメント(PE) 1のみであり、メモリコントロー
ラ(MC) 2は共通バス 3上に接続されたプロセッサエレメ
ント(PE) 1の識別子(ID)との違いを認識するだけで良
い。

【００４５】このように、本発明のデータ処理システム
は、同じ構成のプロセッサエレメント(PE)を共通バスに
複数個接続したデータ処理システムにおいて、該複数個
のプロセッサエレメント(PE)の内の、例えば、一方をマ
スタ装置とし、他方をスレーブ装置とし、該マスタ装置
とスレーブ装置を“対”にしたペアプロセッサエレメン
ト (ペアＰＥ）が１つ、又は複数個存在するシステムで
あって、前記ペアプロセッサエレメント（ペアＰＥ）を
構成している、前記マスタ装置とスレーブ装置間で同期
運転を行う際、マスタ装置が上記共通バスにデータを出
力中は、スレーブ装置はデータの出力を抑止して、上記
マスタ装置が共通バスに出力したデータを保持し、該保
持したデータとスレーブ装置が出力するデータと比較す
る比較手段を備えて、前記比較手段で一致を判定するこ
とにより、同期運転の維持を判定するように構成し、動
作モードを変更するだけで、マルチプロセッサシステム
としても動作できるようにしたところに特徴がある。

【００４６】

【発明の効果】以上、詳細に説明したように、本発明の
データ処理システムによれば、例えば、スレーブ装置 1
b に、バスデータの比較動作を纏めることができ、ペア
プロセッサエレメント（ペアＰＥ）の増加に伴う比較器
を増設することなく、プロセッサエレメント(PE) 1の出
力バスに対する影響 (出力バス長の増大、該出力バス長
の増大に伴い動作周波数の制限) を無くして、各ペアプ
ロセッサエレメント（ペアＰＥ）での同期運転をするこ
とがてきる。

【００４７】又、各プロセッサエレメント(PE) 1に設け
られている動作モード設定手段 (モードレジスタ、モー
ド設定ピン) 12に、所定の動作モード (マルチプロセッ
サモード) を設定するだけで、該当のプロセッサエレメ
ント(PE) 1を単独に動作させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示した図

【図２】二重化システムの動作タイムチャート例を示し
た図

【図３】マルチプロセッサシステムの構成例を示した図

【図４】マルチプロセッサシステムの動作タイムチャー
ト例を示した図

【図５】起動コマンドとリプライコマンドのフォーマッ
ト例を示した図

【図６】従来のデータ処理システムを説明する図

【符号の説明】

1 プロセッサエレメント(PE) 1a マスタ装置、第１のプロセッサエレメント 1b スレーブ装置、第２のプロセッサエレメント 2 メモリコントローラ(MC) 3 共通バス 4 比較器 10 比較手段、バスデータ比較判定部 11 判定手段、内部生成信号比較判定部 12 動作モード設定手段、モードレジスタ 13 バスサイクル生成部 14 入力バッファ 15 出力バッフ
ァ 16 比較バッファ 17a,17b ゲートバスサイクル信号バス制御信号の伝達手段起動コマンドリプライコマンド

───────────────────────────────────────────────────── フロントページの続き (72)発明者船木淳神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者篠原聡神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】同じ構成の複数個のプロセッサエレメント
と、各プロセッサエレメントからの起動コマンドに対し
て応答データを出力する応答装置とを共通バスに接続し
たデータ処理システムにおいて、該複数個のプロセッサ
エレメントの内の一方を第１のプロセッサエレメントと
し、他方を第２のプロセッサエレメントとし、該第１の
プロセッサエレメントと第２のプロセッサエレメントを
“対”にしたペアプロセッサエレメントが存在するシス
テムであって、前記ペアプロセッサエレメントの第１のプロセッサエレ
メントと第２のプロセッサエレメント間で同期運転を行
う際、第１のプロセッサエレメントが上記共通バスにデ
ータを出力中は、第２のプロセッサエレメントはデータ
の出力を抑止して、上記第１のプロセッサエレメントが
共通バスに出力したデータを保持し、該保持したデータ
と第２のプロセッサエレメントが出力するデータと比較
する比較手段を備えて、前記比較手段で一致を判定することにより、第１のプロ
セッサエレメントと第２のプロセッサエレメントとの間
での同期運転の維持を判定することを特徴とするデータ
処理システム。
【請求項２】同じ構成の複数個のプロセッサエレメント
と、各プロセッサエレメントからの起動コマンドに対し
て応答データを出力する応答装置とを共通バスに接続し
たデータ処理システムにおいて、該複数個のプロセッサ
エレメントの内の一方を第１のプロセッサエレメントと
し、他方を第２のプロセッサエレメントとし、該第１の
プロセッサエレメントと第２のプロセッサエレメントを
“対”にしたペアプロセッサエレメントが存在するシス
テムであって、前記第１のプロセッサエレメントと第２のプロセッサエ
レメントの内部で生成される信号を、“対”を形成して
いるプロセッサエレメント同士で専用の信号線で伝達す
る伝達手段と、前記第１のプロセッサエレメントと第２のプロセッサエ
レメントのそれぞれで、上記伝達された信号が自己の信
号と一致しているか否かを判定する判定手段とを備え
て、前記判定手段で一致を判定することにより、第１のプロ
セッサエレメントと第２のプロセッサエレメントとの間
の同期運転の維持を判定することを特徴とするデータ処
理システム。
【請求項３】請求項１、又は請求項２に記載のデータ処
理システムであって、前記共通バスに接続されている応
答装置からの応答を受信した以降の動作サイクルで、前
記比較手段による一致の判定を開始すること、又は前記
判定手段による一致の判定を行うことを特徴とするデー
タ処理システム。
【請求項４】請求項１、又は請求項２に記載のデータ処
理システムであって、前記共通バスに接続されているプ
ロセッサエレメント内に動作モード設定手段を設けて、前記動作モード設定手段に所定の動作モードを設定する
ことにより、それぞれのプロセッサエレメントが単独で
データ処理を行うことを特徴とするデータ処理システ
ム。