JPS5837725A - バスライン占有制御方式 - Google Patents
バスライン占有制御方式Info
- Publication number
- JPS5837725A JPS5837725A JP13542881A JP13542881A JPS5837725A JP S5837725 A JPS5837725 A JP S5837725A JP 13542881 A JP13542881 A JP 13542881A JP 13542881 A JP13542881 A JP 13542881A JP S5837725 A JPS5837725 A JP S5837725A
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- JP
- Japan
- Prior art keywords
- line
- signal
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- occupancy control
- unit
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/374—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a self-select method with individual priority code comparator
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、処理装置、記憶装置及び入力装置などの単位
装置ＯＩＩ数個が共通パスラインに接続されているとき
、前記単位装置のうち唯一の単位装置にのみ共通パスラ
インを専有させろようＫしたパスライン占有制御方式に
関する。
装置ＯＩＩ数個が共通パスラインに接続されているとき
、前記単位装置のうち唯一の単位装置にのみ共通パスラ
インを専有させろようＫしたパスライン占有制御方式に
関する。
電子計算機等の情報処理システムでは、処理装置、記憶
装置、入力装置などの単位装置が共通パスラインに接続
され、各単位装置間で相互に情報伝送を行う方式がある
。仁の方式では。
装置、入力装置などの単位装置が共通パスラインに接続
され、各単位装置間で相互に情報伝送を行う方式がある
。仁の方式では。
任意時間に共通パスラインを使用できる単位鋏置祉唯一
つである九め、各単位装置は情報転送の前に共通バス使
用要求を発して共通バス取得を試みる。そして、複数の
単位装置が同時に共通パス使用要求を発した場合、最も
優先度の高い装置に共通パス使用権が与えられる。
つである九め、各単位装置は情報転送の前に共通バス使
用要求を発して共通バス取得を試みる。そして、複数の
単位装置が同時に共通パス使用要求を発した場合、最も
優先度の高い装置に共通パス使用権が与えられる。
さて、従来の共通パスライン占有制御方式にはいくつか
の方式があるが、共通パスラインの動作及び機能を停止
させゐことなく各装置を切離し九り、又は各装置の電源
を切ることが可能な方式として、４１公昭５４−１５１
９３号公１１１Ｋ示された方式がある。
の方式があるが、共通パスラインの動作及び機能を停止
させゐことなく各装置を切離し九り、又は各装置の電源
を切ることが可能な方式として、４１公昭５４−１５１
９３号公１１１Ｋ示された方式がある。
この方式では、共通パスラインに複数の単位装置の優先
度信号が送受される複数本の占有制御線が設けられゐ、
各単位装置は仁の占有制御＃にワイヤドオア結合されて
いる。単位装置がバス取得を試みるとき、単位装置はそ
れぞれに割付けられた優先度信号を占有制御線の最も高
位を示す一本から順に送出していく、この信号は占有制
御線上でワイドオアがとられる喪め。
度信号が送受される複数本の占有制御線が設けられゐ、
各単位装置は仁の占有制御＃にワイヤドオア結合されて
いる。単位装置がバス取得を試みるとき、単位装置はそ
れぞれに割付けられた優先度信号を占有制御線の最も高
位を示す一本から順に送出していく、この信号は占有制
御線上でワイドオアがとられる喪め。
仮に占有制御線にこの信号よりも高位の信号が発せられ
ていた場合、占有制御線上の信号値と艙記単位装置から
出力された優先度信号の値とは異なる。仁の両信号値の
差異は、単位装置が具備し友比較器によって現在出力し
ている優先度信号と占有制御線上の信号との比較がなさ
れることＫより検出される。そして、送出している優先
度信号が占有制御線に表われている信号に比べて低位で
なければ、占有制御線の次の１本に次の優先度信号を送
出する。また送出して−る優先度信号が低位であれば次
の優先度信号の送出を中止する。このようにして、単位
装置に割付けられた優先度信号すべてのｆＩｉについて
占有制御線上の値と一致がとれたとき、該単位装置Ｏみ
が共通パスラインを占有できるのである。
ていた場合、占有制御線上の信号値と艙記単位装置から
出力された優先度信号の値とは異なる。仁の両信号値の
差異は、単位装置が具備し友比較器によって現在出力し
ている優先度信号と占有制御線上の信号との比較がなさ
れることＫより検出される。そして、送出している優先
度信号が占有制御線に表われている信号に比べて低位で
なければ、占有制御線の次の１本に次の優先度信号を送
出する。また送出して−る優先度信号が低位であれば次
の優先度信号の送出を中止する。このようにして、単位
装置に割付けられた優先度信号すべてのｆＩｉについて
占有制御線上の値と一致がとれたとき、該単位装置Ｏみ
が共通パスラインを占有できるのである。
このパスライン占有制御方式は、各単位装置が主体とな
って共通パスラインの取得が行われるため、各単位装置
を共通パスラインから切り離すことができ、また、優先
度が物理的な実装位置によらないという利点がある。
って共通パスラインの取得が行われるため、各単位装置
を共通パスラインから切り離すことができ、また、優先
度が物理的な実装位置によらないという利点がある。
しかし、上述し走力式では、ＩＩ数本の占有制御線を必
要とするため、比較器等のハードウェアが複雑となる。
要とするため、比較器等のハードウェアが複雑となる。
また、必然的に共通パスラインの本数が増加するため配
線面、：Ｆスト面で本問題がある。更に、接続する単位
装置の数を増加した場合、占有制御線の本数を増加させ
ねばならずシステムの融通性に欠けるという間輪もある
。
線面、：Ｆスト面で本問題がある。更に、接続する単位
装置の数を増加した場合、占有制御線の本数を増加させ
ねばならずシステムの融通性に欠けるという間輪もある
。
本発明は、前述したパスライン占有制御方式の改良に係
るもので、上述し九問題点を解決すゐために、１本の占
有制御線によるパスライン占有制御方式を提出すること
を目的とする。
るもので、上述し九問題点を解決すゐために、１本の占
有制御線によるパスライン占有制御方式を提出すること
を目的とする。
以下０本発明の実施例により９本発明のパスライン占有
制御方式を詳細に説明する。
制御方式を詳細に説明する。
第１図は共通パスラインに接続される各単位装置に具備
されたパス取得制御装會のブロック図である。
されたパス取得制御装會のブロック図である。
１は共通パス上でバス取得処理が実行中であることを示
すフリップ７０ツブである。２はパス取得処理に必要な
タイＺング ブロックを発生する回路である。３はこの
単位装置でバス使用要求が発生したヒとを記憶するフリ
ップフルツブである。４はこのパス取得装置がバス取得
処理を始めたこと管示す７リツプフ四ツブである。５は
このバス取得装置がバス取得処理を開始し九ことを装置
内部と他の単位装置に通知するための信号（処理開始信
号）を発生する回路である。６は前記回路５から出力さ
れる処理開始信号を受けて、前記タイミング信号発生回
路２から出力されるタイ２ング・クロックに同期して、
予めこの単位装置に割当てられた占有アドレス情報を高
位から１ビツトずつ出力する占有アドレス情報発生回路
である。７は前記回路６から出力され光占有アドレス情
報と後述する占有制御１１１１１ Ｋあられれている値
とを比較する回路である。８社この単位装置がパスを取
得したことを示すフリップフロップである。９は各単位
装置間で、前記占有アドレス情報送出の同期をとる（送
出される占有アドレス情報の位をそろえる）ためのタイ
ミング信号を各単位装置に供給するタイミング信号線で
ある。１０はいずれかの単位装置がバス取得処理を開始
していることを示すスタート信号が送出されるスタート
信号線である。１１は前記占有アドレス情報が送出され
る１本の占有制御線である。１２゜１３．１４はそれぞ
れタイミング信号線９．スタート信号４１１０．占有制
御線１１よの信号を受信するレシーブゲートである。１
５．１６はそれぞれスタート信号線１０．占有制御ｍ１
１に接続されたドライブゲートである。特に、ドライ、
ブゲート１６はオープンコレクタ出力となっている。
すフリップ７０ツブである。２はパス取得処理に必要な
タイＺング ブロックを発生する回路である。３はこの
単位装置でバス使用要求が発生したヒとを記憶するフリ
ップフルツブである。４はこのパス取得装置がバス取得
処理を始めたこと管示す７リツプフ四ツブである。５は
このバス取得装置がバス取得処理を開始し九ことを装置
内部と他の単位装置に通知するための信号（処理開始信
号）を発生する回路である。６は前記回路５から出力さ
れる処理開始信号を受けて、前記タイミング信号発生回
路２から出力されるタイ２ング・クロックに同期して、
予めこの単位装置に割当てられた占有アドレス情報を高
位から１ビツトずつ出力する占有アドレス情報発生回路
である。７は前記回路６から出力され光占有アドレス情
報と後述する占有制御１１１１１ Ｋあられれている値
とを比較する回路である。８社この単位装置がパスを取
得したことを示すフリップフロップである。９は各単位
装置間で、前記占有アドレス情報送出の同期をとる（送
出される占有アドレス情報の位をそろえる）ためのタイ
ミング信号を各単位装置に供給するタイミング信号線で
ある。１０はいずれかの単位装置がバス取得処理を開始
していることを示すスタート信号が送出されるスタート
信号線である。１１は前記占有アドレス情報が送出され
る１本の占有制御線である。１２゜１３．１４はそれぞ
れタイミング信号線９．スタート信号４１１０．占有制
御線１１よの信号を受信するレシーブゲートである。１
５．１６はそれぞれスタート信号線１０．占有制御ｍ１
１に接続されたドライブゲートである。特に、ドライ、
ブゲート１６はオープンコレクタ出力となっている。
この念め、このドライブゲート１６から出力される占有
アドレス情報は占有制御線１１上でワイヤードオアがと
られ、占有制御線１１に論理“０＃、論理“１＃の信号
が同時に出力されたとき一意的にいずれか一方の値に決
定される。
アドレス情報は占有制御線１１上でワイヤードオアがと
られ、占有制御線１１に論理“０＃、論理“１＃の信号
が同時に出力されたとき一意的にいずれか一方の値に決
定される。
本実施例では論、Ｉｌ”ｌ”の信号が優先される。１７
゜１８はインバータゲートである。１９．２０はＡＮＤ
ゲートでああ、 ２１はＯＲゲートである。
゜１８はインバータゲートである。１９．２０はＡＮＤ
ゲートでああ、 ２１はＯＲゲートである。
次に、第２図を参照して本実施例の動作を説明する。第
２図はバス取得装置の動作タイミングチャートでわゐ。
２図はバス取得装置の動作タイミングチャートでわゐ。
この単位装置内部でバス使用要求が発せられると、バス
取得要求信号が信号線２２を介してフリップ７謬ツブ（
以下ＦＦと記す）３のセクト但）端子に入力しＩＦＰ３
をセットする。このとき、他の単位装置の占有制御装置
によ抄バス取得処理が行われているとＦＦ１がセットさ
れている九め、ＡＮＤゲート１９ではＡＮＤ条件がとれ
ない、今、ｐｒｌがリセットされているとする。パス取
得要求信号によってＦＦ３がセットされると、ＡＮＤゲ
ート１９のＡＮＤ条件がとれ、更１ＣＯＲゲー）２１を
介してＦ’Ｆ４がセットされる。１Ｆｔ４（暉輿；ット
°畜れ香とそのＱ出力信号により回路５が動作して、信
号線２３にに処理開始信号が出力される。この処理開始
信号はドライブゲート１５を介してスタート信号線１０
に出力される。この結果、この処理開始信号はレシーブ
ゲート１３、信号線２４を介してＦＦ１に入力し、ＦＰ
Ｉがセットされる（同様に他の単位装置の占有制御装置
に具備され九ＰＦ１もセットされる）、ＦＦＩがセット
されるとそのＱ出力信号によ抄タイミング発生回路２が
動作し、信号線２５，２６．２７にそれぞれタイ電ング
慣号ＴＡ、ＴＢ、ＴＣを出力する。
取得要求信号が信号線２２を介してフリップ７謬ツブ（
以下ＦＦと記す）３のセクト但）端子に入力しＩＦＰ３
をセットする。このとき、他の単位装置の占有制御装置
によ抄バス取得処理が行われているとＦＦ１がセットさ
れている九め、ＡＮＤゲート１９ではＡＮＤ条件がとれ
ない、今、ｐｒｌがリセットされているとする。パス取
得要求信号によってＦＦ３がセットされると、ＡＮＤゲ
ート１９のＡＮＤ条件がとれ、更１ＣＯＲゲー）２１を
介してＦ’Ｆ４がセットされる。１Ｆｔ４（暉輿；ット
°畜れ香とそのＱ出力信号により回路５が動作して、信
号線２３にに処理開始信号が出力される。この処理開始
信号はドライブゲート１５を介してスタート信号線１０
に出力される。この結果、この処理開始信号はレシーブ
ゲート１３、信号線２４を介してＦＦ１に入力し、ＦＰ
Ｉがセットされる（同様に他の単位装置の占有制御装置
に具備され九ＰＦ１もセットされる）、ＦＦＩがセット
されるとそのＱ出力信号によ抄タイミング発生回路２が
動作し、信号線２５，２６．２７にそれぞれタイ電ング
慣号ＴＡ、ＴＢ、ＴＣを出力する。
これらのタイミング信号ＴＡ、ＴＢ、ＴＣはタイ（ング
信号線９かもレシーブゲート１２を介して入力するタイ
ミング信号に同期した信号である。
信号線９かもレシーブゲート１２を介して入力するタイ
ミング信号に同期した信号である。
一方１回路５から出力される処理開始信号によって回路
６が動作を開始し、タイミング信号ＴＢＫ従９て、占有
アドレス情報の鰻上位ビットを出力する。このとき、ド
ライブゲート１６はドＦ４のＱ出力信号によってイネー
ブル状態になっているので、前記最上位ビットの信号は
ドライブゲート１６を介して占有制御線１１に送出され
る。今かりに回路６から出力される最上位ビットが論理
“Ｏ′ｍであるとする。この時点で、同時に他の単位装
置の占有制御装置から論理′１”の占有アドレス情報が
占有制御線１１に出力されていると、この占有制御線ｌ
ｌ上ではワイヤードＯａがとられて論理′１＃の信号が
優先される。比較回路７では、タイミング信号ＴＨに従
って回路６から出力された占有アドレス情報信号と占有
制御線１１上の信号との比較がなされている。上述のよ
うに、他の単位装置の占有制御装置から優先度の高い占
有アドレス情報信号が出力されていると比較回路７では
一致がとられない、この時、比較回路）から不一致信号
が出力される。この不一致信号は信号線２８．ＡＮＤゲ
ート２０（ＦＦ８はリセットされてφるので）を介して
ＦＦ４のリセット（へ）端子に入力し、ＦＦ４がリセッ
トされる。これゆＩ（ス取得ができなかつ九ことを示し
、ＦＦ４がリセットされるためドライブゲート１６は出
力不可となり、は路６からの占有アドレス情報の次位ビ
ット以降の信号は占有制御線１１に出力されない。また
１回路５からのスタート信号の送出も中止される。この
時、ＦＦ３はセットされた１１であるので、先に述べ大
他の単位装置の占有制＃装置のパス取得処理が完了し、
ＦＦＩがリセットされると再度ＦＦ３からの信号により
パス取得処理が開始される。
６が動作を開始し、タイミング信号ＴＢＫ従９て、占有
アドレス情報の鰻上位ビットを出力する。このとき、ド
ライブゲート１６はドＦ４のＱ出力信号によってイネー
ブル状態になっているので、前記最上位ビットの信号は
ドライブゲート１６を介して占有制御線１１に送出され
る。今かりに回路６から出力される最上位ビットが論理
“Ｏ′ｍであるとする。この時点で、同時に他の単位装
置の占有制御装置から論理′１”の占有アドレス情報が
占有制御線１１に出力されていると、この占有制御線ｌ
ｌ上ではワイヤードＯａがとられて論理′１＃の信号が
優先される。比較回路７では、タイミング信号ＴＨに従
って回路６から出力された占有アドレス情報信号と占有
制御線１１上の信号との比較がなされている。上述のよ
うに、他の単位装置の占有制御装置から優先度の高い占
有アドレス情報信号が出力されていると比較回路７では
一致がとられない、この時、比較回路）から不一致信号
が出力される。この不一致信号は信号線２８．ＡＮＤゲ
ート２０（ＦＦ８はリセットされてφるので）を介して
ＦＦ４のリセット（へ）端子に入力し、ＦＦ４がリセッ
トされる。これゆＩ（ス取得ができなかつ九ことを示し
、ＦＦ４がリセットされるためドライブゲート１６は出
力不可となり、は路６からの占有アドレス情報の次位ビ
ット以降の信号は占有制御線１１に出力されない。また
１回路５からのスタート信号の送出も中止される。この
時、ＦＦ３はセットされた１１であるので、先に述べ大
他の単位装置の占有制＃装置のパス取得処理が完了し、
ＦＦＩがリセットされると再度ＦＦ３からの信号により
パス取得処理が開始される。
前述したように９回路６から占有アドレス情報の最上位
ビットが出力され、この最−Ｆ位ビット信号が占有制御
線１１に送出されたとき、この最上位ビット信号の優先
度が高い（本実流側ではｌ！ａＩＪｌ”ｌ”）か、また
は２他の単位装置から同時にバス取得要求がない場合Ｋ
Ｆｉ。
ビットが出力され、この最−Ｆ位ビット信号が占有制御
線１１に送出されたとき、この最上位ビット信号の優先
度が高い（本実流側ではｌ！ａＩＪｌ”ｌ”）か、また
は２他の単位装置から同時にバス取得要求がない場合Ｋ
Ｆｉ。
回路６から送出された信号と占有制御線！ｌ上の信号と
が一致する。この一致が比較回路７で検出されると比較
回路７は信号の出力を行わない。この結果、タイミング
信号ＴＨに同期して占有アドレス情報の次位ビット信号
が回路６から出力され、イネーブル状態にあるドライブ
ゲート１６を介して占有制御＃ＩＩ Ｋ送出される。
が一致する。この一致が比較回路７で検出されると比較
回路７は信号の出力を行わない。この結果、タイミング
信号ＴＨに同期して占有アドレス情報の次位ビット信号
が回路６から出力され、イネーブル状態にあるドライブ
ゲート１６を介して占有制御＃ＩＩ Ｋ送出される。
以上のようにして、占有アドレス情報の最下位ビットま
で１回路６から出力される信号と占有制御線１１上の信
号との一致が比較回路７においてとれたならば、パス取
得が成功したことを意味すゐ、仁の時点で、タイミング
信号ＴＣがタイＺング発生回路２から出力され、信号線
２７を介してＦＦＪＩの７ａツク（ＣＫ）端子に入力す
る。Ｆ′ＩＰ８０Ｄ端子にはセット状１１にあるＰＰ４
のｑ出力信号が入力している九め、タイミング信号ＴＯ
の入力ＫＫよってＦＦ８がセットされゐ、仁の結果？７
３がリセットされる。
で１回路６から出力される信号と占有制御線１１上の信
号との一致が比較回路７においてとれたならば、パス取
得が成功したことを意味すゐ、仁の時点で、タイミング
信号ＴＣがタイＺング発生回路２から出力され、信号線
２７を介してＦＦＪＩの７ａツク（ＣＫ）端子に入力す
る。Ｆ′ＩＰ８０Ｄ端子にはセット状１１にあるＰＰ４
のｑ出力信号が入力している九め、タイミング信号ＴＯ
の入力ＫＫよってＦＦ８がセットされゐ、仁の結果？７
３がリセットされる。
４た。ＦＦ８のＱ出力信号祉パス取得信号として信号Ｓ
ＺＳを介して単位装置内部に送出される。
ＺＳを介して単位装置内部に送出される。
以上９本発明のパスライン専有制御方式を一実施例をあ
けて詳細に説明した０本発明のパスライン専有制御方式
によれば各単位装置が主体となって共通パスツインの取
得が行われるため。
けて詳細に説明した０本発明のパスライン専有制御方式
によれば各単位装置が主体となって共通パスツインの取
得が行われるため。
各単位装置を共通パスラインから切り離すことができ、
また、優先度が物理的な実値位置によらな−という利点
がある。しかも９本発明はこれを簡単なハードウェアで
実現している。ｔた１本発明によれば、共通パスライン
に接続される単位装置が増加した場合、各単位装置に割
付けられゐ占有アドレス情報とタイミング信号を変更す
るのみで対処できる九めシステムの融通性が大きいとい
う利点がある。
また、優先度が物理的な実値位置によらな−という利点
がある。しかも９本発明はこれを簡単なハードウェアで
実現している。ｔた１本発明によれば、共通パスライン
に接続される単位装置が増加した場合、各単位装置に割
付けられゐ占有アドレス情報とタイミング信号を変更す
るのみで対処できる九めシステムの融通性が大きいとい
う利点がある。
一第１図は本発明による占有制御装置の一実施例のブロ
ック図、第２図は実施例の装置の動作タイ２ングチヤー
トである。 ２・・・タイミング信号発生回路 ６・・・占有アドレス情報発生回路 １・・・比較回路 １０・・・タイ２ング信号線 １１−・・占有制御線 ２５−・タイミング信号ＴＡ信号線 ２６・・・タイにング信号ＴＢ信号線 ＊ｒ−・・タインング信号ＴＣ信号線
ック図、第２図は実施例の装置の動作タイ２ングチヤー
トである。 ２・・・タイミング信号発生回路 ６・・・占有アドレス情報発生回路 １・・・比較回路 １０・・・タイ２ング信号線 １１−・・占有制御線 ２５−・タイミング信号ＴＡ信号線 ２６・・・タイにング信号ＴＢ信号線 ＊ｒ−・・タインング信号ＴＣ信号線
Claims (1)
- 【特許請求の範囲】 処理装置、記憶装置及び入出力装置などの単位装置の複
数個が共通パスラインに接続されているとき、前記単位
装置のうち唯一の学位装置にのみ前記共通パスラインを
専有させるようにしたパスライン占有制御方式において
。 前記共通パスラインには、前記単位装置が各装置に割当
てられた占有アドレス情報が高位ビットからシリアルに
１ビツトずつ送受され、同時に送られた二値の内一方が
他方よ抄優先性をもつ１本の占有制御線と、各単位装置
間で前記アドレス情報送出の同期をとるためのタイミン
グ信号を各単位装置に供給するタイミング信号線とが設
けられ、各単位装置はパスライン取得動作の開始により
前記タイ２ング信号に同期して前記アドレス情報を高位
ビットから１ピツ・トずつ前記占有制御線に出力する手
段と、この出力された値と前記占有制御線上の値とを比
較する手段とを具備し。 出力された値と占有制御線上の値とが不一致であるとき
次ビットのアドレス情報の出力を中止し、再度パス取得
動作を開始し、前記出力され喪値と占有制御線上の値が
一致したときは次ビットのアドレス情報の出力を行い。 アドレス情報すべてのピットで一致がとれたとき、当該
単位装置のパスライン取得動作が完了することを特徴と
したパスライン占有制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13542881A JPS5837725A (ja) | 1981-08-31 | 1981-08-31 | バスライン占有制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13542881A JPS5837725A (ja) | 1981-08-31 | 1981-08-31 | バスライン占有制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5837725A true JPS5837725A (ja) | 1983-03-05 |
Family
ID=15151492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13542881A Pending JPS5837725A (ja) | 1981-08-31 | 1981-08-31 | バスライン占有制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837725A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02500306A (ja) * | 1986-12-23 | 1990-02-01 | ベル、コミュニケーションズ、リサーチ、インコーポレーテッド | 並列処理状態整合 |
| JPH0553981A (ja) * | 1991-08-28 | 1993-03-05 | Sharp Corp | バス調停回路 |
| US6405272B1 (en) | 1996-06-27 | 2002-06-11 | Interdigital Technology Corporation | System and method for arbitration of a plurality of processing modules |
-
1981
- 1981-08-31 JP JP13542881A patent/JPS5837725A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02500306A (ja) * | 1986-12-23 | 1990-02-01 | ベル、コミュニケーションズ、リサーチ、インコーポレーテッド | 並列処理状態整合 |
| JPH0553981A (ja) * | 1991-08-28 | 1993-03-05 | Sharp Corp | バス調停回路 |
| US6405272B1 (en) | 1996-06-27 | 2002-06-11 | Interdigital Technology Corporation | System and method for arbitration of a plurality of processing modules |
| US6823412B2 (en) | 1996-06-27 | 2004-11-23 | Interdigital Technology Corporation | System and method for arbitration of a plurality of processing modules |
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