JPH10190426A - 半導体装置用高耐圧プッシュプル出力回路 - Google Patents
半導体装置用高耐圧プッシュプル出力回路Info
- Publication number
- JPH10190426A JPH10190426A JP8341125A JP34112596A JPH10190426A JP H10190426 A JPH10190426 A JP H10190426A JP 8341125 A JP8341125 A JP 8341125A JP 34112596 A JP34112596 A JP 34112596A JP H10190426 A JPH10190426 A JP H10190426A
- Authority
- JP
- Japan
- Prior art keywords
- transistor element
- voltage
- withstand voltage
- circuit
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01825—Coupling arrangements, impedance matching circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 半導体装置用高耐圧プッシュプル出力回路の
チップサイズを小さくする。 【解決手段】 電源端子ＨＶＣＣとグランド端子ＧＮＤ
との間に、制御用トランジスタ素子Ｑ１と耐圧用トラン
ジスタ素子Ｑ３を直列的に縦積みして設け、同様に、耐
圧用トランジスタ素子Ｑ４と制御用トランジスタ素子Ｑ
２を直列的に縦積みして設ける。トランジスタ素子Ｑ３
とトランジスタ素子Ｑ４との間に出力端子ＯＵＴを設け
る。電源端子ＨＶＣＣからの１２Ｖの電圧電源をバイア
ス回路ＢＩで分圧することにより低圧化して、６Ｖの電
圧で耐圧用トランジスタ素子Ｑ３、Ｑ４のベースに、ベ
ース電源として供給する。出力がロウの場合は、１２Ｖ
の電圧電源を制御用トランジスタ素子Ｑ１と耐圧用トラ
ンジスタ素子Ｑ３とでおおよそ１／２づつ分圧する。出
力がハイの場合は、耐圧用トランジスタ素子Ｑ４と制御
用トランジスタ素子Ｑ２とでおおよそ１／２づつ分圧す
る。これにより、耐圧の低いトランジスタ素子を用いて
高い耐圧を有するプッシュプル出力回路を構成すること
ができる。
チップサイズを小さくする。 【解決手段】 電源端子ＨＶＣＣとグランド端子ＧＮＤ
との間に、制御用トランジスタ素子Ｑ１と耐圧用トラン
ジスタ素子Ｑ３を直列的に縦積みして設け、同様に、耐
圧用トランジスタ素子Ｑ４と制御用トランジスタ素子Ｑ
２を直列的に縦積みして設ける。トランジスタ素子Ｑ３
とトランジスタ素子Ｑ４との間に出力端子ＯＵＴを設け
る。電源端子ＨＶＣＣからの１２Ｖの電圧電源をバイア
ス回路ＢＩで分圧することにより低圧化して、６Ｖの電
圧で耐圧用トランジスタ素子Ｑ３、Ｑ４のベースに、ベ
ース電源として供給する。出力がロウの場合は、１２Ｖ
の電圧電源を制御用トランジスタ素子Ｑ１と耐圧用トラ
ンジスタ素子Ｑ３とでおおよそ１／２づつ分圧する。出
力がハイの場合は、耐圧用トランジスタ素子Ｑ４と制御
用トランジスタ素子Ｑ２とでおおよそ１／２づつ分圧す
る。これにより、耐圧の低いトランジスタ素子を用いて
高い耐圧を有するプッシュプル出力回路を構成すること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置用高耐
圧プッシュプル出力回路に関し、特に高電圧電源を用い
るシステムのＩＣやＬＳＩに使用される半導体装置用高
耐圧プッシュプル出力回路に関する。
圧プッシュプル出力回路に関し、特に高電圧電源を用い
るシステムのＩＣやＬＳＩに使用される半導体装置用高
耐圧プッシュプル出力回路に関する。
【０００２】
【従来の技術】従来、半導体装置用高耐圧プッシュプル
出力回路に用いられるトランジスタ素子の選択にあたっ
ては、この半導体装置用高耐圧プッシュプル出力回路に
用いられる最大の電圧に合わせて、トランジスタ素子が
選ばれていた。すなわち、使用する最大電圧以上のコレ
クタ・エミッタ耐圧ＶCEOを有するトランジスタ素子が
選ばれていた。例えば、半導体装置用高耐圧プッシュプ
ル出力回路に１２Ｖ〜１８Ｖの電圧電源を用いる場合、
コレクタ・エミッタ耐圧ＶCEOが１８Ｖである１８Ｖ耐
圧のトランジスタ素子が選択されていた。
出力回路に用いられるトランジスタ素子の選択にあたっ
ては、この半導体装置用高耐圧プッシュプル出力回路に
用いられる最大の電圧に合わせて、トランジスタ素子が
選ばれていた。すなわち、使用する最大電圧以上のコレ
クタ・エミッタ耐圧ＶCEOを有するトランジスタ素子が
選ばれていた。例えば、半導体装置用高耐圧プッシュプ
ル出力回路に１２Ｖ〜１８Ｖの電圧電源を用いる場合、
コレクタ・エミッタ耐圧ＶCEOが１８Ｖである１８Ｖ耐
圧のトランジスタ素子が選択されていた。
【０００３】
【発明が解決しようとする課題】一般に、トランジスタ
素子の耐圧とその大きさはほぼ比例する関係にある。こ
のため、耐圧の大きいトランジスタ素子を選択すると、
トランジスタ素子自体の面積が大きくなり、チップサイ
ズも大きくなるという問題があった。例えば図５からわ
かるように、８Ｖ耐圧のトランジスタ素子に比べて、１
８Ｖ耐圧のトランジスタ素子は、その面積が約３．３倍
になる。よって、当然のことながら同じトランジスタ素
子の個数であれば、その差はそのままチップサイズの差
になって現れる。
素子の耐圧とその大きさはほぼ比例する関係にある。こ
のため、耐圧の大きいトランジスタ素子を選択すると、
トランジスタ素子自体の面積が大きくなり、チップサイ
ズも大きくなるという問題があった。例えば図５からわ
かるように、８Ｖ耐圧のトランジスタ素子に比べて、１
８Ｖ耐圧のトランジスタ素子は、その面積が約３．３倍
になる。よって、当然のことながら同じトランジスタ素
子の個数であれば、その差はそのままチップサイズの差
になって現れる。
【０００４】また、このような場合に、すべてのトラン
ジスタ素子にこの１８Ｖの耐圧が要求されることはむし
ろ希である。一般的にはこのような場合に、１８Ｖ耐圧
が要求されるトランジスタ素子は全体の１０％程度であ
り、残りの９０％程度は８Ｖ耐圧のトランジスタ素子で
十分である。しかし、１つのチップに１８Ｖ耐圧のトラ
ンジスタ素子と、８Ｖ耐圧のトランジスタ素子を混在さ
せて形成することは、極めて困難である。なぜなら、ト
ランジスタ素子の耐圧の相違によって、そのトランジス
タ素子を成形するのに必要とする拡散層の深さ等の基本
的構造に違いがあるからである。すなわち、一方の耐圧
のトランジスタ素子に拡散層の深さ等の基本的構造を合
わせると、他方の耐圧のトランジスタ素子には合わなく
なり、同一の製造プロセスでチップを製造することがで
きなくなるのである。
ジスタ素子にこの１８Ｖの耐圧が要求されることはむし
ろ希である。一般的にはこのような場合に、１８Ｖ耐圧
が要求されるトランジスタ素子は全体の１０％程度であ
り、残りの９０％程度は８Ｖ耐圧のトランジスタ素子で
十分である。しかし、１つのチップに１８Ｖ耐圧のトラ
ンジスタ素子と、８Ｖ耐圧のトランジスタ素子を混在さ
せて形成することは、極めて困難である。なぜなら、ト
ランジスタ素子の耐圧の相違によって、そのトランジス
タ素子を成形するのに必要とする拡散層の深さ等の基本
的構造に違いがあるからである。すなわち、一方の耐圧
のトランジスタ素子に拡散層の深さ等の基本的構造を合
わせると、他方の耐圧のトランジスタ素子には合わなく
なり、同一の製造プロセスでチップを製造することがで
きなくなるのである。
【０００５】そこで本発明は、前記課題に鑑みてなされ
たものであり、その目的は、小型の低耐圧のトランジス
タ素子を用いて、大型の高耐圧のトランジスタ素子と等
価の回路を実現できるようにして、低耐圧のトランジス
タ素子を形成する１つの製造プロセスにより得られる低
耐圧のトランジスタ素子によって高耐圧性も満足できる
ようにすることにある。すなわち、例えば、９０％程度
の割合で必要となることの多い低耐圧のトランジスタ素
子を形成する製造プロセスで低耐圧のトランジスタ素子
を形成し、このような低耐圧のトランジスタ素子を用い
て、残り１０％程度の割合で必要となる高耐圧のトラン
ジスタ素子と等価の回路を実現しようとするものであ
る。これにより、チップサイズを小さく保ちつつ、高い
電圧電源を用いることができる半導体装置用高耐圧プッ
シュプル出力回路を提供しようとするものである。
たものであり、その目的は、小型の低耐圧のトランジス
タ素子を用いて、大型の高耐圧のトランジスタ素子と等
価の回路を実現できるようにして、低耐圧のトランジス
タ素子を形成する１つの製造プロセスにより得られる低
耐圧のトランジスタ素子によって高耐圧性も満足できる
ようにすることにある。すなわち、例えば、９０％程度
の割合で必要となることの多い低耐圧のトランジスタ素
子を形成する製造プロセスで低耐圧のトランジスタ素子
を形成し、このような低耐圧のトランジスタ素子を用い
て、残り１０％程度の割合で必要となる高耐圧のトラン
ジスタ素子と等価の回路を実現しようとするものであ
る。これにより、チップサイズを小さく保ちつつ、高い
電圧電源を用いることができる半導体装置用高耐圧プッ
シュプル出力回路を提供しようとするものである。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置用高耐圧プッシュプル出力
回路は、第１の電源端子と出力端子との間に設けられた
第１の制御用トランジスタ素子と、前記出力端子と第２
の電源端子との間に設けられた第２の制御用トランジス
タ素子と、入力端子からの入力信号に応じて、前記第１
及び第２の制御用トランジスタ素子のオンとオフとの状
態を切り替えることにより、前記出力端子の出力のロウ
とハイとを切り替えるための切替回路と、を備えた半導
体装置用高耐圧プッシュプル出力回路において、前記第
１の電源端子と前記出力端子との間に前記第１の制御用
トランジスタ素子と直列的に設けられた第１の耐圧用ト
ランジスタ素子と、前記第２の電源端子と前記出力端子
との間に前記第２の制御用トランジスタ素子と直列的に
設けられた第２の耐圧用トランジスタ素子と、前記第１
及び第２の耐圧用トランジスタのベースに、前記第１及
び第２の電源端子から供給される電圧電源を分圧するこ
とにより低圧化して、ベース電源を供給するバイアス回
路と、を備えたことを特徴とする。
め、本発明に係る半導体装置用高耐圧プッシュプル出力
回路は、第１の電源端子と出力端子との間に設けられた
第１の制御用トランジスタ素子と、前記出力端子と第２
の電源端子との間に設けられた第２の制御用トランジス
タ素子と、入力端子からの入力信号に応じて、前記第１
及び第２の制御用トランジスタ素子のオンとオフとの状
態を切り替えることにより、前記出力端子の出力のロウ
とハイとを切り替えるための切替回路と、を備えた半導
体装置用高耐圧プッシュプル出力回路において、前記第
１の電源端子と前記出力端子との間に前記第１の制御用
トランジスタ素子と直列的に設けられた第１の耐圧用ト
ランジスタ素子と、前記第２の電源端子と前記出力端子
との間に前記第２の制御用トランジスタ素子と直列的に
設けられた第２の耐圧用トランジスタ素子と、前記第１
及び第２の耐圧用トランジスタのベースに、前記第１及
び第２の電源端子から供給される電圧電源を分圧するこ
とにより低圧化して、ベース電源を供給するバイアス回
路と、を備えたことを特徴とする。
【０００７】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【０００８】図１及び図２は、形成されたトランジスタ
素子の定格耐圧の２倍の出力電圧を出力可能とした半導
体装置用高耐圧プッシュプル出力回路の回路図であり、
図１はそのバイアス回路部分及び切替回路部分をブロッ
クとした回路図であり、図２はそのブロックを素子化し
た回路図の一例である。
素子の定格耐圧の２倍の出力電圧を出力可能とした半導
体装置用高耐圧プッシュプル出力回路の回路図であり、
図１はそのバイアス回路部分及び切替回路部分をブロッ
クとした回路図であり、図２はそのブロックを素子化し
た回路図の一例である。
【０００９】まず図１に基づいて、本実施形態に係る半
導体装置用高耐圧プッシュプル出力回路の概要を説明す
る。この図１からわかるように、図中右上には電源端子
（第１の電源端子）ＨＶＣＣが設けられている。この電
源端子ＨＶＣＣには１２Ｖの電圧電源が供給されてい
る。この電源端子ＨＶＣＣの下側にはグランド端子（第
２の電源端子）ＧＮＤが設けられている。
導体装置用高耐圧プッシュプル出力回路の概要を説明す
る。この図１からわかるように、図中右上には電源端子
（第１の電源端子）ＨＶＣＣが設けられている。この電
源端子ＨＶＣＣには１２Ｖの電圧電源が供給されてい
る。この電源端子ＨＶＣＣの下側にはグランド端子（第
２の電源端子）ＧＮＤが設けられている。
【００１０】これら電源端子ＨＶＣＣとグランド端子Ｇ
ＮＤとの間には、トランジスタ素子Ｑ１、Ｑ３、Ｑ４、
Ｑ２が設けられている。これらのうちトランジスタ素子
Ｑ３とトランジスタ素子Ｑ４との間には、出力端子ＯＵ
Ｔが設けられている。より詳しくは、電源端子ＨＶＣＣ
と出力端子ＯＵＴとの間には、ＰＮＰトランジスタから
なる制御用トランジスタ素子Ｑ１と耐圧用トランジスタ
素子Ｑ３とが直列的に縦積みされる形で設けられてい
る。すなわち、制御用トランジスタ素子Ｑ１のコレクタ
と耐圧用トランジスタ素子Ｑ３のエミッタとが接続する
形で設けられている。また、出力端子ＯＵＴとグランド
端子ＧＮＤとの間にはＮＰＮトランジスタからなる耐圧
用トランジスタ素子Ｑ４と制御用トランジスタ素子Ｑ２
とが、同様に、直列的に縦積みされる形で設けられてい
る。すなわち、耐圧用トランジスタ素子Ｑ４のエミッタ
と制御用トランジスタ素子Ｑ２のコレクタとが接続する
形で設けられている。これらのトランジスタ素子Ｑ１、
Ｑ２、Ｑ３、Ｑ４は、いずれも、コレクタ・エミッタ耐
圧ＶCEOが８Ｖである８Ｖ耐圧のトランジスタ素子であ
る。
ＮＤとの間には、トランジスタ素子Ｑ１、Ｑ３、Ｑ４、
Ｑ２が設けられている。これらのうちトランジスタ素子
Ｑ３とトランジスタ素子Ｑ４との間には、出力端子ＯＵ
Ｔが設けられている。より詳しくは、電源端子ＨＶＣＣ
と出力端子ＯＵＴとの間には、ＰＮＰトランジスタから
なる制御用トランジスタ素子Ｑ１と耐圧用トランジスタ
素子Ｑ３とが直列的に縦積みされる形で設けられてい
る。すなわち、制御用トランジスタ素子Ｑ１のコレクタ
と耐圧用トランジスタ素子Ｑ３のエミッタとが接続する
形で設けられている。また、出力端子ＯＵＴとグランド
端子ＧＮＤとの間にはＮＰＮトランジスタからなる耐圧
用トランジスタ素子Ｑ４と制御用トランジスタ素子Ｑ２
とが、同様に、直列的に縦積みされる形で設けられてい
る。すなわち、耐圧用トランジスタ素子Ｑ４のエミッタ
と制御用トランジスタ素子Ｑ２のコレクタとが接続する
形で設けられている。これらのトランジスタ素子Ｑ１、
Ｑ２、Ｑ３、Ｑ４は、いずれも、コレクタ・エミッタ耐
圧ＶCEOが８Ｖである８Ｖ耐圧のトランジスタ素子であ
る。
【００１１】図中中央において、電源端子ＨＶＣＣ端子
側とグランド端子ＧＮＤ側の間には、バイアス回路ＢＩ
が設けられている。このバイアス回路ＢＩは電源端子Ｈ
ＶＣＣからの１２Ｖの電圧電源を２つに分圧することに
より低圧化して、６Ｖの電位で耐圧用トランジスタ素子
Ｑ３、Ｑ４のベースに電圧を印加するための回路であ
る。
側とグランド端子ＧＮＤ側の間には、バイアス回路ＢＩ
が設けられている。このバイアス回路ＢＩは電源端子Ｈ
ＶＣＣからの１２Ｖの電圧電源を２つに分圧することに
より低圧化して、６Ｖの電位で耐圧用トランジスタ素子
Ｑ３、Ｑ４のベースに電圧を印加するための回路であ
る。
【００１２】図中左側において、電源端子ＨＶＣＣ端子
側とグランド端子ＧＮＤ側の間には、抵抗Ｒ５と切替回
路ＳＷとが設けられている。この切替回路ＳＷは、入力
端子ＩＮからの入力信号に応じて制御用トランジスタ素
子Ｑ１、Ｑ２のオン・オフを切り替えて、この半導体装
置用高耐圧プッシュプル出力回路の出力のハイとロウと
を切り替えるための回路である。この切替回路ＳＷと抵
抗Ｒ５との間のノードは、前述の制御用トランジスタ素
子Ｑ１のベースと接続されている。また、この切替回路
ＳＷは前述の制御用トランジスタ素子Ｑ２のベースにも
接続されている。
側とグランド端子ＧＮＤ側の間には、抵抗Ｒ５と切替回
路ＳＷとが設けられている。この切替回路ＳＷは、入力
端子ＩＮからの入力信号に応じて制御用トランジスタ素
子Ｑ１、Ｑ２のオン・オフを切り替えて、この半導体装
置用高耐圧プッシュプル出力回路の出力のハイとロウと
を切り替えるための回路である。この切替回路ＳＷと抵
抗Ｒ５との間のノードは、前述の制御用トランジスタ素
子Ｑ１のベースと接続されている。また、この切替回路
ＳＷは前述の制御用トランジスタ素子Ｑ２のベースにも
接続されている。
【００１３】この図１に示す半導体装置用高耐圧プッシ
ュプル出力回路においては、入力端子ＩＮからの入力信
号がハイのときは、出力端子ＯＵＴからの出力信号はロ
ウになる。反対に、入力端子ＩＮからの入力信号がロウ
のときは、出力端子ＯＵＴからの出力信号はハイにな
る。
ュプル出力回路においては、入力端子ＩＮからの入力信
号がハイのときは、出力端子ＯＵＴからの出力信号はロ
ウになる。反対に、入力端子ＩＮからの入力信号がロウ
のときは、出力端子ＯＵＴからの出力信号はハイにな
る。
【００１４】次に、図１のバイアス回路ＢＩ及び切替回
路ＳＷを素子化した一例の回路図をも含む図２に基づい
て、より詳しく本実施形態に係る半導体装置用高耐圧プ
ッシュプル出力回路を説明する。
路ＳＷを素子化した一例の回路図をも含む図２に基づい
て、より詳しく本実施形態に係る半導体装置用高耐圧プ
ッシュプル出力回路を説明する。
【００１５】この図２からわかるように、図中中央のバ
イアス回路ＢＩは、抵抗Ｒ１乃至Ｒ４から構成されてい
る。すなわち、電源端子ＨＶＣＣ側とグランド端子ＧＮ
Ｄ側との間には、抵抗Ｒ１と抵抗Ｒ２とが接続されてい
る。これらの抵抗Ｒ１と抵抗Ｒ２とは同抵抗の素子が用
いられている。このため、ノードａの電位は１／２・Ｈ
ＶＣＣである６Ｖになるようになっている。
イアス回路ＢＩは、抵抗Ｒ１乃至Ｒ４から構成されてい
る。すなわち、電源端子ＨＶＣＣ側とグランド端子ＧＮ
Ｄ側との間には、抵抗Ｒ１と抵抗Ｒ２とが接続されてい
る。これらの抵抗Ｒ１と抵抗Ｒ２とは同抵抗の素子が用
いられている。このため、ノードａの電位は１／２・Ｈ
ＶＣＣである６Ｖになるようになっている。
【００１６】このノードａとトランジスタ素子Ｑ３のベ
ースとは、抵抗Ｒ３を介して接続されている。また、ノ
ードａとトランジスタ素子Ｑ４のベースとは、抵抗Ｒ４
を介して接続されている。
ースとは、抵抗Ｒ３を介して接続されている。また、ノ
ードａとトランジスタ素子Ｑ４のベースとは、抵抗Ｒ４
を介して接続されている。
【００１７】図中左側の切替回路ＳＷは、トランジスタ
素子Ｑ８と抵抗Ｒ６とトランジスタ素子Ｑ７と反転素子
ＩＮＶとから構成されている。すなわち、電源端子ＨＶ
ＣＣ側とグランド端子ＧＮＤ側との間には、抵抗Ｒ５、
切替用トランジスタ素子Ｑ８、抵抗Ｒ６、切替用トラン
ジスタ素子Ｑ７が接続されている。これら切替用トラン
ジスタ素子Ｑ７、Ｑ８は、いずれも、コレクタ・エミッ
タ耐圧ＶCEOが８Ｖである８Ｖ耐圧のＮＰＮトランジス
タ素子である。切替用トランジスタ素子Ｑ８のベース
は、前述のノードａに接続されている。切替用トランジ
スタ素子Ｑ７のベースには、反転素子ＩＮＶを介して、
入力端子ＩＮからの入力信号の反転であるバーＩＮが入
力するようになっている。
素子Ｑ８と抵抗Ｒ６とトランジスタ素子Ｑ７と反転素子
ＩＮＶとから構成されている。すなわち、電源端子ＨＶ
ＣＣ側とグランド端子ＧＮＤ側との間には、抵抗Ｒ５、
切替用トランジスタ素子Ｑ８、抵抗Ｒ６、切替用トラン
ジスタ素子Ｑ７が接続されている。これら切替用トラン
ジスタ素子Ｑ７、Ｑ８は、いずれも、コレクタ・エミッ
タ耐圧ＶCEOが８Ｖである８Ｖ耐圧のＮＰＮトランジス
タ素子である。切替用トランジスタ素子Ｑ８のベース
は、前述のノードａに接続されている。切替用トランジ
スタ素子Ｑ７のベースには、反転素子ＩＮＶを介して、
入力端子ＩＮからの入力信号の反転であるバーＩＮが入
力するようになっている。
【００１８】次に図２示す半導体装置用高耐圧プッシュ
プル出力回路の動作を説明する。まず、この半導体装置
用高耐圧プッシュプル出力回路の出力信号がロウの場
合、すなわち、入力端子ＩＮからの入力信号がハイの場
合を説明する。
プル出力回路の動作を説明する。まず、この半導体装置
用高耐圧プッシュプル出力回路の出力信号がロウの場
合、すなわち、入力端子ＩＮからの入力信号がハイの場
合を説明する。
【００１９】上述のように、入力端子ＩＮからの入力信
号がハイであるので、トランジスタ素子Ｑ２はオン状態
であり、これにつられてトランジスタ素子Ｑ４もオン状
態となる。このため、出力端子ＯＵＴの電位はほぼグラ
ンド端子ＧＮＤと等しくなる。なお、抵抗Ｒ４の存在に
より、耐圧用トランジスタ素子Ｑ４のオフ状態からオン
状態への切替が確実に行われる。
号がハイであるので、トランジスタ素子Ｑ２はオン状態
であり、これにつられてトランジスタ素子Ｑ４もオン状
態となる。このため、出力端子ＯＵＴの電位はほぼグラ
ンド端子ＧＮＤと等しくなる。なお、抵抗Ｒ４の存在に
より、耐圧用トランジスタ素子Ｑ４のオフ状態からオン
状態への切替が確実に行われる。
【００２０】一方、入力端子ＩＮからの入力信号がハイ
であるのでバーＩＮはロウであるから、切替用トランジ
スタ素子Ｑ７、Ｑ８はともにオフ状態である。このた
め、制御用トランジスタ素子Ｑ１、Ｑ３もともにオフ状
態となる。このとき、制御用トランジスタ素子Ｑ１のベ
ースには抵抗Ｒ５を介して１２Ｖの電圧がかかる。耐圧
用トランジスタ素子Ｑ３のベースには、上述のようにノ
ードａが６Ｖであるので、抵抗Ｒ３を介して６Ｖの電圧
がかかる。ここで、耐圧用トランジスタ素子Ｑ３のベー
ス・エミッタ間電圧ＶBEを一般的なトランジスタ素子の
値である約０．７Ｖとすると、耐圧用トランジスタ素子
Ｑ３のエミッタ側のノードｂにおける電位は約６．７Ｖ
となる。このノードｂの電位を約６．７Ｖとすると、電
源端子ＨＶＣＣと出力端子ＯＵＴの間の電圧は約１２Ｖ
であるので、制御用トランジスタ素子Ｑ１のコレクタ・
エミッタ間電圧ＶCEは約５．３Ｖとなる。これに対し
て、耐圧用トランジスタ素子Ｑ３のコレクタ・エミッタ
間電圧ＶCEは約６．７Ｖとなる。これらコレクタ・エミ
ッタ間電圧ＶCEの値は、トランジスタ素子Ｑ１、Ｑ３の
コレクタ・エミッタ耐圧ＶCEOである８Ｖより低い値と
なっている。
であるのでバーＩＮはロウであるから、切替用トランジ
スタ素子Ｑ７、Ｑ８はともにオフ状態である。このた
め、制御用トランジスタ素子Ｑ１、Ｑ３もともにオフ状
態となる。このとき、制御用トランジスタ素子Ｑ１のベ
ースには抵抗Ｒ５を介して１２Ｖの電圧がかかる。耐圧
用トランジスタ素子Ｑ３のベースには、上述のようにノ
ードａが６Ｖであるので、抵抗Ｒ３を介して６Ｖの電圧
がかかる。ここで、耐圧用トランジスタ素子Ｑ３のベー
ス・エミッタ間電圧ＶBEを一般的なトランジスタ素子の
値である約０．７Ｖとすると、耐圧用トランジスタ素子
Ｑ３のエミッタ側のノードｂにおける電位は約６．７Ｖ
となる。このノードｂの電位を約６．７Ｖとすると、電
源端子ＨＶＣＣと出力端子ＯＵＴの間の電圧は約１２Ｖ
であるので、制御用トランジスタ素子Ｑ１のコレクタ・
エミッタ間電圧ＶCEは約５．３Ｖとなる。これに対し
て、耐圧用トランジスタ素子Ｑ３のコレクタ・エミッタ
間電圧ＶCEは約６．７Ｖとなる。これらコレクタ・エミ
ッタ間電圧ＶCEの値は、トランジスタ素子Ｑ１、Ｑ３の
コレクタ・エミッタ耐圧ＶCEOである８Ｖより低い値と
なっている。
【００２１】以上の説明はこの半導体装置用高耐圧プッ
シュプル出力回路の出力信号がロウの場合、すなわち、
入力端子ＩＮからの入力信号がハイの場合であるが、次
に、この半導体装置用高耐圧プッシュプル出力回路の出
力信号がハイの場合、すなわち、入力端子ＩＮからの入
力信号がロウの場合を説明する。
シュプル出力回路の出力信号がロウの場合、すなわち、
入力端子ＩＮからの入力信号がハイの場合であるが、次
に、この半導体装置用高耐圧プッシュプル出力回路の出
力信号がハイの場合、すなわち、入力端子ＩＮからの入
力信号がロウの場合を説明する。
【００２２】上述のように入力端子ＩＮからの入力信号
はロウであるのでバーＩＮはハイであるから、切替用ト
ランジスタ素子Ｑ７はオン状態となり、これにつられ
て、切替用トランジスタ素子Ｑ８もオン状態となる。こ
れにともない、制御用トランジスタ素子Ｑ１がオン状態
となり、これにつられて耐圧用トランジスタ素子Ｑ３も
オン状態となる。このとき、上述のようにノードａの電
位は６Ｖであるので、切替用トランジスタ素子Ｑ８のベ
ースの電位は６Ｖである。したがって、トランジスタ素
子Ｑ８のベース・エミッタ間電圧ＶBEを約０．７Ｖとす
ると、切替用トランジスタ素子Ｑ８のエミッタ側のノー
ドｄの電位は約５．３Ｖとなる。このノードｄの電位を
約５．３Ｖとすると、電源端子ＨＶＣＣ側とノードｄと
の間の電圧は約６．７Ｖとなる。すなわち、抵抗Ｒ５を
考慮すると、切替用トランジスタ素子Ｑ８のコレクタ・
エミッタ間電圧ＶCEはすくなくとも６．７Ｖよりも小さ
い値となる。この６．７Ｖという値は、トランジスタ素
子Ｑ８のコレクタ・エミッタ耐圧ＶCEOである８Ｖより
も低い値である。一方、ノードｄとグランド端子ＧＮＤ
側との間の電圧は約５．３Ｖである。したがって、切替
用トランジスタ素子Ｑ７のコレクタ・エミッタ間電圧Ｖ
CEは、抵抗Ｒ６を考慮すると、５．３Ｖよりも小さい値
となる。この５．３Ｖという値は、切替用トランジスタ
素子Ｑ７のコレクタ・エミッタ耐圧ＶCEOである８Ｖよ
りも低い値である。
はロウであるのでバーＩＮはハイであるから、切替用ト
ランジスタ素子Ｑ７はオン状態となり、これにつられ
て、切替用トランジスタ素子Ｑ８もオン状態となる。こ
れにともない、制御用トランジスタ素子Ｑ１がオン状態
となり、これにつられて耐圧用トランジスタ素子Ｑ３も
オン状態となる。このとき、上述のようにノードａの電
位は６Ｖであるので、切替用トランジスタ素子Ｑ８のベ
ースの電位は６Ｖである。したがって、トランジスタ素
子Ｑ８のベース・エミッタ間電圧ＶBEを約０．７Ｖとす
ると、切替用トランジスタ素子Ｑ８のエミッタ側のノー
ドｄの電位は約５．３Ｖとなる。このノードｄの電位を
約５．３Ｖとすると、電源端子ＨＶＣＣ側とノードｄと
の間の電圧は約６．７Ｖとなる。すなわち、抵抗Ｒ５を
考慮すると、切替用トランジスタ素子Ｑ８のコレクタ・
エミッタ間電圧ＶCEはすくなくとも６．７Ｖよりも小さ
い値となる。この６．７Ｖという値は、トランジスタ素
子Ｑ８のコレクタ・エミッタ耐圧ＶCEOである８Ｖより
も低い値である。一方、ノードｄとグランド端子ＧＮＤ
側との間の電圧は約５．３Ｖである。したがって、切替
用トランジスタ素子Ｑ７のコレクタ・エミッタ間電圧Ｖ
CEは、抵抗Ｒ６を考慮すると、５．３Ｖよりも小さい値
となる。この５．３Ｖという値は、切替用トランジスタ
素子Ｑ７のコレクタ・エミッタ耐圧ＶCEOである８Ｖよ
りも低い値である。
【００２３】さらに、上述のように、入力端子ＩＮから
の入力信号がロウであるので、トランジスタ素子Ｑ２は
オフ状態となり、これにつられてトランジスタ素子Ｑ４
もオフ状態となる。このとき、上述のようにトランジス
タ素子Ｑ１、Ｑ３がオン状態であるので、出力端子ＯＵ
Ｔとグランド端子ＧＮＤとの間の電圧は約１２Ｖとな
る。
の入力信号がロウであるので、トランジスタ素子Ｑ２は
オフ状態となり、これにつられてトランジスタ素子Ｑ４
もオフ状態となる。このとき、上述のようにトランジス
タ素子Ｑ１、Ｑ３がオン状態であるので、出力端子ＯＵ
Ｔとグランド端子ＧＮＤとの間の電圧は約１２Ｖとな
る。
【００２４】このとき、上述のように、ノードａにおけ
る電位は６Ｖであるので、耐圧用トランジスタ素子Ｑ４
のベースには抵抗Ｒ４を介して６Ｖの電圧がかかる。こ
の耐圧用トランジスタ素子Ｑ４のベース・エミッタ間電
圧ＶBEを約０．７Ｖとすると、耐圧用トランジスタ素子
Ｑ４のエミッタ側のノードｃにおける電位は約５．３Ｖ
となる。このノードｃの電位を約５．３Ｖとすると、上
述のように出力端子ＯＵＴとグランド端子ＧＮＤとの間
の電圧は１２Ｖであるので、耐圧用トランジスタ素子Ｑ
４のコレクタ・エミッタ間電圧ＶCEは約６．７Ｖとな
る。これに対して、制御用トランジスタ素子Ｑ２のコレ
クタ・エミッタ間電圧ＶCEは約５．３Ｖとなる。これら
コレクタ・エミッタ間電圧ＶCEの値は、これらのトラン
ジスタ素子Ｑ２、Ｑ４のコレクタ・エミッタ耐圧ＶCEO
である８Ｖより小さい値となっている。
る電位は６Ｖであるので、耐圧用トランジスタ素子Ｑ４
のベースには抵抗Ｒ４を介して６Ｖの電圧がかかる。こ
の耐圧用トランジスタ素子Ｑ４のベース・エミッタ間電
圧ＶBEを約０．７Ｖとすると、耐圧用トランジスタ素子
Ｑ４のエミッタ側のノードｃにおける電位は約５．３Ｖ
となる。このノードｃの電位を約５．３Ｖとすると、上
述のように出力端子ＯＵＴとグランド端子ＧＮＤとの間
の電圧は１２Ｖであるので、耐圧用トランジスタ素子Ｑ
４のコレクタ・エミッタ間電圧ＶCEは約６．７Ｖとな
る。これに対して、制御用トランジスタ素子Ｑ２のコレ
クタ・エミッタ間電圧ＶCEは約５．３Ｖとなる。これら
コレクタ・エミッタ間電圧ＶCEの値は、これらのトラン
ジスタ素子Ｑ２、Ｑ４のコレクタ・エミッタ耐圧ＶCEO
である８Ｖより小さい値となっている。
【００２５】以上のように、図２に示す半導体装置用高
耐圧プッシュプル出力回路によれば、８Ｖ耐圧のトラン
ジスタ素子を用いたにもかかわらず、電源端子ＨＶＣＣ
に１２Ｖの電圧電源を使用して、出力端子ＯＵＴから１
２Ｖの電圧信号を出力することができる。すなわち、ト
ランジスタ素子の面積が小さい８Ｖ耐圧のトランジスタ
素子を用いてチップサイズを小さくしたのにもかかわら
ず、出力電圧が１２Ｖという半導体装置用高耐圧プッシ
ュプル出力回路を構成することができる。なお、本実施
形態において、電圧電源を１２Ｖとしたのは、リップル
や設計余裕を考慮したためである。理論的にはこのトラ
ンジスタ素子のコレクタ・エミッタ耐圧ＶCEOである８
Ｖの２倍の１６Ｖの電圧電源にまで使用することができ
る。
耐圧プッシュプル出力回路によれば、８Ｖ耐圧のトラン
ジスタ素子を用いたにもかかわらず、電源端子ＨＶＣＣ
に１２Ｖの電圧電源を使用して、出力端子ＯＵＴから１
２Ｖの電圧信号を出力することができる。すなわち、ト
ランジスタ素子の面積が小さい８Ｖ耐圧のトランジスタ
素子を用いてチップサイズを小さくしたのにもかかわら
ず、出力電圧が１２Ｖという半導体装置用高耐圧プッシ
ュプル出力回路を構成することができる。なお、本実施
形態において、電圧電源を１２Ｖとしたのは、リップル
や設計余裕を考慮したためである。理論的にはこのトラ
ンジスタ素子のコレクタ・エミッタ耐圧ＶCEOである８
Ｖの２倍の１６Ｖの電圧電源にまで使用することができ
る。
【００２６】次に、本実施形態におけるチップの面積を
計算する。例えば、トランジスタ素子が１００個必要な
半導体装置用高耐圧プッシュプル出力回路を想定して面
積を計算すると次のようになる。このような半導体装置
用高耐圧プッシュプル出力回路においては、上述のよう
に、一般的には、その１０％程度については１８Ｖ耐圧
のトランジスタ素子であることが必要であるが、残りの
９０％程度については８Ｖ耐圧のトランジスタ素子で足
りる。しかし、このような場合でも１８Ｖ耐圧のトラン
ジスタ素子と８Ｖ耐圧のトランジスタ素子を混在させる
ことは極めて困難であるので、１８Ｖ耐圧のトランジス
タ素子を１００個用いて半導体装置用高耐圧プッシュプ
ル出力回路を構成する必要がある。このとき、図５に示
すように、１８Ｖ耐圧のトランジスタ素子の面積は８Ｖ
耐圧のトランジスタ素子の面積の約３．３倍であるの
で、この比を用いて、１８Ｖ耐圧のトランジスタ素子の
面積を３．３として計算すると次のようになる。
計算する。例えば、トランジスタ素子が１００個必要な
半導体装置用高耐圧プッシュプル出力回路を想定して面
積を計算すると次のようになる。このような半導体装置
用高耐圧プッシュプル出力回路においては、上述のよう
に、一般的には、その１０％程度については１８Ｖ耐圧
のトランジスタ素子であることが必要であるが、残りの
９０％程度については８Ｖ耐圧のトランジスタ素子で足
りる。しかし、このような場合でも１８Ｖ耐圧のトラン
ジスタ素子と８Ｖ耐圧のトランジスタ素子を混在させる
ことは極めて困難であるので、１８Ｖ耐圧のトランジス
タ素子を１００個用いて半導体装置用高耐圧プッシュプ
ル出力回路を構成する必要がある。このとき、図５に示
すように、１８Ｖ耐圧のトランジスタ素子の面積は８Ｖ
耐圧のトランジスタ素子の面積の約３．３倍であるの
で、この比を用いて、１８Ｖ耐圧のトランジスタ素子の
面積を３．３として計算すると次のようになる。
【００２７】３．３×１００個＝３３０ 一方、本実施形態のように８Ｖ耐圧のトランジスタ素子
を組み合わせて等価の回路を実現した場合は次のように
なる。なお、図２からわかるように、この等価回路を構
成するのに、３倍のトランジスタ素子が必要になる。
を組み合わせて等価の回路を実現した場合は次のように
なる。なお、図２からわかるように、この等価回路を構
成するのに、３倍のトランジスタ素子が必要になる。
【００２８】１×３倍×１０個＋１×９０個＝１２０ 以上からわかるように、本実施形態に係る半導体装置用
高耐圧プッシュプル出力回路によれば、そのトランジス
タ素子の面積を約１／３に減少させることができる。す
なわち、チップサイズを約１／３にすることができる。
なお、素子面積を考える際には、抵抗素子の大きさはト
ランジスタ素子と比べて遥かに小さいので無視できる。
高耐圧プッシュプル出力回路によれば、そのトランジス
タ素子の面積を約１／３に減少させることができる。す
なわち、チップサイズを約１／３にすることができる。
なお、素子面積を考える際には、抵抗素子の大きさはト
ランジスタ素子と比べて遥かに小さいので無視できる。
【００２９】図３及び図４は第２の実施形態を示す図で
あり、形成したトランジスタ素子の定格耐圧の３倍の出
力電圧を出力可能にした半導体装置用高耐圧プッシュプ
ル出力回路の回路図である。図３はそのバイアス回路Ｂ
Ｉ部分及び切替回路ＳＷ部分をブロックとした回路図で
あり、図４はこれらのブロックを素子化した回路図の一
例である。
あり、形成したトランジスタ素子の定格耐圧の３倍の出
力電圧を出力可能にした半導体装置用高耐圧プッシュプ
ル出力回路の回路図である。図３はそのバイアス回路Ｂ
Ｉ部分及び切替回路ＳＷ部分をブロックとした回路図で
あり、図４はこれらのブロックを素子化した回路図の一
例である。
【００３０】特に図３からわかるように、第２の実施形
態においては、ハイ側とロウ側のそれぞれに、耐圧用ト
ランジスタを直列的に２つ設けて、全部で３段の縦積み
トランジスタとした点で第１の実施形態と相違する。
態においては、ハイ側とロウ側のそれぞれに、耐圧用ト
ランジスタを直列的に２つ設けて、全部で３段の縦積み
トランジスタとした点で第１の実施形態と相違する。
【００３１】すなわち、電源端子ＨＶＣＣと出力端子Ｏ
ＵＴとの間には、制御用トランジスタ素子Ｑ１と耐圧用
トランジスタ素子Ｑ３、Ｑ５が直列的に縦積みされた形
で設けられている。また、出力端子ＯＵＴとグランド端
子ＧＮＤとの間には、耐圧用トランジスタ素子Ｑ６、Ｑ
４と制御用トランジスタ素子Ｑ２とが、同様に、直列的
に縦積みされた形で設けられている。
ＵＴとの間には、制御用トランジスタ素子Ｑ１と耐圧用
トランジスタ素子Ｑ３、Ｑ５が直列的に縦積みされた形
で設けられている。また、出力端子ＯＵＴとグランド端
子ＧＮＤとの間には、耐圧用トランジスタ素子Ｑ６、Ｑ
４と制御用トランジスタ素子Ｑ２とが、同様に、直列的
に縦積みされた形で設けられている。
【００３２】バイアス回路ＢＩは、電源端子ＨＶＣＣか
ら供給された電圧電源を分圧することにより低圧化し
て、トランジスタ素子のベースにベース電源を供給する
回路である。すなわち、耐圧用トランジスタ素子Ｑ３、
Ｑ６のベースに２／３・ＨＶＣＣの電圧でベース電源を
供給し、耐圧用トランジスタ素子Ｑ５、Ｑ４のベースに
１／３・ＨＶＣＣの電圧でベース電源を供給する。
ら供給された電圧電源を分圧することにより低圧化し
て、トランジスタ素子のベースにベース電源を供給する
回路である。すなわち、耐圧用トランジスタ素子Ｑ３、
Ｑ６のベースに２／３・ＨＶＣＣの電圧でベース電源を
供給し、耐圧用トランジスタ素子Ｑ５、Ｑ４のベースに
１／３・ＨＶＣＣの電圧でベース電源を供給する。
【００３３】切替回路ＳＷは、入力端子ＩＮからの入力
信号に応じて、制御用トランジスタ素子Ｑ１、Ｑ２のオ
ン・オフを切り替えることにより、この半導体装置用高
耐圧プッシュプル出力回路の出力のハイとロウとを切り
替えるための回路である。
信号に応じて、制御用トランジスタ素子Ｑ１、Ｑ２のオ
ン・オフを切り替えることにより、この半導体装置用高
耐圧プッシュプル出力回路の出力のハイとロウとを切り
替えるための回路である。
【００３４】図４からわかるように、バイアス回路ＢＩ
は、抵抗Ｒ７乃至Ｒ１３から構成される。ここで、抵抗
Ｒ７と抵抗Ｒ８と抵抗Ｒ９は同抵抗であり、これにより
電源端子ＨＶＣＣから供給される電圧電源を１／３づつ
分圧するようになっている。切替回路ＳＷはトランジス
タ素子Ｑ７乃至Ｑ９と抵抗Ｒ１４と反転素子ＩＮＶとか
ら構成されている。これらのトランジスタ素子Ｑ７乃至
Ｑ９のベースにも、バイアス回路ＢＩで１／３づつ分圧
された電圧がベース電源として供給されるようになって
いる。
は、抵抗Ｒ７乃至Ｒ１３から構成される。ここで、抵抗
Ｒ７と抵抗Ｒ８と抵抗Ｒ９は同抵抗であり、これにより
電源端子ＨＶＣＣから供給される電圧電源を１／３づつ
分圧するようになっている。切替回路ＳＷはトランジス
タ素子Ｑ７乃至Ｑ９と抵抗Ｒ１４と反転素子ＩＮＶとか
ら構成されている。これらのトランジスタ素子Ｑ７乃至
Ｑ９のベースにも、バイアス回路ＢＩで１／３づつ分圧
された電圧がベース電源として供給されるようになって
いる。
【００３５】以上のように、第２の実施形態に係る半導
体装置用高耐圧プッシュプル出力回路によれば、電源端
子ＨＶＣＣと出力端子ＯＵＴとの間、出力端子ＯＵＴと
グランド端子ＧＮＤとの間、切替回路ＳＷの電源端子Ｈ
ＶＣＣ側とグランド端子ＧＮＤ側との間、のいずれで
も、トランジスタ素子を３つ直列的に縦積みする形で設
けた。このため、使用したトランジスタ素子のコレクタ
・エミッタ耐圧ＶCEOの３倍の電圧の電圧電源を用いる
ことができる。例えば、これらのトランジスタ素子とし
てコレクタ・エミッタ耐圧ＶCEOが８Ｖである８Ｖ耐圧
のトランジスタ素子を使用した場合、その３倍の２４Ｖ
までの電圧電源を電源端子ＨＶＣＣから供給することが
できる。このため、図３及び図４に示すように、電圧電
源として２４Ｖのものを供給して、出力電圧として２４
Ｖの電圧を得ることができる。
体装置用高耐圧プッシュプル出力回路によれば、電源端
子ＨＶＣＣと出力端子ＯＵＴとの間、出力端子ＯＵＴと
グランド端子ＧＮＤとの間、切替回路ＳＷの電源端子Ｈ
ＶＣＣ側とグランド端子ＧＮＤ側との間、のいずれで
も、トランジスタ素子を３つ直列的に縦積みする形で設
けた。このため、使用したトランジスタ素子のコレクタ
・エミッタ耐圧ＶCEOの３倍の電圧の電圧電源を用いる
ことができる。例えば、これらのトランジスタ素子とし
てコレクタ・エミッタ耐圧ＶCEOが８Ｖである８Ｖ耐圧
のトランジスタ素子を使用した場合、その３倍の２４Ｖ
までの電圧電源を電源端子ＨＶＣＣから供給することが
できる。このため、図３及び図４に示すように、電圧電
源として２４Ｖのものを供給して、出力電圧として２４
Ｖの電圧を得ることができる。
【００３６】なお、本発明は上記実施形態に限定されず
種々の変形が可能である。例えば、トランジスタ素子を
４段、５段…と直列的に縦積みすることにより、より高
耐圧の半導体装置用高耐圧プッシュプル出力回路を構成
することも可能である。この場合、そのトランジスタ素
子を直列的に縦積みした数に、バイアス回路ＢＩで電圧
電源を分圧すればよい。
種々の変形が可能である。例えば、トランジスタ素子を
４段、５段…と直列的に縦積みすることにより、より高
耐圧の半導体装置用高耐圧プッシュプル出力回路を構成
することも可能である。この場合、そのトランジスタ素
子を直列的に縦積みした数に、バイアス回路ＢＩで電圧
電源を分圧すればよい。
【００３７】また、バイアス回路ＢＩでは必ずしも電圧
電源を均等に分圧してトランジスタ素子のベースにベー
ス電源として供給する必要はなく、使用しているトラン
ジスタ素子のベース・エミッタ間電圧ＶBEを考慮して、
トランジスタ素子のコレクタ・エミッタ間電圧ＶCEにお
いて電圧が均等に分圧するように設計することも可能で
ある。さらに、上記実施形態で示したバイアス回路ＢＩ
及び切替回路ＳＷを素子化した回路はその一例に過ぎ
ず、同等の機能を有する他の回路を用いても実現するこ
とができる。
電源を均等に分圧してトランジスタ素子のベースにベー
ス電源として供給する必要はなく、使用しているトラン
ジスタ素子のベース・エミッタ間電圧ＶBEを考慮して、
トランジスタ素子のコレクタ・エミッタ間電圧ＶCEにお
いて電圧が均等に分圧するように設計することも可能で
ある。さらに、上記実施形態で示したバイアス回路ＢＩ
及び切替回路ＳＷを素子化した回路はその一例に過ぎ
ず、同等の機能を有する他の回路を用いても実現するこ
とができる。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
低耐圧のトランジスタ素子を用いて、半導体装置用の高
耐圧のプッシュプル出力回路を構成することができる。
このため、高い耐圧性を有するプッシュプル出力回路で
あるにもかかわらず、そのチップサイズを小さくするこ
とができる。
低耐圧のトランジスタ素子を用いて、半導体装置用の高
耐圧のプッシュプル出力回路を構成することができる。
このため、高い耐圧性を有するプッシュプル出力回路で
あるにもかかわらず、そのチップサイズを小さくするこ
とができる。
【図１】本発明の第１実施形態に係る半導体装置用高耐
圧プッシュプル出力回路のバイアス回路部分及び切替回
路部分をブロックで示す回路図。
圧プッシュプル出力回路のバイアス回路部分及び切替回
路部分をブロックで示す回路図。
【図２】本発明の第１実施形態に係る半導体装置用高耐
圧プッシュプル出力回路の回路図。
圧プッシュプル出力回路の回路図。
【図３】本発明の第２実施形態に係る半導体装置用高耐
圧プッシュプル出力回路のバイアス回路部分及び切替回
路部分をブロックで示す回路図。
圧プッシュプル出力回路のバイアス回路部分及び切替回
路部分をブロックで示す回路図。
【図４】本発明の第２実施形態に係る半導体装置用高耐
圧プッシュプル出力回路の回路図。
圧プッシュプル出力回路の回路図。
【図５】８Ｖ耐圧のトランジスタ素子と１８Ｖ耐圧のト
ランジスタ素子の面積比を示す図。
ランジスタ素子の面積比を示す図。
Ｑ１、Ｑ２ 制御用トランジスタ素子 Ｑ３、Ｑ４ 耐圧用トランジスタ素子 Ｑ７、Ｑ８ 切替用トランジスタ素子 ＨＶＣＣ 電源端子（第１の電源端子） ＧＮＤ グランド端子（第２の電源端子） ＯＵＴ 出力端子 ＢＩ バイアス回路 ＳＷ 切替回路 ＩＮ 入力端子 ＩＮＶ 反転素子
Claims (5)
- 【請求項１】第１の電源端子と出力端子との間に設けら
れた第１の制御用トランジスタ素子と、 前記出力端子と第２の電源端子との間に設けられた第２
の制御用トランジスタ素子と、 入力端子からの入力信号に応じて、前記第１及び第２の
制御用トランジスタ素子のオンとオフとの状態を切り替
えることにより、前記出力端子の出力信号のロウとハイ
とを切り替えるための切替回路と、 を備えた半導体装置用高耐圧プッシュプル出力回路にお
いて、 前記第１の電源端子と前記出力端子との間に前記第１の
制御用トランジスタ素子と直列的に設けられた第１の耐
圧用トランジスタ素子と、 前記第２の電源端子と前記出力端子との間に前記第２の
制御用トランジスタ素子と直列的に設けられた第２の耐
圧用トランジスタ素子と、 前記第１及び第２の耐圧用トランジスタのベースに、前
記第１及び第２の電源端子から供給される電圧電源を分
圧することにより低圧化して、ベース電源を供給するバ
イアス回路と、 を備えたことを特徴とする半導体装置用高耐圧プッシュ
プル出力回路。 - 【請求項２】前記第１及び第２の耐圧用トランジスタは
それぞれ複数設けられていることを特徴とする請求項１
に記載の半導体装置用高耐圧プッシュプル出力回路。 - 【請求項３】前記バイアス回路では、前記第１の制御用
トランジスタ素子と前記第１の耐圧用トランジスタ素子
とを合わせた数に、電圧電源を分圧することを特徴とす
る請求項１又は２に記載の半導体装置用高耐圧プッシュ
プル出力回路。 - 【請求項４】前記切替回路は、直列的に接続された切替
用トランジスタ素子であって、前記第１の制御用トラン
ジスタ素子と前記第１の耐圧用トランジスタ素子とを合
わせた数と同数の切替用トランジスタ素子を備えること
を特徴とする請求項１乃至請求項３のいずれかに記載の
半導体装置用高耐圧プッシュプル出力回路。 - 【請求項５】ｎ個のトランジスタを直列的に縦積みする
ことにより、トランジスタのコレクタ・エミッタ間にか
かる電圧を分圧し、トランジスタのコレクタ・エミッタ
耐圧のｎ倍の電圧電源を用いることができるようにした
ことを特徴とする半導体装置用高耐圧プッシュプル出力
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34112596A JP3312104B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体装置用高耐圧プッシュプル出力回路 |
| US08/993,022 US6104218A (en) | 1996-12-20 | 1997-12-18 | High breakdown voltage push-pull circuit for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34112596A JP3312104B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体装置用高耐圧プッシュプル出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10190426A true JPH10190426A (ja) | 1998-07-21 |
| JP3312104B2 JP3312104B2 (ja) | 2002-08-05 |
Family
ID=18343494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34112596A Expired - Fee Related JP3312104B2 (ja) | 1996-12-20 | 1996-12-20 | 半導体装置用高耐圧プッシュプル出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6104218A (ja) |
| JP (1) | JP3312104B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003318714A (ja) * | 2002-02-20 | 2003-11-07 | Matsushita Electric Ind Co Ltd | ドライブ回路 |
| JP2009518730A (ja) * | 2005-12-08 | 2009-05-07 | エヌエックスピー ビー ヴィ | 低電圧トランジスタを使用する高電圧電力スイッチ |
| JP2010141496A (ja) * | 2008-12-10 | 2010-06-24 | Seiko Epson Corp | 半導体集積回路、半導体集積回路の駆動方法、電子機器および電子機器の駆動方法 |
| US8610470B2 (en) | 2008-12-10 | 2013-12-17 | Seiko Epson Corporation | Inverter circuit |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6400193B1 (en) * | 2001-05-17 | 2002-06-04 | Advantest Corp. | High speed, high current and low power consumption output circuit |
| WO2005107074A2 (en) * | 2004-04-15 | 2005-11-10 | California Institute Of Technology | Integrated circuit with breakdown voltage multiplier |
| DK2400665T3 (en) * | 2010-06-22 | 2016-03-29 | Oticon As | High voltage-oscillation input / output that is activated in a standard IC process using passive impedance transformation |
| DE102015102878B4 (de) * | 2015-02-27 | 2023-03-30 | Infineon Technologies Austria Ag | Elektronische Ansteuerschaltung |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2736789B2 (ja) * | 1988-09-24 | 1998-04-02 | 三菱電機株式会社 | ドライバ回路装置 |
| US5369309A (en) * | 1991-10-30 | 1994-11-29 | Harris Corporation | Analog-to-digital converter and method of fabrication |
| JP3478580B2 (ja) * | 1992-12-28 | 2003-12-15 | ヒュンダイ エレクトロニクス アメリカ | 出力駆動回路 |
| US5473271A (en) * | 1993-02-09 | 1995-12-05 | Dallas Semiconductor Corporation | Microprocessor output driver |
-
1996
- 1996-12-20 JP JP34112596A patent/JP3312104B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-18 US US08/993,022 patent/US6104218A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003318714A (ja) * | 2002-02-20 | 2003-11-07 | Matsushita Electric Ind Co Ltd | ドライブ回路 |
| JP2009518730A (ja) * | 2005-12-08 | 2009-05-07 | エヌエックスピー ビー ヴィ | 低電圧トランジスタを使用する高電圧電力スイッチ |
| JP2010141496A (ja) * | 2008-12-10 | 2010-06-24 | Seiko Epson Corp | 半導体集積回路、半導体集積回路の駆動方法、電子機器および電子機器の駆動方法 |
| US8610470B2 (en) | 2008-12-10 | 2013-12-17 | Seiko Epson Corporation | Inverter circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3312104B2 (ja) | 2002-08-05 |
| US6104218A (en) | 2000-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3312104B2 (ja) | 半導体装置用高耐圧プッシュプル出力回路 | |
| US4808845A (en) | High voltage pulse generating semiconductor circuit with improved driving arrangement | |
| JPS5972230A (ja) | 電子回路 | |
| JP2776709B2 (ja) | 電流切換回路 | |
| US4001868A (en) | Latching driver circuit and structure for a gas panel display | |
| JPH0124377B2 (ja) | ||
| JP3067311B2 (ja) | 出力端子の電位の制御に応じて複数の入力信号の１つを選択する方法及び出力回路 | |
| US4002946A (en) | Latching driver circuit for a gas panel display | |
| US4189738A (en) | Semiconductor integrated circuit device | |
| JPS603726A (ja) | 基準電源 | |
| JPS6223228A (ja) | 駆動回路 | |
| JPS6255327B2 (ja) | ||
| JPS5912624A (ja) | キ−入力回路 | |
| JPH04256216A (ja) | 半導体回路 | |
| JPS6210923A (ja) | バイポ−ラ−ｃｍｏｓインタ−フエイス回路 | |
| JPS6222457B2 (ja) | ||
| JPH0251291B2 (ja) | ||
| JPH07123225B2 (ja) | ワイヤードオア論理回路 | |
| JPS59104815A (ja) | インタ−フエイス回路 | |
| JPS6367919A (ja) | 集積回路の接続回路 | |
| JPS6142705A (ja) | フロツピデイスクの読出し書込み回路 | |
| JPS6342510A (ja) | 増幅器 | |
| JPS60250721A (ja) | 論理回路 | |
| JPH04237213A (ja) | 半導体集積回路 | |
| JPH0213492B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090524 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090524 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100524 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |