JPH07123225B2 - ワイヤードオア論理回路 - Google Patents
ワイヤードオア論理回路Info
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- JPH07123225B2 JPH07123225B2 JP5082507A JP8250793A JPH07123225B2 JP H07123225 B2 JPH07123225 B2 JP H07123225B2 JP 5082507 A JP5082507 A JP 5082507A JP 8250793 A JP8250793 A JP 8250793A JP H07123225 B2 JPH07123225 B2 JP H07123225B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はワイヤードオア論理回路
に関し、特に、出力論理信号をエミッタフォロワの信号
出力用バイポーラトランジスタを介して出力する複数の
論理回路からなるワイヤードオア論理回路に関する。
に関し、特に、出力論理信号をエミッタフォロワの信号
出力用バイポーラトランジスタを介して出力する複数の
論理回路からなるワイヤードオア論理回路に関する。
【０００２】
【従来の技術】この種の従来のワイヤードオア論理回路
の構成の一例を図５に示す。図５を参照すると、このワ
イヤードオア論理回路には、出力選択信号Ｅ1 〜Ｅ
n （ｎは整数）によって選択されるｎ個の論理回路Ｌ1
〜Ｌn がある。それらの内部の信号出力用トランジスタ
Ｔ1 〜Ｔn のエミッタはそれぞれの論理回路の出力端で
あり、そこから出力される出力Ｑ1 〜Ｑn が配線抵抗又
は分布抵抗ｒ1 〜ｒn-1 を有する同一の配線２を介し
て、共通の出力端子３に出力される。配線２は更に、論
理回路Ｌ1 〜Ｌn に共通の定電流源４を介して最低電位
の低位電源線５に接続されている。
の構成の一例を図５に示す。図５を参照すると、このワ
イヤードオア論理回路には、出力選択信号Ｅ1 〜Ｅ
n （ｎは整数）によって選択されるｎ個の論理回路Ｌ1
〜Ｌn がある。それらの内部の信号出力用トランジスタ
Ｔ1 〜Ｔn のエミッタはそれぞれの論理回路の出力端で
あり、そこから出力される出力Ｑ1 〜Ｑn が配線抵抗又
は分布抵抗ｒ1 〜ｒn-1 を有する同一の配線２を介し
て、共通の出力端子３に出力される。配線２は更に、論
理回路Ｌ1 〜Ｌn に共通の定電流源４を介して最低電位
の低位電源線５に接続されている。
【０００３】以下にこのワイヤードオア論理回路の動作
について説明する。まず、選択されたｍ番号の論理回路
Ｌm （ｍは１≦ｍ≦ｎの整数）の出力Ｑm は、ハイレベ
ル（ＶH ）またはロウレベル（ＶL ）の状態をとる。そ
の他の非選択回路の出力はＶL に固定されている。各論
理回路の出力がワイヤードオア論理を用いて結線されて
いるので、出力端子３には、論理回路Ｌm の出力Ｑm に
従ってハイレベル信号またはロウレベル信号が出力され
る。
について説明する。まず、選択されたｍ番号の論理回路
Ｌm （ｍは１≦ｍ≦ｎの整数）の出力Ｑm は、ハイレベ
ル（ＶH ）またはロウレベル（ＶL ）の状態をとる。そ
の他の非選択回路の出力はＶL に固定されている。各論
理回路の出力がワイヤードオア論理を用いて結線されて
いるので、出力端子３には、論理回路Ｌm の出力Ｑm に
従ってハイレベル信号またはロウレベル信号が出力され
る。
【０００４】今、ｎ番目の論理回路Ｌn が選択されそれ
以外の論理回路が非選択の場合には、出力端子３の電圧
値ＶOUT は、配線２の分布抵抗ｒ1 〜ｒn-1 の影響を受
けないので論理回路Ｌn の出力Ｑn の電位にほぼ等し
く、ＶOUT ＝ＶH またはＶOUT＝ＶL である。
以外の論理回路が非選択の場合には、出力端子３の電圧
値ＶOUT は、配線２の分布抵抗ｒ1 〜ｒn-1 の影響を受
けないので論理回路Ｌn の出力Ｑn の電位にほぼ等し
く、ＶOUT ＝ＶH またはＶOUT＝ＶL である。
【０００５】次に、出力端子３から最も遠い第１番目の
論理回路Ｌ1 が選択されそれ以外の論理回路Ｌ2 〜Ｌn
が非選択の場合には、出力端子３の電圧値ＶOUT は、こ
のときの電流パスが、トランジスタＴ1 のコレクタから
エミッタを通り、配線２の分布抵抗ｒ1 ，ｒ2 ，…，ｒ
n-1 を経て、更に定電流源４から低位電源線５へ流れ込
むパスであるので、電圧降下を起こし、論理回路Ｌn の
出力状態に応じて、Ｖ OUT ＝ＶH −（ｒ1 ＋ｒ2 ＋…＋
ｒn-1 ）・Ｉまたは、ＶOUT ＝ＶL −（ｒ1 ＋ｒ2 ＋…
＋ｒn-1 ）・Ｉとなる（但し、Ｉは定電流源４の電流
値）。
論理回路Ｌ1 が選択されそれ以外の論理回路Ｌ2 〜Ｌn
が非選択の場合には、出力端子３の電圧値ＶOUT は、こ
のときの電流パスが、トランジスタＴ1 のコレクタから
エミッタを通り、配線２の分布抵抗ｒ1 ，ｒ2 ，…，ｒ
n-1 を経て、更に定電流源４から低位電源線５へ流れ込
むパスであるので、電圧降下を起こし、論理回路Ｌn の
出力状態に応じて、Ｖ OUT ＝ＶH −（ｒ1 ＋ｒ2 ＋…＋
ｒn-1 ）・Ｉまたは、ＶOUT ＝ＶL −（ｒ1 ＋ｒ2 ＋…
＋ｒn-1 ）・Ｉとなる（但し、Ｉは定電流源４の電流
値）。
【０００６】一般にｍ番目の論理回路Ｌm が出力選択信
号Ｅm により選択された場合、この論理回路Ｌm 内部の
出力用トランジスタＴm のベースに入力された論理信号
が論理回路Ｌm の出力信号としてトランジスタＴm のエ
ミッタから出力端子３を介して出力されるとき、出力端
子３における電圧値ＶOUT は、電流がトランジスタＴm
のコレクタからエミッタを通り、配線２の分布抵抗
ｒm ，ｒm+1 ，…，ｒn-1，ｒn （但し、簡単のためｒ
n ＝０とする）を経て、定電流源４から最低電圧の低位
電源線５へ流れこむので、論理回路Ｌm の出力状態に応
じて、ＶOUT ＝ＶH−（ｒm ＋ｒm+1 ＋…＋ｒn-1 ＋ｒ
n ）・Ｉまたは、ＶOUT ＝ＶL −（ｒm ＋ｒm+1 ＋…＋
ｒn-1 ＋ｒn ）・Ｉとなる。
号Ｅm により選択された場合、この論理回路Ｌm 内部の
出力用トランジスタＴm のベースに入力された論理信号
が論理回路Ｌm の出力信号としてトランジスタＴm のエ
ミッタから出力端子３を介して出力されるとき、出力端
子３における電圧値ＶOUT は、電流がトランジスタＴm
のコレクタからエミッタを通り、配線２の分布抵抗
ｒm ，ｒm+1 ，…，ｒn-1，ｒn （但し、簡単のためｒ
n ＝０とする）を経て、定電流源４から最低電圧の低位
電源線５へ流れこむので、論理回路Ｌm の出力状態に応
じて、ＶOUT ＝ＶH−（ｒm ＋ｒm+1 ＋…＋ｒn-1 ＋ｒ
n ）・Ｉまたは、ＶOUT ＝ＶL −（ｒm ＋ｒm+1 ＋…＋
ｒn-1 ＋ｒn ）・Ｉとなる。
【０００７】
【発明が解決しようとする課題】この従来のワイヤード
オア論理回路は、多数の論理回路が分布抵抗を線路上に
有する同一信号配線２および唯一の定電流源４を共有
し、それぞれの論理回路Ｌ1 〜Ｌn からの出力Ｑ1 〜Ｑ
n を出力選択信号Ｅ1 〜Ｅn で切り換える構成をとって
いる。従って、論理回路Ｌ1 〜Ｌn そのものの出力Ｑ1
〜Ｑn が同一レベルの信号であったとしても、図５に示
すような、定電流源４からの配線が長くなる論理回路Ｌ
1 からの外部への出力信号レベルＶOUT は、配線２の分
布抵抗による電圧降下で、定電流源４に一番近い論理回
路Ｌn の出力Ｑn からの外部への出力信号レベルに比べ
て、電圧効果（ｒ1 ＋ｒ2 ＋…＋ｒn-1 ）・Ｉの分だけ
降下してしまう。このため、場合によっては、次段で必
要とする最小信号レベルが、従来のワイヤードオア論理
回路では得られなくなってしまうことがあった。
オア論理回路は、多数の論理回路が分布抵抗を線路上に
有する同一信号配線２および唯一の定電流源４を共有
し、それぞれの論理回路Ｌ1 〜Ｌn からの出力Ｑ1 〜Ｑ
n を出力選択信号Ｅ1 〜Ｅn で切り換える構成をとって
いる。従って、論理回路Ｌ1 〜Ｌn そのものの出力Ｑ1
〜Ｑn が同一レベルの信号であったとしても、図５に示
すような、定電流源４からの配線が長くなる論理回路Ｌ
1 からの外部への出力信号レベルＶOUT は、配線２の分
布抵抗による電圧降下で、定電流源４に一番近い論理回
路Ｌn の出力Ｑn からの外部への出力信号レベルに比べ
て、電圧効果（ｒ1 ＋ｒ2 ＋…＋ｒn-1 ）・Ｉの分だけ
降下してしまう。このため、場合によっては、次段で必
要とする最小信号レベルが、従来のワイヤードオア論理
回路では得られなくなってしまうことがあった。
【０００８】本発明は以上の点に鑑みてなされたもので
あって、ワイヤードオア論理回路を構成するそれぞれの
論理回路から外部への出力信号レベルが、出力端子まで
の配線長の違いに関らず、同一レベルで得られ、しかも
動作マージンの広いワイヤードオア論理回路を提供する
ことを目的とする。
あって、ワイヤードオア論理回路を構成するそれぞれの
論理回路から外部への出力信号レベルが、出力端子まで
の配線長の違いに関らず、同一レベルで得られ、しかも
動作マージンの広いワイヤードオア論理回路を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】本発明のワイヤードオア
論理回路は、出力論理回路を信号出力用のバイポーラト
ランジスタを介して出力する複数の論理回路をワイヤー
ドオアによって結線してなるワイヤードオア回路におい
て、前記論理回路はそれぞれ、出力用バイポーラトラン
ジスタごとに、出力選択信号の状態に同期してオン、オ
フし、出力用バイポーラトランジスタと共にエミッタフ
ォロワ回路を形成する定電流源を有している。また、前
記論理回路はそれぞれ、非選択時の出力信号レベルを選
択時における出力信号のロウレベルよりも低くする回路
を備えている。
論理回路は、出力論理回路を信号出力用のバイポーラト
ランジスタを介して出力する複数の論理回路をワイヤー
ドオアによって結線してなるワイヤードオア回路におい
て、前記論理回路はそれぞれ、出力用バイポーラトラン
ジスタごとに、出力選択信号の状態に同期してオン、オ
フし、出力用バイポーラトランジスタと共にエミッタフ
ォロワ回路を形成する定電流源を有している。また、前
記論理回路はそれぞれ、非選択時の出力信号レベルを選
択時における出力信号のロウレベルよりも低くする回路
を備えている。
【００１０】
【実施例】次に、本発明の好適な実施例について説明す
る。図１は、本発明の第１の実施例の構成を示すブロッ
ク図である。図１を参照すると、本実施例が図５に示す
従来のワイヤードオア論理回路と異なるのは、従来すべ
ての論理回路Ｌ1 〜Ｌn に共通であった定電流源４の代
りに、論理回路Ｌ1 〜Ｌn のそれぞれごとに、出力用バ
イポーラトランジスタＴ1 〜Ｔn のエミッタと低位電源
線５との間に定電流源４1 〜４n が設けられている点で
ある。これらの定電流源４1 〜４n はそれぞれ、出力選
択信号Ｅ1 〜Ｅn の状態に応じてオン、オフされる。定
電流源４1 〜４n と出力用バイポーラトランジスタＴ1
〜Ｔn はそれぞれ、各論理回路Ｌ1 〜Ｌn のエミッタフ
ォロワ回路を形成する。
る。図１は、本発明の第１の実施例の構成を示すブロッ
ク図である。図１を参照すると、本実施例が図５に示す
従来のワイヤードオア論理回路と異なるのは、従来すべ
ての論理回路Ｌ1 〜Ｌn に共通であった定電流源４の代
りに、論理回路Ｌ1 〜Ｌn のそれぞれごとに、出力用バ
イポーラトランジスタＴ1 〜Ｔn のエミッタと低位電源
線５との間に定電流源４1 〜４n が設けられている点で
ある。これらの定電流源４1 〜４n はそれぞれ、出力選
択信号Ｅ1 〜Ｅn の状態に応じてオン、オフされる。定
電流源４1 〜４n と出力用バイポーラトランジスタＴ1
〜Ｔn はそれぞれ、各論理回路Ｌ1 〜Ｌn のエミッタフ
ォロワ回路を形成する。
【００１１】以下に本実施例の動作について説明する。
図１において、例えば出力選択信号Ｅ1 が選択され、そ
れ以外の出力選択信号Ｅ2 〜Ｅn が非選択となった場
合、論理回路Ｌ1 が選択されるのと同時に定電流源４1
がオン状態となり、定電流Ｉ1が流れる。一方、非選択
状態にある論理回路Ｌ2 〜Ｌn 内の定電流源４2 〜４n
はオフ状態となり電流が流れなくなる。一般に、出力選
択信号Ｅm （ｍは１≦ｍ≦ｎの整数）が選択された場
合、論理回路Ｌm 内の定電流源４m がオン状態となり、
それ以外の定電流源はオフ状態となって電流が流れな
い。この時、電流Ｉmは、出力用バイポーラトランジス
タＴm のコレクタからエミッタを通り、定電流源４m を
経て低位電源線５へ流れるので、配線２の分布抵抗によ
る電圧降下は生じない。
図１において、例えば出力選択信号Ｅ1 が選択され、そ
れ以外の出力選択信号Ｅ2 〜Ｅn が非選択となった場
合、論理回路Ｌ1 が選択されるのと同時に定電流源４1
がオン状態となり、定電流Ｉ1が流れる。一方、非選択
状態にある論理回路Ｌ2 〜Ｌn 内の定電流源４2 〜４n
はオフ状態となり電流が流れなくなる。一般に、出力選
択信号Ｅm （ｍは１≦ｍ≦ｎの整数）が選択された場
合、論理回路Ｌm 内の定電流源４m がオン状態となり、
それ以外の定電流源はオフ状態となって電流が流れな
い。この時、電流Ｉmは、出力用バイポーラトランジス
タＴm のコレクタからエミッタを通り、定電流源４m を
経て低位電源線５へ流れるので、配線２の分布抵抗によ
る電圧降下は生じない。
【００１２】図２は、図１のブロック図を、ＥＣＬ型論
理回路を例にして、トランジスタレベルで描いた回路図
である。本実施例では、出力選択端子６が入力リファレ
ンス電圧ＶR に対しハイレベル、つまり非選択状態にあ
る場合、トランジスタＮ3 のベース電圧がリファレンス
電圧ＶR より高いので、トランジスタＮ5 のベース電圧
がトランジスタＮ6 のベース電圧より高くなり、トラン
ジスタＮ5 がオンしトランジスタＮ6 がオフ状態とな
る。従って、トランジスタＴのエミッタとトランジスタ
Ｎ6 のコレクタ間には電流が流れず、定電流源がオフし
た状態と同等になる。また、この非選択状態では、リフ
ァレンス電圧ＶR が入力されているトランジスタＮ2 の
ベース電圧よりトランジスタＮ1 のベース電圧の方が高
いので、トランジスタＮ1 がオンし、電流ＩE1が抵抗Ｒ
1 に流れる。このとき出力▽Ｑ（但し、▽は反転を表わ
す。従って▽Ｑは出力Ｑの反転を示す。以後同じ）の電
位は、トランジスタＴのベース・エミッタ間の電位をＶ
f とすると、Ｖ▽Q ＝−（Ｒ1 ・ＩE1＋Ｖf ）となりロ
ウレベルとなる。
理回路を例にして、トランジスタレベルで描いた回路図
である。本実施例では、出力選択端子６が入力リファレ
ンス電圧ＶR に対しハイレベル、つまり非選択状態にあ
る場合、トランジスタＮ3 のベース電圧がリファレンス
電圧ＶR より高いので、トランジスタＮ5 のベース電圧
がトランジスタＮ6 のベース電圧より高くなり、トラン
ジスタＮ5 がオンしトランジスタＮ6 がオフ状態とな
る。従って、トランジスタＴのエミッタとトランジスタ
Ｎ6 のコレクタ間には電流が流れず、定電流源がオフし
た状態と同等になる。また、この非選択状態では、リフ
ァレンス電圧ＶR が入力されているトランジスタＮ2 の
ベース電圧よりトランジスタＮ1 のベース電圧の方が高
いので、トランジスタＮ1 がオンし、電流ＩE1が抵抗Ｒ
1 に流れる。このとき出力▽Ｑ（但し、▽は反転を表わ
す。従って▽Ｑは出力Ｑの反転を示す。以後同じ）の電
位は、トランジスタＴのベース・エミッタ間の電位をＶ
f とすると、Ｖ▽Q ＝−（Ｒ1 ・ＩE1＋Ｖf ）となりロ
ウレベルとなる。
【００１３】次に、出力選択端子６がロウレベル、つま
り選択状態の場合、トランジスタＮ3 のエミッタ電位に
比べトランジスタＮ4 のエミッタ電位の方が高いので、
トランジスタＮ6 ベース電位がトランジスタＮ5 のベー
ス電位より高くなり、トランジスタＮ6 がオンしトラン
ジスタＮ5 がオフ状態となる。従って、トランジスタＴ
のエミッタとトランジスタＮ6 のコレクタには電流ＩE2
が流れる。また、この選択状態の場合には、トランジス
タＮ1 のベース電位がトランジスタＮ2 のベース電位
（リファレンス電圧ＶR ）より低いので、電流ＩE1のパ
スはトランジスタＮ9 のベース電圧である入力Ｄの値に
よって切り換る。すなわち、入力Ｄにハイレベルが入力
されるとトランジスタＮ9 がオンし、このとき電流ＩE1
は接地線から抵抗Ｒ1 を通り、トランジスタＮ9 のコレ
クタからエミッタへ流れる。従って、トランジスタＴの
ベース電位が−（Ｒ1 ・ＩE1）となるので、出力▽Ｑの
電位Ｖ▽Q はロウレベルであって、−（Ｒ1 ・ＩE1＋Ｖ
f ）となる。一方、入力Ｄがロウレベルであると、電流
ＩE1は接地線から抵抗Ｒ2 を通り、トランジスタＮ2の
コレクタからエミッタへ流れる。従って、抵抗Ｒ1 には
電流が流れないので、トランジスタＴのベース電位は接
地電位に等しくなり、出力▽Ｑの電位はハイレベルであ
って、−Ｖf の電位が出てくる。
り選択状態の場合、トランジスタＮ3 のエミッタ電位に
比べトランジスタＮ4 のエミッタ電位の方が高いので、
トランジスタＮ6 ベース電位がトランジスタＮ5 のベー
ス電位より高くなり、トランジスタＮ6 がオンしトラン
ジスタＮ5 がオフ状態となる。従って、トランジスタＴ
のエミッタとトランジスタＮ6 のコレクタには電流ＩE2
が流れる。また、この選択状態の場合には、トランジス
タＮ1 のベース電位がトランジスタＮ2 のベース電位
（リファレンス電圧ＶR ）より低いので、電流ＩE1のパ
スはトランジスタＮ9 のベース電圧である入力Ｄの値に
よって切り換る。すなわち、入力Ｄにハイレベルが入力
されるとトランジスタＮ9 がオンし、このとき電流ＩE1
は接地線から抵抗Ｒ1 を通り、トランジスタＮ9 のコレ
クタからエミッタへ流れる。従って、トランジスタＴの
ベース電位が−（Ｒ1 ・ＩE1）となるので、出力▽Ｑの
電位Ｖ▽Q はロウレベルであって、−（Ｒ1 ・ＩE1＋Ｖ
f ）となる。一方、入力Ｄがロウレベルであると、電流
ＩE1は接地線から抵抗Ｒ2 を通り、トランジスタＮ2の
コレクタからエミッタへ流れる。従って、抵抗Ｒ1 には
電流が流れないので、トランジスタＴのベース電位は接
地電位に等しくなり、出力▽Ｑの電位はハイレベルであ
って、−Ｖf の電位が出てくる。
【００１４】次に、本発明の第２の実施例について説明
する。図３は本発明の第２の実施例における論理回路
を、トランジスタレベルで描いた回路図である。図３を
参照すると、本実施例は、図２に示す第１の実施例にお
ける論理回路に対して、抵抗Ｒ7 が抵抗Ｒ1 に加えて直
列に接地線とトランジスタＮ1 のコレクタとの間に接続
され、且つトランジスタＮ9 のコレクタが両抵抗の接続
点に接続されている点が異っている。本実施例では、第
１の実施例と同様に、出力選択端子６がハイレベル（非
選択）の状態のとき、トランジスタＮ5 がオンしトラン
ジスタＮ6 がオフするので、トランジスタＴのエミッタ
とトランジスタＮ6 のコレクタとの間には電流が流れな
い。このときトランジスタＮ1 がオンすると、電流ＩE1
が抵抗Ｒ1，Ｒ7 に流れるので、出力▽Ｑの電位Ｖ▽Q
は、トランジスタＴのベース・エミッタ間電位をＶf と
すると、Ｖ▽Q ＝−｛（Ｒ1 ＋Ｒ7 ）・ＩE1＋Ｖf ｝と
なる。即ち、抵抗Ｒ7 が挿入されていない第１の実施例
に比べて、（−Ｒ7 ・ＩE1）の分だけ出力▽Ｑの電位が
低くなる。
する。図３は本発明の第２の実施例における論理回路
を、トランジスタレベルで描いた回路図である。図３を
参照すると、本実施例は、図２に示す第１の実施例にお
ける論理回路に対して、抵抗Ｒ7 が抵抗Ｒ1 に加えて直
列に接地線とトランジスタＮ1 のコレクタとの間に接続
され、且つトランジスタＮ9 のコレクタが両抵抗の接続
点に接続されている点が異っている。本実施例では、第
１の実施例と同様に、出力選択端子６がハイレベル（非
選択）の状態のとき、トランジスタＮ5 がオンしトラン
ジスタＮ6 がオフするので、トランジスタＴのエミッタ
とトランジスタＮ6 のコレクタとの間には電流が流れな
い。このときトランジスタＮ1 がオンすると、電流ＩE1
が抵抗Ｒ1，Ｒ7 に流れるので、出力▽Ｑの電位Ｖ▽Q
は、トランジスタＴのベース・エミッタ間電位をＶf と
すると、Ｖ▽Q ＝−｛（Ｒ1 ＋Ｒ7 ）・ＩE1＋Ｖf ｝と
なる。即ち、抵抗Ｒ7 が挿入されていない第１の実施例
に比べて、（−Ｒ7 ・ＩE1）の分だけ出力▽Ｑの電位が
低くなる。
【００１５】第１の実施例では、非選択状態の論理回路
の出力▽Ｑがロウレベルに固定され、これが選択状態の
論理回路の出力▽Ｑのロウレベルと同電位であるので、
図４（ａ）に示すように、各論理回路に電流パスが生じ
る。このことは、図４（ｃ）に示すトランジスタのＩE
−ＶBE特性からも分るように、トランジスタのエミッタ
電流が減ってベース・エミッタ間の電位差が小さくなる
結果となる。すなわち、図２，３におけるトランジスタ
のベース・エミッタ間電圧Ｖf が減少し、出力▽Ｑのロ
ウレベルの電位が上昇してしまう。一方、本実施例で
は、非選択状態の論理回路の出力▽Ｑの電位ＶLLを選択
状態の論理回路の出力▽Ｑのロウレベルの電位ＶL より
（−Ｒ7 ・ＩE1）だけ低くしているので、非選択状態の
出力トランジスタのエミッタには電流が流れず、選択状
態の論理回路の出力▽Ｑのロウレベルが回路全体の出力
レベルとなり、動作マージンをより大きくすることがで
きる。
の出力▽Ｑがロウレベルに固定され、これが選択状態の
論理回路の出力▽Ｑのロウレベルと同電位であるので、
図４（ａ）に示すように、各論理回路に電流パスが生じ
る。このことは、図４（ｃ）に示すトランジスタのＩE
−ＶBE特性からも分るように、トランジスタのエミッタ
電流が減ってベース・エミッタ間の電位差が小さくなる
結果となる。すなわち、図２，３におけるトランジスタ
のベース・エミッタ間電圧Ｖf が減少し、出力▽Ｑのロ
ウレベルの電位が上昇してしまう。一方、本実施例で
は、非選択状態の論理回路の出力▽Ｑの電位ＶLLを選択
状態の論理回路の出力▽Ｑのロウレベルの電位ＶL より
（−Ｒ7 ・ＩE1）だけ低くしているので、非選択状態の
出力トランジスタのエミッタには電流が流れず、選択状
態の論理回路の出力▽Ｑのロウレベルが回路全体の出力
レベルとなり、動作マージンをより大きくすることがで
きる。
【００１６】
【発明の効果】以上説明したように、本発明では、ワイ
ヤードオア論理回路を構成する複数の論理回路のそれぞ
れごとに、出力用バイポーラトランジスタと共にエミッ
タフォロワ回路を形成する定電流源が設けられている。
そして、この定電流源は、自己の属する論理回路が選択
された時にのみ電流を流すように構成されている。
ヤードオア論理回路を構成する複数の論理回路のそれぞ
れごとに、出力用バイポーラトランジスタと共にエミッ
タフォロワ回路を形成する定電流源が設けられている。
そして、この定電流源は、自己の属する論理回路が選択
された時にのみ電流を流すように構成されている。
【００１７】これにより、本発明によれば、複数の論理
回路からの出力信号を出力選択信号によって切り換えて
同一信号線上に出力する場合に、出力選択信号に合わせ
て必要な定電流源を選択し、選択された論理回路の出力
用エミッタフォロワ回路にのみ電流を流すことができる
ので、論理回路から出力端子までの信号線の分布抵抗に
よる電圧降下の影響を受けることなしに、いずれの論理
回路からの出力レベルも同じレベルで出力端子に出力す
ることができる。
回路からの出力信号を出力選択信号によって切り換えて
同一信号線上に出力する場合に、出力選択信号に合わせ
て必要な定電流源を選択し、選択された論理回路の出力
用エミッタフォロワ回路にのみ電流を流すことができる
ので、論理回路から出力端子までの信号線の分布抵抗に
よる電圧降下の影響を受けることなしに、いずれの論理
回路からの出力レベルも同じレベルで出力端子に出力す
ることができる。
【００１８】更に、ワイヤードオア論理回路を構成する
論理回路ごとに、非選択時の出力信号レベルを選択時の
出力信号のロウレベルより低くする回路を設けることに
より、選択された論理回路の出力信号のロウレベルの上
昇を防ぐことができ、動作マージンをより広くすること
ができる。
論理回路ごとに、非選択時の出力信号レベルを選択時の
出力信号のロウレベルより低くする回路を設けることに
より、選択された論理回路の出力信号のロウレベルの上
昇を防ぐことができ、動作マージンをより広くすること
ができる。
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】図１中の論理回路を、トランジスタレベルで表
した回路図である。
した回路図である。
【図３】本発明の図２の実施例における論理回路をトラ
ンジスタレベルで表した回路図である。
ンジスタレベルで表した回路図である。
【図４】本発明の第２の実施例の効果を説明するための
図である。
図である。
【図５】従来のワイヤードオア論理回路の構成を示すブ
ロック図である。
ロック図である。
Ｌ1 〜Ｌn 論理回路 ２ 配線 ３ 出力端子 ４，４1 〜４n 定電流源 ５ 低位電源線 ６ 出力選択端子 Ｔ，Ｔ1 〜Ｔn 出力用バイポーラトランジスタ ｒ1 〜ｒn 分布抵抗
Claims (5)
- 【請求項１】 出力論理信号を信号出力用のバイポーラ
トランジスタを介して出力する複数の論理回路をワイヤ
ードオアによって結線してなるワイヤードオア回路にお
いて、 前記複数の論理回路のそれぞれは、出力用バイポーラト
ランジスタと共にエミッタフォロワ回路を形成し、出力
選択信号の状態に同期してオン、オフする定電流源を有
することを特徴とするワイヤードオア論理回路。 - 【請求項２】 請求項１記載のワイヤードオア論理回路
において、前記複数の論理回路のそれぞれは、非選択時
の出力信号レベルを選択時の出力信号のロウレベルより
も低くする回路を具備することを特徴とするワイヤード
オア論理回路。 - 【請求項３】 請求項１又は請求項２記載のワイヤード
オア論理回路において、前記論理回路がＥＣＬ型論理回
路であることを特徴とするワイヤードオア論理回路。 - 【請求項４】 請求項１記載のワイヤードオア論理回路
において、前記論理回路のそれぞれは、前記論理回路へ
の入力信号の状態および前記出力選択信号の状態に応じ
て電流路が切り換わることにより、前記出力用バイポー
ラトランジスタのベースに異なるベース電位を与えるベ
ース電位設定回路を有することを特徴とするワイヤード
オア論理回路。 - 【請求項５】 請求項４記載のワイヤードオア論理回路
において、前記ベース電位設定回路は、非選択時の出力
信号レベルを選択時の出力信号のロウレベルよりも低く
する回路を具備することを特徴とするワイヤードオア論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5082507A JPH07123225B2 (ja) | 1992-03-26 | 1993-03-18 | ワイヤードオア論理回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6784792 | 1992-03-26 | ||
| JP4-67847 | 1992-03-26 | ||
| JP5082507A JPH07123225B2 (ja) | 1992-03-26 | 1993-03-18 | ワイヤードオア論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697807A JPH0697807A (ja) | 1994-04-08 |
| JPH07123225B2 true JPH07123225B2 (ja) | 1995-12-25 |
Family
ID=26409051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5082507A Expired - Lifetime JPH07123225B2 (ja) | 1992-03-26 | 1993-03-18 | ワイヤードオア論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123225B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2569033B2 (ja) * | 1987-01-16 | 1997-01-08 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH01146188A (ja) * | 1987-12-02 | 1989-06-08 | Hitachi Ltd | 半導体回路 |
| US4849659A (en) * | 1987-12-15 | 1989-07-18 | North American Philips Corporation, Signetics Division | Emitter-coupled logic circuit with three-state capability |
| JPH01261023A (ja) * | 1988-04-12 | 1989-10-18 | Hitachi Ltd | 半導体集積回路装置 |
-
1993
- 1993-03-18 JP JP5082507A patent/JPH07123225B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0697807A (ja) | 1994-04-08 |
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