JPH1019980A - テスト装置 - Google Patents

Abstract

(57)【要約】 【課題】 被試験デバイスに入力される信号の振幅電圧
レベルに対応したタイミング補正を能率よく行う。 【解決手段】 テーブルにあらかじめ格納されているテ
スタドライバごとの基準振幅電圧レベルＶ０に対する基
準補正時間Ｔ０ｎと単位電圧当たりの補正時間ΔＴｎと
を参照し、さらに、テスタドライバごとの振幅電圧レベ
ルＶｍ、および基準振幅電圧レベルＶ０にもとづいて、
演算式（１）で記述される線型近似を用いて、テスタド
ライバごとの補正時間Ｔｍｎが算出される。そして、こ
の補正時間Ｔｍｎに相当する補正が、テスタドライバに
内蔵される遅延回路の遅延時間に加えられる。このた
め、従来においては、すべて実測されていた振幅電圧レ
ベルに対応したタイミング補正が、演算に置き換わり、
実測数が減少するので、タイミング補正が短時間で能率
よく行われ得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置のテ
スト装置に関し、特に、タイミング補正を効率よく行う
ための改良に関する。

【０００２】

【従来の技術】ＬＳＩなどの半導体装置を被試験デバイ
ス（ＤＵＴ）として、その入力と出力の間の機能を試験
するための装置としてテスト装置が知られている。この
テスト装置は、テストパターンを発生して被試験デバイ
スの入力ピンに印加すると同時に、出力ピンに現れる出
力パターンを期待値と比較して、被試験デバイスの品質
の良否を判定するものである。

【０００３】

【発明が解決しようとする課題】ところで、被試験デバ
イスが大規模に集積化されるとともに、その動作が高速
化するのにともない、被試験デバイスには小振幅バッフ
ァが混在するようになり、しかも、入出力ピンの数が多
くなってきている。したがって、テスト装置は、大規模
かつ高速の被試験デバイスの試験を行うときに、多数の
入力ピンに複数の異なる振幅電圧レベルの信号を入力す
る必要がある。

【０００４】このため、振幅電圧レベルが異なることに
起因するタイミングのずれを補正する必要があり、多数
の入力ピンに対応するテスト装置の多数のテスタドライ
バごとに振幅電圧レベルを計測して、それぞれにタイミ
ング補正を施すという作業が必要とされていた。この作
業には多大の時間が必要であり、被試験デバイスのテス
ト作業の中に占める無駄時間、すなわちテスタダウンタ
イムが長くなるという問題点があった。

【０００５】この発明は、従来の装置における上記した
問題点を解消するためになされたもので、被試験デバイ
スに入力される信号の振幅電圧レベルがさまざまに混在
するときにおいても、短時間で能率よくタイミング補正
を行うことができるテスト装置を提供することを目的と
する。

【０００６】

【課題を解決するための手段】第１の発明の装置は、タ
イミング補正のための遅延回路を内蔵する複数のテスタ
ドライバを備え、被試験デバイスの入力と出力の間の機
能を試験するためのテスト装置において、前記複数のテ
スタドライバが、基準となる振幅電圧レベルである基準
振幅電圧レベルを出力する際の、基準時間からの出力の
遅れである基準補正時間を、前記複数のテスタドライバ
の各１ごとに計測する計測部と、前記計測部で得られた
前記複数のテスタドライバの各１ごとの前記基準補正時
間を格納する第１テーブルと、前記複数のテスタドライ
バの各１ごとの出力のスルーレートを規定する変数を格
納する第２テーブルと、前記第１および第２テーブルに
対して、前記複数のテスタドライバの中で前記被試験デ
バイスが必要とするテスタドライバに関する前記基準補
正時間と前記変数の読出しを指示するテーブル指定部
と、前記第１および第２テーブルからそれぞれ読み出さ
れた前記基準補正時間と前記変数、ならびに、前記基準
振幅電圧レベルおよび前記被試験デバイスの入力ピンご
との振幅電圧レベルにもとづき、線型近似を用いて、前
記被試験デバイスが必要とする前記テスタドライバごと
の補正時間を算出する演算部と、前記被試験デバイスが
必要とする前記テスタドライバごとに、その内蔵する遅
延回路の遅延時間に前記補正時間に相当する補正を加え
る入力部と、をさらに備えることを特徴とする。

【０００７】第２の発明の装置は、タイミング補正のた
めの遅延回路を内蔵する複数のテスタドライバを備え、
被試験デバイスの入力と出力の間の機能を試験するため
のテスト装置において、前記複数のテスタドライバが、
基準となる振幅電圧レベルである基準振幅電圧レベルを
出力する際の、当該基準振幅電圧レベルの半値、基準時
間からの出力の遅れである基準補正時間、および、出力
のスルーレートを規定する変数を、前記複数のテスタド
ライバの各１ごとに計測する計測部と、前記複数のテス
タドライバと一対一に結合し、前記被試験デバイスが必
要とするテスタドライバに関する前記半値、前記基準補
正時間、および前記変数、ならびに出力の振幅電圧レベ
ルの半値にもとづき、線型近似を用いて補正時間を算出
し、前記被試験デバイスが必要とする前記テスタドライ
バごとに、その内蔵する遅延回路の遅延時間に前記補正
時間に相当する補正を加える複数の演算部と、をさらに
備えることを特徴とする。

【０００８】第３の発明の装置は、タイミング補正のた
めの遅延回路を内蔵する複数のテスタドライバを備え、
被試験デバイスの入力と出力の間の機能を試験するため
のテスト装置において、前記複数のテスタドライバが、
基準となる振幅電圧レベルである基準振幅電圧レベルを
出力する際の、基準時間からの出力の遅れである基準補
正時間を、前記複数のテスタドライバの各１ごとに計測
する計測部と、前記計測部で得られた前記複数のテスタ
ドライバの各１ごとの前記基準補正時間を格納する第１
テーブルと、前記複数のテスタドライバの各１ごとの出
力のスルーレートを規定する変数を格納する第２テーブ
ルと、前記第１および第２テーブルに対して、すべての
テスタドライバに関する前記基準補正時間と前記変数の
読出しを指示する第１テーブル指定部と、前記第１およ
び第２テーブルからそれぞれ読み出された前記基準補正
時間と前記変数、ならびに、前記基準振幅電圧レベルお
よび前記複数のテスタドライバの出力における複数通り
の振幅電圧レベルにもとづき、線型近似を用いて、前記
複数のテスタドライバごとおよび前記複数通りの振幅電
圧レベルごとの補正時間を算出する演算部と、算出され
た前記複数のテスタドライバごとおよび前記複数通りの
振幅電圧レベルごとの補正時間を格納する第３テーブル
と、前記第３テーブルに対して、前記複数のテスタドラ
イバの中で前記被試験デバイスが必要とするテスタドラ
イバとその出力の振幅電圧レベルに対応する前記補正時
間の読出しを指示する第２テーブル指定部と、前記被試
験デバイスが必要とする前記テスタドライバごとに、そ
の内蔵する遅延回路の遅延時間に、読み出された前記補
正時間に相当する補正を加える入力部と、をさらに備え
ることを特徴とする。

【０００９】第４の発明の装置は、タイミング補正のた
めの遅延回路を内蔵する複数のテスタドライバを備え、
被試験デバイスの入力と出力の間の機能を試験するため
のテスト装置において、前記複数のテスタドライバが、
基準となる振幅電圧レベルである基準振幅電圧レベルを
出力する際の、基準時間からの出力の遅れである基準補
正時間を、前記複数のテスタドライバの各１ごとに計測
する計測部と、前記計測部で得られた前記複数のテスタ
ドライバの各１ごとの前記基準補正時間を格納する第１
テーブルと、前記複数のテスタドライバの各１ごとの出
力のスルーレートを規定する変数を格納する第２テーブ
ルと、前記第１および第２テーブルに対して、すべての
テスタドライバに関する前記基準補正時間と前記変数の
読出しを指示する第１テーブル指定部と、前記第１およ
び第２テーブルからそれぞれ読み出された前記基準補正
時間と前記変数、ならびに、前記基準振幅電圧レベル、
および前記複数のテスタドライバの出力における複数通
りの振幅電圧レベルの中のそれらの中心値とその一方側
に属する振幅電圧レベルとにもとづき、線型近似を用い
て、前記複数のテスタドライバごとおよび前記中心値と
その一方側に属する前記振幅電圧レベルごとの補正時間
を算出する第１演算部と、算出された前記補正時間を格
納する第３テーブルと、前記第３テーブルに対して、前
記複数のテスタドライバの中で前記被試験デバイスが必
要とするテスタドライバと、その出力の振幅電圧レベル
または前記中心値に対して対称な振幅電圧レベルとに、
対応する前記補正時間の読出しを指示する第２テーブル
指定部と、読み出された前記補正時間に対して、当該補
正時間が前記中心値に対して対称な振幅電圧レベルに対
応して読み出されたときには、当該補正時間の符号を反
転し、そうでないときには前記符号をそのままとする第
２演算部と、前記被試験デバイスが必要とする前記テス
タドライバごとに、その内蔵する遅延回路の遅延時間
に、前記第２演算部で得られた前記補正時間に相当する
補正を加える入力部と、をさらに備えることを特徴とす
る。

【００１０】第５の発明の装置は、第１ないし第４のい
ずれかの発明のテスト装置において、前記変数が、前記
出力に一定大きさの変化を与える時間の長さであること
を特徴とする。

【００１１】

【発明の実施の形態】

＜実施の形態１＞図２は、実施の形態１のテスト装置の
構成を示すブロック図である。このテスト装置１０１
は、タイミング発生器１、マトリクス回路２、フォーマ
ッタ３、テスタドライバＰ1〜Ｐ512、および、タイミン
グ補正部１２１を備えている。そして、テスタドライバ
Ｐ1〜Ｐ512を通じて、テスト装置１０１と被試験デバイ
ス４とが接続されている。被試験デバイス４は、試験対
象とされるＬＳＩなどの半導体装置である。

【００１２】タイミング発生器１で発生されたタイミン
グがマトリクス回路２によってさまざまに分配され、フ
ォーマッタ３へと入力される。フォーマッタ３では、入
力信号にもとづいてテストパターンが生成される。この
テストパターンは、例えば５１２ピンの被試験デバイス
４に対応可能に準備されたテスタドライバＰ1〜Ｐ512を
通じて、被試験デバイス４のピンへと入力される。

【００１３】テスタドライバＰ1〜Ｐ512は、図示しない
遅延回路を内蔵しており、この遅延回路によって、タイ
ミング発生器１から被試験デバイス４までの経路に発生
するスキュー（タイミングのずれ）を補正している。タ
イミング補正部１２１は、ドライバ振幅すなわちテスタ
ドライバＰ1〜Ｐ512の出力の振幅電圧レベルを検出し、
さらに、基準となる時間を、例えばタイミング発生器１
から検出することによって、ドライバ振幅の大きさに由
来するタイミングのずれを解消するように遅延回路の遅
延時間を補正する。

【００１４】なお、図示を略するが、テスタドライバＰ
1〜Ｐ512には、被試験デバイス４のピンへと信号を出力
するドライバだけでなく、被試験デバイス４のピンから
出力される信号を受信してそのレベル（ハイレベルかロ
ウレベルか）を判定するコンパレータが含まれている。
以上のタイミング発生器１、マトリクス回路２、フォー
マッタ３、および、遅延回路とコンパレータを含むテス
タドライバＰ1〜Ｐ512は、従来周知の装置部分である。

【００１５】図３はタイミング補正部１２１の内部構成
を示すブロック図である。タイミング補正部１２１は、
計測部１１、２種類のテーブル１２，１３、テーブル指
定部１４、演算部１５、および、入力部１６を備えてい
る。テーブル指定部１４および演算部１５には、外部の
デバイスデータファイル５から、信号が供給される。テ
ーブル１２，１３は、例えばＲＡＭなどの記憶媒体で構
成される。

【００１６】図４は、タイミング補正部１２１のテーブ
ル１３にデータを書き込む処理、すなわち準備処理の手
順を示すフローチャートである。この処理は、すべての
被試験デバイス４のテストに先だって、一回だけ行われ
れば十分であり、被試験デバイス４が異なるごとに繰り
返し行われる必要はない。

【００１７】処理が開始されると、まずステップＳ１に
おいて、基準振幅電圧レベルＶ０と基準時間Ｏがテスト
装置１０１へ入力される。つぎに、ステップＳ２におい
て、制御変数ｎが値”１”へと初期化される。その後、
ステップＳ３において、テスタドライバピンｎ、すなわ
ちテスタドライバＰｎの出力ピンから基準振幅電圧レベ
ルＶ０を検出する。

【００１８】図５は、テスタドライバピンｎの出力波形
を模式的に示すグラフである。図５に示すように、テス
タドライバピンｎの出力は、基準時間Ｏからある時間だ
け遅延して立ち上がる。ステップＳ３では、基準振幅電
圧レベルＶ０のハーフポイント（半値）Ｖ０／２、すな
わち、０と基準振幅電圧レベルＶ０との中心点の、基準
時間Ｏからの遅延時間である基準補正時間Ｔ０ｎを計測
する。つづくステップＳ４では、得られた基準補正時間
Ｔ０ｎがテーブル１３へ格納される。

【００１９】つぎに、テスタドライバピンｎが５１２に
一致するか否か、すなわち全てのテスタドライバＰ1〜
Ｐ512の出力ピンについて基準補正時間Ｔ０ｎの計測お
よびテーブル１３への格納が終了したか否かが判定され
る。終了していなければ、テスタドライバピンの番号ｎ
を１だけインクリメントした上で、処理はステップＳ３
へと戻る。終了しておれば、すべての処理を終了する。

【００２０】以上の処理の結果、テーブル１３には、図
６に示すように、基準振幅電圧レベルＶ０に対応したテ
スタドライバピン１〜５１２ごとの基準補正時間Ｔ０1
〜Ｔ０512が格納される。また、上記したステップＳ２
〜Ｓ５の処理は、計測部１１（図３）によって実行され
る。計測部１１は、基準時間Ｏを例えばタイミング発生
器１から検出し、基準振幅電圧レベルＶ０をテスタドラ
イバＰ1〜Ｐ512の出力ピンから検出する。

【００２１】テーブル１３とは別のテーブル１２にも、
すべての被試験デバイス４のテストに先だって、データ
が格納される。図７は、テーブル１２に格納すべきデー
タを説明するグラフである。図７に示すように、各テス
タドライバの出力は、ほぼ直線状に遷移する。そして、
その傾き、すなわちスルーレートは、振幅電圧レベルが
異なっても通常は不変である。テスト装置１０１は、テ
スタドライバＰ1〜Ｐ512のスルーレートが、振幅電圧レ
ベルに依存せずに一定であることを前提としている。

【００２２】各テスタドライバＰ1〜Ｐ512のスルーレー
トは、設計仕様として、あるいは試験の結果として既知
である。各テスタドライバＰｎ（ｎ＝１，・・・，５１
２）の既知のスルーレートに対応する１Ｖ当たりの遷移
時間である補正時間ΔＴｎが、あらかじめテーブル１２
へ外部より書き込まれる。その結果、テーブル１２に
は、図８に示すように、テスタドライバピン１〜５１２
ごとの補正時間ΔＴ1〜ΔＴ512が格納される。

【００２３】テーブル１２，１３の準備が完了した後、
被試験デバイス４のテストを実行するごとに、それらの
テストの直前に図１のフローチャートに示す処理、すな
わち使用されるテスタドライバに内蔵される遅延回路に
対する補正処理が実行される。処理が開始されると、ま
ずステップＳ１１において、テストで使用されるドライ
バピンの番号ｎ1，ｎ2，・・・，ｎK（ただしK≦５１２）
と、テストで出力されるそれらの振幅電圧レベルすなわ
ち被補正振幅電圧レベルＶｎ1，Ｖｎ2，・・・，ＶｎKと
が、テスト装置１０１へ入力される。その後、ステップ
Ｓ１２において、制御変数kが値”１”へと初期化され
る。

【００２４】つぎに、ステップＳ１３において、ピン番
号ｎ＝ｎkのドライバピンの基準補正時間Ｔ０ｎと補正
時間ΔＴｎが、それぞれテーブル１３，１２から読み出
される。デバイスデータファイル５（図３）は、被試験
デバイス４ごとに、テストで使用されるドライバピンの
番号ｎ1，ｎ2，・・・，ｎKと、テストで出力されるそれら
の振幅電圧レベルすなわち被補正振幅電圧レベルＶｎ
1，Ｖｎ2，・・・，ＶｎKとを保持している。そして、テー
ブル指定部１４は、デバイスデータファイル５より送ら
れるピン番号ｎ1，ｎ2，・・・，ｎKに応じて、テーブル１
３，１２の格納場所を指定する。その結果、テーブル１
３，１２からは、それぞれ基準補正時間Ｔ０1〜Ｔ０51
2、および、遷移時間ΔＴ1〜ΔＴ512が演算部１５へと
読み出される。

【００２５】ステップＳ１４ではさらに、デバイスデー
タファイル５から演算部１５へと、被補正振幅電圧レベ
ルＶｎ1，Ｖｎ2，・・・，ＶｎKが送られる。そして、演算
部１５は、これらのデータにもとづいて、演算式（１）
・・・Ｔｍｎ＝−｛（Ｖｍ−Ｖ０）・ΔＴｎ／２＋Ｔ０
ｎ｝、すなわち線型近似を用いて補正時間Ｔｍｎを算出
する。

【００２６】つぎに、ステップＳ１５において、算出さ
れた補正時間Ｔｍｎが入力部１６へと送られ、さらに、
入力部１６からピン番号ｎ＝ｎkのドライバＰｎkに内蔵
される遅延回路へと送られる。遅延回路は、遅延時間を
補正時間Ｔｍｎに相当する分だけ加算する。すなわち、
遅延回路の遅延時間が補正時間Ｔｍｎに相当する分だけ
補正される。

【００２７】つぎに、ステップＳ１６において、制御変
数kがKに一致するか否か、すなわち、テストで使用され
るすべてのドライバ（ピン番号がｎ1，ｎ2，・・・，ｎKで
あるドライバのすべて）について処理が完了したか否か
が判定される。その結果、処理が完了していなければ、
制御変数kを１だけインクリメントした上で、処理はス
テップＳ１３へと戻る。終了しておれば、すべての処理
を終了する。このようにして、テストで使用されるすべ
てのドライバの遅延回路の遅延時間に、被補正振幅電圧
レベルＶｎ1，Ｖｎ2，・・・，ＶｎKに対応した補正が加え
られる。図１に沿った補正処理が終了すると、補正され
た遅延時間をもって被試験デバイス４のテストが実行さ
れる。

【００２８】以上のように、テスト装置１０１では、被
補正振幅電圧レベルＶｎ1，Ｖｎ2，・・・，ＶｎKに対応し
たタイミング補正が、基準補正時間Ｔ０ｎ、補正時間Δ
Ｔｎに関するテーブルと、演算式（１）にもとづいて、
簡単かつ短時間で能率よく行われる。

【００２９】＜実施の形態２＞図９は実施の形態２のタ
イミング補正部の構成を示すブロック図である。このタ
イミング補正部１２２は、計測部２１、および演算部Ｃ
1〜Ｃ512を備えている。演算部Ｃ1〜Ｃ512は、テスタド
ライバＰ1〜Ｐ512にそれぞれ結合している。計測部２１
は、テスタドライバＰ1〜Ｐ512の出力から、基準振幅電
圧レベルＶ０の中間値（半値）Ｖ０／２、基準補正時間
Ｔ０ｎ（ｎ＝１〜５１２）、および、補正時間ΔＴｎ
（ｎ＝１〜５１２）を計測し、各演算部Ｃｎ（ｎ＝１〜
５１２）へと入力する。

【００３０】さらに、デバイスデータファイル５から
は、テストで使用されるドライバピンの番号ｎ1，ｎ2，
・・・，ｎK（ただしK≦５１２）の被補正振幅電圧レベル
の中間値（半値）Ｖｎ1／２，Ｖｎ2／２，・・・，ＶｎK／
２が、それぞれ演算部Ｃｎ1〜ＣnKへと入力される。図
１０は、演算部Ｃｎ（ｎ＝１〜５１２）の内部構成を示
すブロック図である。演算部Ｃｎは、減算器２５、乗算
器２６、および加算器２７を備えている。減算器２５
は、二つの中間値Ｖ０／２、Ｖｍ／２＝Ｖｎk／２の差
を算出して出力する。すなわち、減算器２５からは、
（Ｖ０−Ｖｍ）／２が出力される。

【００３１】乗算器２６は、減算器２５の出力値（Ｖ０
−Ｖｍ）／２と、補正時間ΔＴｎとの積を算出して出力
する。すなわち、乗算器２６からは、（Ｖ０−Ｖｍ）／
２・ΔＴｎが出力される。加算器２７は、乗算器２６の
出力値（Ｖ０−Ｖｍ）／２・ΔＴｎと基準補正時間Ｔ０
ｎの和を算出して補正時間Ｔｍｎとして出力する。すな
わち、出力される補正時間Ｔｍｎは、Ｔｍｎ＝Ｖ０−Ｖ
ｍ）／２・ΔＴｎ＋Ｔ０ｎとなる。このように、演算部
Ｃｎは、演算式（１）にもとづいて補正時間Ｔｍｎを算
出する。

【００３２】演算部Ｃｎ1〜ＣｎKの各々が算出した補正
時間Ｔｍｎ（ｎ＝ｎ1〜ｎK）は、テスタドライバＰｎ1
〜ＰｎKに内蔵される遅延回路へと送出される。その結
果、遅延回路では、補正時間Ｔｍｎに相当する補正が遅
延時間に加えられる。すなわち、被補正振幅電圧レベル
Ｖｎ1，Ｖｎ2，・・・，ＶｎKに対応したタイミング補正
が、基準振幅電圧レベルの中間値Ｖ０／２、基準補正時
間Ｔ０ｎ、および補正時間ΔＴｎに関する計測値と、演
算式（１）とにもとづいて、簡単かつ短時間で能率よく
行われる。しかも、テーブル１２，１３を設ける必要が
ないという利点がある。

【００３３】＜実施の形態３＞実施の形態１では、二つ
のタイミングテーブル１２，１３から演算式（１）で逐
次計算しながら補正時間Ｔｍｎを求めていたが、複数通
りの振幅電圧レベルに対して、あらかじめ補正時間Ｔｍ
ｎをテスタドライバＰ1〜Ｐ512ごとに作成して別に準備
されたテーブルに格納しておき、テストの直前には、こ
のテーブルから補正時間Ｔｍｎを選択的に読み出すよう
に、タイミング補正部を構成してもよい。

【００３４】図１１は、そのように構成されたタイミン
グ補正部を示すブロック図である。このタイミング補正
部１２３は、計測部１１、三つのテーブル１２，１３，
３７、テーブル指定部３４，３６、演算部１５、およ
び、入力部１６を備えている。

【００３５】図１２は、テーブル３７にデータを格納す
る処理の手順を示すフローチャートである。この処理
は、テーブル１２、１３へのデータの格納が終了した後
に、すべての被試験デバイス４の試験に先だって１回行
われれれば十分であり、テーブル１３へのデータの格納
処理（図４）と同様に、被試験デバイス４のテストのた
びに繰り返し実行する必要はない。

【００３６】処理が開始されると、まずステップＳ２１
において、外部から入力することによって、テーブル３
７に、配列変数の集合Ｘ（変数Ｘｍ）と集合Ｙ（変数Ｙ
ｍｎ）の格納場所を確保し、集合Ｘには、さまざまな被
試験デバイス４において使用される可能性のある被補正
振幅電圧レベルＶｍ（＝Ｘｍ；ｍ＝０，１，・・・，Ｍ）
を入力する。その後、ステップＳ２２において、制御変
数ｍを値”０”に初期化する。

【００３７】つぎに、ステップＳ２３において、集合Ｘ
から被補正振幅電圧レベルＶｍ＝Ｘｍを読出す。この処
理は、テーブル指定部３６が被補正振幅電圧レベルＶｍ
の格納場所Ｘｍを指定することによって実行される。そ
の後、ステップＳ２４において、制御変数ｎを値”１”
へと初期化する。

【００３８】つぎに、ステップＳ２５において、ピン番
号がｎであるテスタドライバＰｎの基準補正時間Ｔ０ｎ
と補正時間ΔＴｎとを、テーブル１３，１２からそれぞ
れ読み出す。この処理は、テーブル指定部３４によって
実行される。

【００３９】つぎに、ステップＳ２６において、被補正
振幅電圧レベルＶｍ、基準補正時間Ｔ０ｎ、および補正
時間ΔＴｎにもとづき、演算式（１）にしたがって、補
正時間Ｔｍｎを算出する。つづくステップＳ２７におい
て、算出された補正時間Ｔｍｎをテーブル３７の格納場
所Ｙｍｎに格納する。これらのステップＳ２６〜Ｓ２７
の処理は、演算部１５によって実行される。

【００４０】つぎに、ステップＳ２８において、制御変
数ｎが５１２に一致するか否か、すなわち、すべてのテ
スタドライバＰ1〜Ｐ512について、テーブル３７への補
正時間Ｔｍｎの格納が完了したか否かが判定される。そ
の結果、完了していなければ、制御変数ｎを１だけイン
クリメントした上で、処理はステップＳ２５へと戻る。
完了しておれば、処理はステップＳ２９へと移行する。
ステップＳ２５〜ステップＳ２８のループを反復するこ
とによって、一つの被補正振幅電圧レベルＶｍに対する
補正時間Ｔｍｎが、すべてのテスタドライバＰ1〜Ｐ512
に対して算出され、テーブル３７へと格納される。

【００４１】ステップＳ２９では、制御変数ｍがＭに一
致するか否か、すなわち、すべての被補正振幅電圧レベ
ルＶｍについて、テーブル３７への補正時間Ｔｍｎの格
納が完了したか否かが判定される。その結果、完了して
いなければ、制御変数ｍを１だけインクリメントした上
で、処理はステップＳ２３へと戻る。完了しておれば、
すべての処理が終了する。

【００４２】すなわち、ステップＳ２３〜ステップＳ２
９のループを反復することによって、すべての被補正振
幅電圧レベルＶｍに対する補正時間Ｔｍｎが、すべての
テスタドライバＰ1〜Ｐ512に対して算出され、テーブル
３７へと格納される。その結果、テーブル３７では、図
１３に示すように、被補正振幅電圧レベルＶｍ（ｍ＝０
〜Ｍ）およびテスタドライバピンｎ（ｎ＝１〜５１２）
ごとの補正時間Ｔｍｎが、格納場所Ｙｍｎごとに格納さ
れる。被補正振幅電圧レベルＶｍ＝基準振幅電圧レベル
Ｖ０に対応する補正時間Ｔ０ｎ（ｎ＝１〜５１２）は、
テーブル１２に格納される補正時間ΔＴｎ（ｎ＝１〜５
１２）と同一となる。

【００４３】テーブル１２，１３，３７の準備が完了し
た後、被試験デバイス４のテストを実行するごとに、そ
れらのテストの直前に図１４のフローチャートに示す処
理、すなわち使用されるテスタドライバに内蔵される遅
延回路に対する補正処理が実行される。処理が開始され
ると、まずステップＳ３１において、テストで使用され
るドライバピンの番号ｎ1，ｎ2，・・・，ｎK（ただしK≦
５１２）と、テストで出力されるそれらの振幅電圧レベ
ルすなわち被補正振幅電圧レベルＶｎ1，Ｖｎ2，・・・，
ＶｎKとが、テスト直前にテスト装置１０１へと入力さ
れる。その後、ステップＳ３２において、制御変数kが
値”１”へと初期化される。

【００４４】つぎに、ステップＳ３３において、ピン番
号ｎ＝ｎkのドライバピンの被補正振幅電圧レベルＶｍ
＝Ｖｎkに対する補正時間Ｔｍｎが、テーブル３７から
入力部１６へと読み出される。テーブル指定部３６は、
デバイスデータファイル５より送られるピン番号ｎ1，
ｎ2，・・・，ｎK、および被補正振幅電圧レベルＶｎ1，Ｖ
ｎ2，・・・，ＶｎKに応じて、テーブル３７の格納場所を
指定する。その結果、テーブル３７からは、補正時間Ｔ
ｍｎ（ｍ＝０〜Ｍ；ｎ＝１〜５１２）が入力部１６へと
読み出される。

【００４５】つぎに、ステップＳ３４において、補正時
間Ｔｍｎが入力部１６からピン番号ｎ＝ｎkのドライバ
Ｐｎkに内蔵される遅延回路へと送られる。その結果、
遅延回路では、遅延時間が補正時間Ｔｍｎに相当する分
だけ補正される。

【００４６】つぎに、ステップＳ３５において、制御変
数kがKに一致するか否か、すなわち、テストで使用され
るすべてのドライバ（ピン番号がｎ1，ｎ2，・・・，ｎKで
あるドライバのすべて）について処理が完了したか否か
が判定される。その結果、処理が完了していなければ、
制御変数kを１だけインクリメントした上で、処理はス
テップＳ３３へと戻る。終了しておれば、すべての処理
を終了する。このようにして、テストで使用されるすべ
てのドライバの遅延回路の遅延時間に、被補正振幅電圧
レベルＶｎ1，Ｖｎ2，・・・，ＶｎKに対応した補正が加え
られる。図１４に沿った補正処理が終了すると、補正さ
れた遅延時間をもって被試験デバイス４のテストが実行
される。

【００４７】以上のように、このテスト装置では、被補
正振幅電圧レベルＶｎ1，Ｖｎ2，・・・，ＶｎKに対応した
タイミング補正が、演算式（１）にもとづいて計算する
ことによって得られた補正時間Ｔｍｎに関するテーブル
を用いて、簡単かつ短時間で能率よく行われる。被試験
デバイス４が異なるごとに、補正時間Ｔｍｎを新たに算
出する必要がなく、テーブル３７から必要な値を選び出
すだけでタイミング補正が行われるので、テスターダウ
ンタイムがさらに短縮される。

【００４８】＜実施の形態４＞実施の形態３では、テー
ブル３７に、すべての被補正振幅電圧レベルＶｍに対す
る補正時間Ｔｍｎが格納される例を示した。これに対
し、基準振幅電圧レベルＶ０の中心点（ハーフポイン
ト）を、すべての被補正振幅電圧レベルＶｍの中心に設
定し、基準振幅電圧レベルＶ０よりも高い被補正振幅電
圧レベルＶｍに対してのみ、補正時間Ｔｍｎを算出して
テーブルへ格納し、基準振幅電圧レベルＶ０よりも低い
被補正振幅電圧レベルＶｍに対しては、基準振幅電圧レ
ベルＶ０との差が同一な被補正振幅電圧レベルＶｍの補
正時間Ｔｍｎの符号を反転して使用することも可能であ
る。

【００４９】図１５は、そのように構成されたタイミン
グ補正部を示すブロック図である。このタイミング補正
部１２４は、計測部１１、三つのテーブル１２，１３，
４７、テーブル指定部３４，４６、演算部１５，４８、
および、入力部１６を備えている。

【００５０】図１６は、テーブル４７にデータを格納す
る処理の手順を示すフローチャートである。この処理
は、テーブル１２、１３へのデータの格納が終了した後
に、すべての被試験デバイス４の試験に先だって１回行
われれれば十分であり、テーブル３７へのデータの格納
処理（図１２）と同様に、被試験デバイス４のテストの
たびに繰り返し実行する必要はない。

【００５１】処理が開始されると、まずステップＳ４１
において、外部から入力することによって、テーブル３
７に、配列変数の集合Ｘ（変数Ｘｍ）と集合Ｙ（変数Ｙ
ｍｎ）の格納場所を確保し、集合Ｘには、さまざまな被
試験デバイス４において使用される可能性のある被補正
振幅電圧レベルＶ2m-1（＝Ｘｍ；ｍ＝０，１，・・・，
Ｍ）を入力する。その後、ステップＳ４２において、制
御変数ｍを値”０”に初期化する。

【００５２】つぎに、ステップＳ４３において、集合Ｘ
から被補正振幅電圧レベルＶ2m-1＝Ｘｍを読出す。この
処理は、テーブル指定部４６が被補正振幅電圧レベルＶ
2m-1の格納場所Ｘｍを指定することによって実行され
る。その後、ステップＳ４４において、制御変数ｎを
値”１”へと初期化する。

【００５３】つぎに、ステップＳ４５において、ピン番
号がｎであるテスタドライバＰｎの基準補正時間Ｔ０ｎ
と補正時間ΔＴｎとを、テーブル１３，１２からそれぞ
れ読み出す。この処理は、テーブル指定部３４によって
実行される。

【００５４】つぎに、ステップＳ４６において、被補正
振幅電圧レベルＶ2m-1、基準補正時間Ｔ０ｎ、および補
正時間ΔＴｎにもとづき、演算式（１）にしたがって、
補正時間Ｔｍｎを算出する。つづくステップＳ４７にお
いて、算出された補正時間Ｔｍｎをテーブル４７の格納
場所Ｙｍｎに格納する。これらのステップＳ４６〜Ｓ４
７の処理は、演算部１５によって実行される。

【００５５】つぎに、ステップＳ４８において、制御変
数ｎが５１２に一致するか否か、すなわち、すべてのテ
スタドライバＰ1〜Ｐ512について、テーブル４７への補
正時間Ｔｍｎの格納が完了したか否かが判定される。そ
の結果、完了していなければ、制御変数ｎを１だけイン
クリメントした上で、処理はステップＳ４５へと戻る。
完了しておれば、処理はステップＳ４９へと移行する。
ステップＳ４５〜ステップＳ４８のループを反復するこ
とによって、一つの被補正振幅電圧レベルＶｍに対する
補正時間Ｔｍｎが、すべてのテスタドライバＰ1〜Ｐ512
に対して算出され、テーブル４７へと格納される。

【００５６】ステップＳ４９では、制御変数ｍがＭに一
致するか否か、すなわち、基準振幅電圧レベルＶ０以上
のすべての被補正振幅電圧レベルＶ2m-1について、テー
ブル４７への補正時間Ｔｍｎの格納が完了したか否かが
判定される。その結果、完了していなければ、制御変数
ｍを１だけインクリメントした上で、処理はステップＳ
４３へと戻る。完了しておれば、すべての処理が終了す
る。

【００５７】すなわち、ステップＳ４３〜ステップＳ４
９のループを反復することによって、図１７のグラフに
示すように、基準振幅電圧レベルＶ０以上のすべての被
補正振幅電圧レベルＶ2m-1に対する補正時間Ｔｍｎが、
すべてのテスタドライバＰ1〜Ｐ512に対して算出され、
テーブル４７へと格納される。その結果、テーブル４７
では、図１８に示すように、被補正振幅電圧レベルＶ2m
-1（ｍ＝０〜Ｍ）およびテスタドライバピンｎ（ｎ＝１
〜５１２）ごとの補正時間Ｔｍｎが、格納場所Ｙｍｎご
とに格納される。被補正振幅電圧レベルＶ2m-1＝基準振
幅電圧レベルＶ０に対応する補正時間Ｔ０ｎ（ｎ＝１〜
５１２）は、テーブル１２に格納される補正時間ΔＴｎ
（ｎ＝１〜５１２）と同一となる。

【００５８】図１８において、波線部分はテーブル４７
には存在しない。すなわち、テーブル４７には、テスト
で使用可能な被補正振幅電圧レベルＶｍの中で、それら
の中心点に位置する基準振幅電圧レベルＶ０以上の被補
正振幅電圧レベルＶｍに対してのみ、補正時間Ｔｍｎが
格納されており、基準振幅電圧レベルＶ０未満の被補正
振幅電圧レベルＶｍに対しては切り捨てられている。こ
のため、テーブル４７はテーブル３７と比較して、約半
分の記憶容量を有しておれば足りる。

【００５９】テーブル１２，１３，４７の準備が完了し
た後、被試験デバイス４のテストを実行するごとに、そ
れらのテストの直前に図１９のフローチャートに示す処
理、すなわち使用されるテスタドライバに内蔵される遅
延回路に対する補正処理が実行される。処理が開始され
ると、まずステップＳ５１において、テストで使用され
るドライバピンの番号ｎ1，ｎ2，・・・，ｎK（ただしK≦
５１２）と、テストで出力されるそれらの振幅電圧レベ
ルすなわち被補正振幅電圧レベルＶｎ1，Ｖｎ2，・・・，
ＶｎKとが、テスト直前にテスト装置１０１へと入力さ
れる。その後、ステップＳ５２において、制御変数kが
値”１”へと初期化される。

【００６０】つぎに、ステップＳ５３において、ピン番
号ｎkの被補正振幅電圧レベルＶｎkが、被補正振幅電圧
レベルＶ2m-1のいずれかに一致しているか否かが判定さ
れる。一致しておれば処理はステップＳ５４へと移行
し、逆に一致しなければステップＳ５６へと移行する。

【００６１】ステップＳ５４では、被補正振幅電圧レベ
ルＶ2m-1＝Ｖｎkに対するピン番号ｎ＝ｎkの補正時間Ｔ
ｍｎが、テーブル４７の格納場所Ｙｍｎから演算部４８
へと読み出される。テーブル指定部４６は、デバイスデ
ータファイル５より送られるピン番号ｎ1，ｎ2，・・・，
ｎK、および被補正振幅電圧レベルＶｎ1，Ｖｎ2，・・・，
ＶｎKに応じて、テーブル４７の格納場所を指定する。
その結果、テーブル４７からは、補正時間Ｔｍｎ（ｍ＝
０〜Ｍ；ｎ＝１〜５１２）が演算部４８へと読み出され
る。

【００６２】その後、ステップＳ５５において、補正時
間Ｔｍｎが演算部４８から入力部１６へと送られ、さら
に、入力部１６からピン番号ｎ＝ｎkのドライバＰｎkに
内蔵される遅延回路へと送られる。その結果、遅延回路
では、遅延時間が補正時間Ｔｍｎに相当する分だけ補正
される。

【００６３】一方、ステップＳ５６では、被補正振幅電
圧レベルＶ2m＝Ｖｎkに対するピン番号ｎ＝ｎkの補正時
間Ｔｍｎが、テーブル４７の格納場所Ｙｍｎから演算部
４８へと読み出される。その後、ステップＳ５７におい
て、補正時間Ｔｍｎの符号を反転させた−Ｔｍｎが算出
され、この反転された補正時間−Ｔｍｎが、演算部４８
から入力部１６へと送らる。さらに、入力部１６は、反
転された補正時間−Ｔｍｎを、ピン番号ｎ＝ｎkのドラ
イバＰｎkに内蔵される遅延回路へと送出する。その結
果、遅延回路では、遅延時間が補正時間−Ｔｍｎに相当
する分だけ補正される。

【００６４】つぎに、ステップＳ５８において、制御変
数kがKに一致するか否か、すなわち、テストで使用され
るすべてのドライバ（ピン番号がｎ1，ｎ2，・・・，ｎKで
あるドライバのすべて）について処理が完了したか否か
が判定される。その結果、処理が完了していなければ、
制御変数kを１だけインクリメントした上で、処理はス
テップＳ５３へと戻る。終了しておれば、すべての処理
を終了する。

【００６５】このようにして、テストで使用されるすべ
てのドライバの遅延回路の遅延時間に、被補正振幅電圧
レベルＶｎ1，Ｖｎ2，・・・，ＶｎKに対応した補正が加え
られる。図１９に沿った補正処理が終了すると、補正さ
れた遅延時間をもって被試験デバイス４のテストが実行
される。

【００６６】以上のように、このテスト装置では、実施
の形態３と同様に、被試験デバイス４が異なるごとに、
補正時間Ｔｍｎを新たに算出する必要がなく、テーブル
３７から必要な値を選び出すだけでタイミング補正が行
われるので、テスターダウンタイムが短縮される。しか
も、テーブル４７は、使用される可能性のあるすべての
被補正振幅電圧レベルに対して、補正時間Ｔｍｎを格納
する必要がなく、それらの約半分の補正時間Ｔｍｎが格
納されておれば足りるので、テーブル４７の記憶容量
を、テーブル３７の約半分の大きさへと縮小することが
可能となる。

【００６７】＜変形例＞上記の各実施の形態のテスト装
置では、テーブル１２は、補正時間ΔＴｎを格納するよ
うに構成されていたが、テーブル１２に格納される量
は、補正時間ΔＴｎだけでなく、図５に示したテスタド
ライバの出力波形におけるスルーレートを規定する他の
変数であってもよい。例えば、スルーレート（傾き）そ
のものであってもよい。この場合には、演算式（１）は
別の演算式に置き換えられるが、線型近似を用いて補正
時間Ｔｍｎを算出する点に変わりはない。ただし、補正
時間ΔＴｎが用いられるときには、最も簡単な演算式
（１）で補正時間Ｔｍｎを算出し得るという利点が得ら
れる。

【００６８】

【発明の効果】第１の発明の装置では、被試験デバイス
の入力ピンごとの振幅電圧レベルに対応したタイミング
補正が、入力ピンごとの振幅電圧レベル、基準振幅電圧
レベル、および、第１、第２テーブルにあらかじめ格納
されるテスタドライバごとの基準補正時間とスルーレー
トを規定する変数とにもとづき、線型近似を用いること
によって補正時間を算出し、この補正時間に相当する補
正が遅延回路に加えられることによって遂行される。

【００６９】このため、新たな被試験デバイスを試験す
る度に行われる振幅電圧レベルに対応したタイミング補
正が、短時間で能率よく行われ得る。その結果、テスタ
ダウンタイムが削減される。

【００７０】第２の発明の装置では、被試験デバイスが
必要とするテスタドライバの振幅電圧レベルに対応した
タイミング補正が、テスタドライバごとに設けられた演
算部によって、被試験デバイスの入力ピンごとの振幅電
圧レベルの半値、ならびに、計測部で計測された基準振
幅電圧レベルの半値、基準補正時間、およびスルーレー
トを規定する変数とにもとづき、線型近似を用いること
によって補正時間が算出され、この補正時間に相当する
補正が遅延回路に加えられることによって遂行される。

【００７１】このため、新たな被試験デバイスを試験す
る度に行われる振幅電圧レベルに対応したタイミング補
正が、短時間で能率よく行われ得る。その結果、テスタ
ダウンタイムが削減される。また、テスタドライバごと
に演算部が備わるので、基準補正時間、スルーレートを
規定する変数等を格納するテーブル、およびテーブルか
ら必要なデータを読み出すための装置部分を必要としな
い。

【００７２】第３の発明の装置では、基準振幅電圧レベ
ル、複数通りの振幅電圧レベル、および、第１、第２テ
ーブルにあらかじめ格納されるテスタドライバごとの基
準補正時間とスルーレートを規定する変数とにもとづ
き、線型近似を用いることによって、複数通りの振幅電
圧レベルに対応した補正時間があらかじめ算出され、第
３テーブルに格納される。そして、被試験デバイスの入
力ピンごとの振幅電圧レベルに対応したタイミング補正
は、第３テーブルから必要な補正時間が読出され、この
補正時間に相当する補正が遅延回路に加えられることに
よって遂行される。

【００７３】このため、新たな被試験デバイスを試験す
る度に行われる振幅電圧レベルに対応したタイミング補
正が、実測ですべて求められる代わりに演算に置き換え
られ、実測数が低減されるので、さらに短時間で能率よ
く行われ得る。その結果、テスタダウンタイムがさらに
削減される。

【００７４】第４の発明の装置では、基準振幅電圧レベ
ル、複数通りの振幅電圧レベル、および、第１、第２テ
ーブルにあらかじめ格納されるテスタドライバごとの基
準補正時間とスルーレートを規定する変数とにもとづ
き、線型近似を用いることによって、複数通りの振幅電
圧レベルの中の中心点とその一方に属する振幅電圧レベ
ルに対応した補正時間があらかじめ算出され、第３テー
ブルに格納される。

【００７５】そして、被試験デバイスの入力ピンごとの
振幅電圧レベルに対応したタイミング補正は、その振幅
電圧レベルまたは中心値に対して対称な振幅電圧レベル
に対応する補正時間が第３テーブルから読出され、後者
であるときにはさらに符号が反転された上で、この補正
時間に相当する補正が遅延回路に加えられることによっ
て遂行される。

【００７６】このため、新たな被試験デバイスを試験す
る度に行われる振幅電圧レベルに対応したタイミング補
正が、実測ですべて求められる代わりに演算に置き換え
られ、実測数が低減されるので、さらに短時間で能率よ
く行われ得る。その結果、テスタダウンタイムがさらに
削減される。しかも、第３テーブルは、被試験デバイス
が必要とするすべての振幅電圧レベルに関する補正時間
を格納する必要がなく、それらの約半分を格納する容量
があれば足りる。すなわち、第３テーブルの容量が節減
される。また、補正時間を演算するのに必要な時間も節
減される。

【００７７】第５の発明の装置では、スルーレートを規
定する変数として、出力に一定大きさの変化を与える時
間の長さが選択されるので、補正時間を算出する演算式
が簡単であり、演算を短時間で容易に実行することがで
きる。

【図面の簡単な説明】

【図１】 実施の形態１の装置の動作を示すフローチャ
ートである。

【図２】 実施の形態１の装置の全体構成を示すブロッ
ク図である。

【図３】 実施の形態１のタイミング補正部のブロック
図である。

【図４】 実施の形態１の装置の動作を示すフローチャ
ートである。

【図５】 実施の形態１の装置の動作を説明するグラフ
である。

【図６】 実施の形態１のテーブルの内容を示す説明図
である。

【図７】 実施の形態１の装置の動作を説明するグラフ
である。

【図８】 実施の形態１のもう一つのテーブルの内容を
示す説明図である。

【図９】 実施の形態２のタイミング補正部のブロック
図である。

【図１０】 実施の形態２の演算部のブロック図であ
る。

【図１１】 実施の形態３のタイミング補正部のブロッ
ク図である。

【図１２】 実施の形態３の装置の動作を示すフローチ
ャートである。

【図１３】 実施の形態３のテーブルの内容を示す説明
図である。

【図１４】 実施の形態３の装置の動作を示すフローチ
ャートである。

【図１５】 実施の形態４のタイミング補正部のブロッ
ク図である。

【図１６】 実施の形態４の装置の動作を示すフローチ
ャートである。

【図１７】 実施の形態４の装置の動作を説明するグラ
フである。

【図１８】 実施の形態４のテーブルの内容を示す説明
図である。

【図１９】 実施の形態４の装置の動作を示すフローチ
ャートである。

【符号の説明】

Ｐ1〜Ｐ512 テスタドライバ、１１，２１ 計測部、１
３ 第１テーブル、１２ 第２テーブル、１４，３４
（第１）テーブル指定部、１５ （第１）演算部、１６
入力部、３７，４７ 第３テーブル、３６，４６ 第
２テーブル指定部、４８ 第２演算部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 兵三 正彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 タイミング補正のための遅延回路を内蔵
   する複数のテスタドライバを備え、被試験デバイスの入
   力と出力の間の機能を試験するためのテスト装置におい
   て、 前記複数のテスタドライバが、基準となる振幅電圧レベ
   ルである基準振幅電圧レベルを出力する際の、基準時間
   からの出力の遅れである基準補正時間を、前記複数のテ
   スタドライバの各１ごとに計測する計測部と、 前記計測部で得られた前記複数のテスタドライバの各１
   ごとの前記基準補正時間を格納する第１テーブルと、 前記複数のテスタドライバの各１ごとの出力のスルーレ
   ートを規定する変数を格納する第２テーブルと、 前記第１および第２テーブルに対して、前記複数のテス
   タドライバの中で前記被試験デバイスが必要とするテス
   タドライバに関する前記基準補正時間と前記変数の読出
   しを指示するテーブル指定部と、 前記第１および第２テーブルからそれぞれ読み出された
   前記基準補正時間と前記変数、ならびに、前記基準振幅
   電圧レベルおよび前記被試験デバイスの入力ピンごとの
   振幅電圧レベルにもとづき、線型近似を用いて、前記被
   試験デバイスが必要とする前記テスタドライバごとの補
   正時間を算出する演算部と、 前記被試験デバイスが必要とする前記テスタドライバご
   とに、その内蔵する遅延回路の遅延時間に前記補正時間
   に相当する補正を加える入力部と、 をさらに備えることを特徴とするテスト装置。
2. 【請求項２】 タイミング補正のための遅延回路を内蔵
   する複数のテスタドライバを備え、被試験デバイスの入
   力と出力の間の機能を試験するためのテスト装置におい
   て、 前記複数のテスタドライバが、基準となる振幅電圧レベ
   ルである基準振幅電圧レベルを出力する際の、当該基準
   振幅電圧レベルの半値、基準時間からの出力の遅れであ
   る基準補正時間、および、出力のスルーレートを規定す
   る変数を、前記複数のテスタドライバの各１ごとに計測
   する計測部と、 前記複数のテスタドライバと一対一に結合し、前記被試
   験デバイスが必要とするテスタドライバに関する前記半
   値、前記基準補正時間、および前記変数、ならびに出力
   の振幅電圧レベルの半値にもとづき、線型近似を用いて
   補正時間を算出し、前記被試験デバイスが必要とする前
   記テスタドライバごとに、その内蔵する遅延回路の遅延
   時間に前記補正時間に相当する補正を加える複数の演算
   部と、 をさらに備えることを特徴とするテスト装置。
3. 【請求項３】 タイミング補正のための遅延回路を内蔵
   する複数のテスタドライバを備え、被試験デバイスの入
   力と出力の間の機能を試験するためのテスト装置におい
   て、 前記複数のテスタドライバが、基準となる振幅電圧レベ
   ルである基準振幅電圧レベルを出力する際の、基準時間
   からの出力の遅れである基準補正時間を、前記複数のテ
   スタドライバの各１ごとに計測する計測部と、 前記計測部で得られた前記複数のテスタドライバの各１
   ごとの前記基準補正時間を格納する第１テーブルと、 前記複数のテスタドライバの各１ごとの出力のスルーレ
   ートを規定する変数を格納する第２テーブルと、 前記第１および第２テーブルに対して、すべてのテスタ
   ドライバに関する前記基準補正時間と前記変数の読出し
   を指示する第１テーブル指定部と、 前記第１および第２テーブルからそれぞれ読み出された
   前記基準補正時間と前記変数、ならびに、前記基準振幅
   電圧レベルおよび前記複数のテスタドライバの出力にお
   ける複数通りの振幅電圧レベルにもとづき、線型近似を
   用いて、前記複数のテスタドライバごとおよび前記複数
   通りの振幅電圧レベルごとの補正時間を算出する演算部
   と、 算出された前記複数のテスタドライバごとおよび前記複
   数通りの振幅電圧レベルごとの補正時間を格納する第３
   テーブルと、 前記第３テーブルに対して、前記複数のテスタドライバ
   の中で前記被試験デバイスが必要とするテスタドライバ
   とその出力の振幅電圧レベルに対応する前記補正時間の
   読出しを指示する第２テーブル指定部と、 前記被試験デバイスが必要とする前記テスタドライバご
   とに、その内蔵する遅延回路の遅延時間に、読み出され
   た前記補正時間に相当する補正を加える入力部と、 をさらに備えることを特徴とするテスト装置。
4. 【請求項４】 タイミング補正のための遅延回路を内蔵
   する複数のテスタドライバを備え、被試験デバイスの入
   力と出力の間の機能を試験するためのテスト装置におい
   て、 前記複数のテスタドライバが、基準となる振幅電圧レベ
   ルである基準振幅電圧レベルを出力する際の、基準時間
   からの出力の遅れである基準補正時間を、前記複数のテ
   スタドライバの各１ごとに計測する計測部と、 前記計測部で得られた前記複数のテスタドライバの各１
   ごとの前記基準補正時間を格納する第１テーブルと、 前記複数のテスタドライバの各１ごとの出力のスルーレ
   ートを規定する変数を格納する第２テーブルと、 前記第１および第２テーブルに対して、すべてのテスタ
   ドライバに関する前記基準補正時間と前記変数の読出し
   を指示する第１テーブル指定部と、 前記第１および第２テーブルからそれぞれ読み出された
   前記基準補正時間と前記変数、ならびに、前記基準振幅
   電圧レベル、および前記複数のテスタドライバの出力に
   おける複数通りの振幅電圧レベルの中のそれらの中心値
   とその一方側に属する振幅電圧レベルとにもとづき、線
   型近似を用いて、前記複数のテスタドライバごとおよび
   前記中心値とその一方側に属する前記振幅電圧レベルご
   との補正時間を算出する第１演算部と、 算出された前記補正時間を格納する第３テーブルと、 前記第３テーブルに対して、前記複数のテスタドライバ
   の中で前記被試験デバイスが必要とするテスタドライバ
   と、その出力の振幅電圧レベルまたは前記中心値に対し
   て対称な振幅電圧レベルとに、対応する前記補正時間の
   読出しを指示する第２テーブル指定部と、 読み出された前記補正時間に対して、当該補正時間が前
   記中心値に対して対称な振幅電圧レベルに対応して読み
   出されたときには、当該補正時間の符号を反転し、そう
   でないときには前記符号をそのままとする第２演算部
   と、 前記被試験デバイスが必要とする前記テスタドライバご
   とに、その内蔵する遅延回路の遅延時間に、前記第２演
   算部で得られた前記補正時間に相当する補正を加える入
   力部と、 をさらに備えることを特徴とするテスト装置。
5. 【請求項５】 請求項１ないし請求項４のいずれかに記
   載のテスト装置において、前記変数が、前記出力に一定
   大きさの変化を与える時間の長さであることを特徴とす
   るテスト装置。