JPH113982A

JPH113982A - 半導体装置及びその製造方法

Info

Publication number: JPH113982A
Application number: JP10097516A
Authority: JP
Inventors: Takashi Uehara; 隆上原; Toshiki Yabu; 俊樹薮; Mizuki Segawa; 瑞樹瀬川; Takaaki Uketa; 高明受田; Masatoshi Arai; 雅利荒井; Susumu Moriwaki; 將森脇
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-04-17
Filing date: 1998-04-09
Publication date: 1999-01-06
Anticipated expiration: 2018-04-09
Also published as: JP3611445B2

Abstract

(57)【要約】【課題】不揮発性メモリーセル内蔵のフラッシュ混載
ロジックＬＳＩ等において、メモリーセル領域，周辺回
路領域の高密度化とコストの低減とを図る。【解決手段】周辺回路領域Ｒperiにおける基板面が、
メモリーセル領域Ｒmemoの基板面よりも高くかつ浮遊ゲ
ート電極１１２の上面と同じ高さである。浮遊ゲート電
極１１２上にはゲート絶縁膜を挟んで制御ゲート電極１
１１が、周辺回路領域Ｒperiの基板面上にはゲート絶縁
膜を挟んでゲート電極１１３が形成されている。トレン
チ分離構造の素子分離である埋め込み絶縁膜１０２の上
面の高さ位置は、浮遊ゲート電極１１２の上面と同じ高
さ位置にしてもよいし、制御ゲート電極１１１を積層膜
で構成する場合には下層膜の上面と同じ高さ位置でもよ
い。メモリーセル領域Ｒmemoと周辺回路領域Ｒperiとの
高低差を低減することができ、各領域Ｒmemo，Ｒperiで
微細なパターンを形成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、浮遊ゲート電極及
び制御ゲート電極を有する不揮発性メモリーセルを内臓
する半導体装置及びその製造方法に関するものである。

【０００２】

【従来の技術】近年、システム機器の価格低下及び商品
サイクルの短期間化にともない、半導体装置に対する低
コスト化及び開発期間の短縮が強く要望されている。特
に、フラッシュメモリーと最先端のロジック回路とを混
載して集積した半導体装置（フラッシュ混載ロジックＬ
ＳＩ）は、１チップ化によるコストの低減に加えて開発
期間の短縮も実現可能なデバイスとして、その将来が有
望視されている。

【０００３】ここで、フラッシュメモリーやＤＲＡＭ・
ロジックなどの異種デバイスを１チップ化するために
は、素子密度の向上が不可欠であり、素子密度の向上の
ためには加工寸法の微細化が必須条件である。そして、
加工寸法を微細化するための重要なファクターとして、
マスクパターンに対する形成パターンの忠実性と、リソ
グラフィーによるパターン形成時の基板内の平坦性とが
ある。

【０００４】加工精度の微細化については、各素子間を
絶縁分離するための素子分離を形成する技術が重要であ
る。この素子分離形成法としては、従来から選択酸化法
（ＬＯＣＯＳ法）が用いられているが、この方法ではバ
ーズビークによりパターンシフトを引き起こす、つまり
マスクパターンに対する形成パターンの忠実性が悪化す
るという問題があり、素子密度を向上するにはほぼ限界
に近づいている。そこで、最近では、メモリーセル領域
においては、ＬＯＣＯＳ法に変わり、バーズビークの発
生しないトレンチ分離法が用いられている。トレンチ分
離を用いたフラッシュメモリーの従来例として、例えば
特開平３―２９５２７６号公報等に開示されている技術
がある。

【０００５】図１７は、上記公報に開示されている半導
体装置の構造を示す断面図である。同図に示すように、
Ｐ型シリコン基板２０１には、メモリーセル領域Ｒmemo
と周辺回路領域Ｒperiとが設けられている。ここで、図
１７は、メモリーセル領域Ｒmemoにおいてはゲート長方
向に垂直な断面における構造を、周辺回路領域Ｒperiに
おいてはゲート長方向に平行な断面における構造をそれ
ぞれ示している。メモリーセル領域Ｒmemoにおいては、
溝型素子分離２１８によって囲まれる活性領域内に、ト
ンネル酸化膜２１３ａと、浮遊ゲート電極２１４と、ゲ
ート絶縁膜２１５と、制御ゲート電極２１６ａと、シリ
サイド層２２０ａと、ソース・ドレイン領域となる不純
物層（図示せず）とを有する不揮発性メモリーセルが設
けられている。一方、周辺回路領域Ｒperiにおいては、
ＬＯＣＯＳ膜２１２によって囲まれる活性領域内に、ゲ
ート酸化膜２１３ｂと、ゲート電極２１６ｂと、シリサ
イド層２２０ｂと、ソース・ドレイン領域となる不純物
層２２３とを有する電界効果トランジスタが設けられて
いる。そして、基板上には層間絶縁膜２２２が堆積され
ており、その上にビット線２２４が形成されている。こ
の従来の半導体装置は、たとえば以下の手順によって形
成される。

【０００６】初めに周辺回路領域ＲperiにＬＯＣＯＳ膜
２１２を形成した後、メモリーセル領域Ｒmemo及び周辺
回路領域Ｒperiにトンネル酸化膜２１３ａ及びゲート酸
化膜２１３ｂをそれぞれ形成する。次に、浮遊ゲート電
極２１４及びゲート絶縁膜２１５をメモリーセル領域Ｒ
memoに選択的に形成する。

【０００７】その後、ゲート電極膜を基板の全面上に堆
積した後、リソグラフィ及びエッチングによりこれをパ
ターニングして、メモリーセル領域Ｒmemoの制御ゲート
電極２１６ａと、周辺回路領域Ｒperiのゲート電極２１
６ｂとを形成する。

【０００８】さらに、リソグラフィ及びエッチングによ
りメモリーセル領域Ｒmemo内に活性領域を囲む素子分離
用の溝を形成し、絶縁膜を基板の全面上に堆積した後平
坦化することにより、絶縁膜を溝に埋め込んで溝型素子
分離２１８を形成する。

【０００９】その後、制御ゲート電極２１６ａ及びゲー
ト電極２１６ｂ上にシリサイド層２２０ａ，２２０ｂを
それぞれ形成した後、基板上に層間絶縁膜２２２を堆積
し、その上にビット線２２４を形成する。

【００１０】このように、メモリーセル領域Ｒmemoに溝
型素子分離２１８を形成することによって、マスクパタ
ーンに対する形成パターンの忠実性を向上させ、メモリ
ーセル領域の高密度化を図るものである。また、溝型素
子分離２１８を浮遊ゲート電極２１３ａに自己整合的に
形成することにより、セル面積の縮小を図るものであ
る。

【００１１】なお、不揮発性メモリーセルの浮遊ゲート
電極と、電界効果トランジスタの制御ゲート電極とを共
通の導体膜で構成するような工程も採られている。

【００１２】

【発明が解決しようとする課題】しかしながら、上記従
来の技術では以下のような問題があった。

【００１３】上記従来の技術によってメモリーセル領域
における素子密度の向上を図ることができるものの、半
導体装置全体の高密度化のためには、メモリーセル領域
の小面積化のみでなく周辺回路領域の小面積化もあわせ
て行う必要がある。そこで、周辺回路領域の素子分離も
従来のＬＯＣＯＳ法に変えてトレンチ分離法で形成する
ことが考えられるが、従来の技術では、全体の平坦性を
良好に保つことができないという問題があった。すなわ
ち、メモリーセル領域Ｒmemoと周辺回路領域Ｒperiとに
トレンチ分離構造の素子分離を同時に形成しようとする
と、メモリーセル領域Ｒmemoにおける浮遊ゲート２１４
の存在によりメモリーセル領域Ｒmemoの制御ゲート電極
２１６ａと、周辺回路領域Ｒperiのゲート電極２１６ｂ
との間に高低差が存在することになり、そのために基板
全体としての平坦性が悪化することになる。

【００１４】すなわち、マスクパターンに対する形成パ
ターンの忠実性と基板の平坦性とを同時に実現すること
が困難であり、そのためにフラッシュ混載ロジックＬＳ
Ｉ等の１チップ化を実現することは困難であった。

【００１５】本発明はかかる点に鑑みてなされたもので
あり、その目的は、簡便な方法でメモリーセル領域及び
周辺回路領域の両方の素子密度を向上させ、かつ平坦性
を良好に維持しうる半導体装置及びその製造方法を提供
するものである。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に本発明が講じた基本的な手段は、半導体装置及びその
製造方法として、周辺回路領域の活性領域における半導
体基板の上面が、メモリーセル領域における半導体基板
の上面よりも高く、かつ浮遊ゲートの上面とほぼ同じ高
さを有するものとすることにある。

【００１７】具体的には、請求項１〜１０に記載されて
いる半導体装置に関する手段と、請求項１１〜４８に記
載されている半導体装置の製造方法に関する手段とを講
じている。

【００１８】本発明の半導体装置は、請求項１に記載さ
れているように、メモリーセル領域及び周辺回路領域を
有する半導体基板と、上記半導体基板のメモリーセル領
域及び上記周辺回路領域において、それぞれ第１，第２
の活性領域を取り囲むように形成された溝型の素子分離
と、上記メモリーセル領域に配置され、少なくとも上記
第１の活性領域内における半導体基板上にトンネル絶縁
膜，浮遊ゲート電極，ゲート絶縁膜及び制御ゲート電極
を順次設けてなる不揮発性メモリーセルと、上記周辺回
路領域に配置され、少なくとも上記第２の活性領域内に
おける半導体基板上にゲート絶縁膜及びゲート電極を順
次設けてなる電界効果型トランジスタとを備えるととも
に、上記第２の活性領域における半導体基板の上面の高
さ位置は、上記第１の活性領域における半導体基板の上
面の高さ位置よりも上方で、かつ上記浮遊ゲート電極の
上面の高さ位置とほぼ同じである。

【００１９】これにより、浮遊ゲート電極の上面と周辺
回路領域の第２の活性領域における半導体基板の上面と
が平坦化されているので、制御ゲート電極−ゲート電極
間の高低差がほとんどなくなり、半導体装置全体の平坦
性を良好に維持することができる。また、いわゆるトレ
ンチ分離構造を有する素子分離がメモリーセル領域だけ
でなく周辺回路領域にも設けられているので、マスクパ
ターンに対する形成パターンの忠実性も向上し、半導体
装置全体に亘って素子を高密度に形成することができ
る。

【００２０】請求項２に記載されているように、上記半
導体装置において、上記素子分離の上面の高さ位置を、
上記周辺回路領域の第２の活性領域における半導体基板
の上面及び上記浮遊ゲート電極の上面の高さ位置とほぼ
同じであるとすることができる。

【００２１】これにより、周辺回路領域の第２の活性領
域における半導体基板の上面とメモリーセル領域の浮遊
ゲート電極の上面とを平坦化しながらトレンチ構造の素
子分離を形成しうる構造となり、半導体装置全体の平坦
性が向上することになる。

【００２２】請求項３に記載されているように、上記半
導体装置において、上記不揮発性メモリーセルの浮遊ゲ
ート電極は、ゲート長方向に直交する縦断面内で上記素
子分離間に挟まれて素子分離と自己整合していることが
好ましい。

【００２３】これにより、素子分離と浮遊ゲート電極と
を個別のマスクパターンを用いて形成しなくてもよい構
造となるので、マスク合わせのためのマージンが不要と
なり、メモリーセル領域をさらに高密度化することがで
きる。

【００２４】請求項４に記載されているように、上記半
導体装置において、上記不揮発性メモリーセルの制御ゲ
ート電極を、上記浮遊ゲート電極から半導体基板に跨っ
て形成しておくことができる。

【００２５】これにより、データ保持性のよいスプリッ
トゲート型のメモリーセルにおいても、請求項２の作用
効果を得ることができる。

【００２６】請求項５に記載されているように、上記半
導体装置において、上記制御ゲート電極及びゲート電極
は、多結晶シリコン膜、非晶質シリコン膜、金属膜、多
結晶シリコン膜と金属膜もしくは金属化合物膜との積層
膜、非晶質シリコン膜と金属膜もしくは金属化合物膜と
の積層膜、金属膜と金属膜との積層膜、金属膜と金属膜
と多結晶シリコン膜との積層膜、金属膜と金属膜と非晶
質シリコン膜との積層膜のうちいずれか１つによって構
成されていることが好ましい。

【００２７】請求項６に記載されているように、上記半
導体装置において、上記不揮発性メモリーセルの制御ゲ
ート電極と上記電界効果トランジスタのゲート電極と
を、共通の上層側導体膜及び下層側導体膜により構成
し、上記周辺回路領域の第２の化成領域における下層側
導体膜を、上記電界効果トランジスタのゲート長方向に
直交する断面内で、上記素子分離間に挟まれて素子分離
と自己整合させておき、上記素子分離の上面の高さ位置
を、上記下層側導体膜の上面の高さ位置とほぼ同じにす
ることができる。

【００２８】これにより、メモリーセル領域の浮遊ゲー
ト電極と周辺回路領域の第２の活性領域における半導体
基板の上面との上にそれぞれゲート絶縁膜，ゲート絶縁
膜を介して設けられた下層側導体膜と素子分離とが平坦
化された構造となる。そして、浮遊ゲート電極が素子分
離間に挟まれる構造となるので上述の作用効果が得られ
るとともに、周辺回路領域の第２の活性領域においてゲ
ート電極を構成する下層側導体膜が素子分離と自己整合
しているので、トレンチ分離構造で問題となる側面への
電界集中に起因する特性の変動が抑制される。

【００２９】請求項７に記載されているように、上記半
導体装置において、上記電界効果トランジスタのゲート
電極を上層側導体膜及び下層側導体膜により構成してお
き、上記不揮発性メモリーセルの制御ゲート電極を上記
上層側導体膜のみで構成し、かつ上記浮遊ゲート電極と
半導体基板とに跨って形成するとともに、上記周辺回路
領域の第２の活性領域における下層側導体膜を、上記電
界効果トランジスタのゲート長方向に直交する断面内
で、上記素子分離間に挟まれて素子分離と自己整合させ
ておくことができる。

【００３０】これにより、請求項６と同じ効果を発揮し
ながら、不揮発性メモリーセルをデータ保持性のよいス
プリットゲート構造を有する不揮発性メモリーセルを有
する半導体装置においても、高密度化を図ることができ
る。

【００３１】請求項８に記載されているように、上記半
導体装置において、上記下層側導体膜を、多結晶シリコ
ン膜、非晶質シリコン膜、金属膜、多結晶シリコン膜と
金属膜もしくは金属化合物膜との積層膜、非晶質シリコ
ン膜と金属膜もしくは金属化合物膜との積層膜、金属膜
と金属膜との積層膜、金属膜と金属膜と多結晶シリコン
膜との積層膜、金属膜と金属膜と非晶質シリコン膜との
積層膜のうちいずれか１つによって構成することが好ま
しい。

【００３２】請求項９に記載されているように、上記半
導体装置において、上記不揮発性メモリーセルのゲート
絶縁膜の厚みを、上記電界効果型トランジスタのゲート
絶縁膜の厚みよりも大きくすることが好ましい。

【００３３】これにより、ゲート絶縁膜とゲート絶縁膜
との適正な厚みを確実に得ることができる。

【００３４】請求項１０に記載されているように、上記
半導体装置において、上記周辺回路領域における上記半
導体基板の表面付近の領域を、エピタキシャル成長によ
って形成された半導体結晶膜によって構成することがで
きる。

【００３５】これにより、半導体結晶特性の良好なエピ
タキシャル成長膜を利用して高密度のフラッシュメモリ
ーを内臓した半導体装置が得られることになる。

【００３６】本発明の第１の半導体装置の製造方法は、
請求項１１に記載されているように、半導体基板のメモ
リーセル領域の第１の活性領域上にトンネル絶縁膜，浮
遊ゲート電極，ゲート絶縁膜及び制御ゲート電極を有す
る不揮発性メモリーセルを形成する一方、半導体基板の
周辺回路領域の第２の活性領域上にゲート絶縁膜及びゲ
ート電極を有する電界効果型トランジスタを形成するた
めの半導体装置の製造方法であって、上記メモリーセル
領域における半導体基板の上面の高さ位置が上記周辺回
路領域における半導体基板の上面の高さ位置よりも下方
になるように、両者の上面間に高低差を形成する第１の
工程と、上記メモリーセル領域における上記半導体基板
の上面上にトンネル絶縁膜及び第１の導体膜を順次形成
し、上記第１の導体膜の上面の高さ位置を上記周辺回路
領域における半導体基板の上面の高さ位置とほぼ同じに
する第２の工程と、上記メモリーセル領域及び上記周辺
回路領域における半導体基板に、第１，第２の活性領域
をそれぞれ取り囲む素子分離用溝を形成する第３の工程
と、上記溝を絶縁膜で埋め込んで溝型の素子分離を形成
する第４の工程とを備えている。

【００３７】この方法により、第２の工程において、メ
モリーセル領域における第１の導体膜と周辺回路領域に
おける半導体基板の上面とが平坦化された状態で、第
３，第４の工程でトレンチ分離構造の素子分離が形成さ
れるので、平坦性が良好でかつ全体に亘って高密度に素
子を有する半導体装置の形成が可能になる。

【００３８】請求項１２に記載されているように、上記
第１の半導体装置の製造方法において、上記第４の工程
の後に、基板上に、ゲート絶縁膜用絶縁膜，第２の導体
膜及び導体保護膜を順次形成する工程と、制御ゲート電
極形成領域とゲート電極形成領域とを覆うマスク部材を
用いたエッチングにより、上記導体保護膜及び上記第２
の導体膜を選択的に除去して、上記第１の活性領域には
制御ゲート電極及びその上の電極保護膜を、上記第２の
活性領域にはゲート電極をそれぞれ形成する工程と、上
記マスク部材を除去した後、上記周辺回路領域を覆うマ
スク部材と上記電極保護膜とをマスクとして用いたエッ
チングにより、上記ゲート絶縁膜用絶縁膜及び第１の導
体膜を選択的に除去して、上記第１の活性領域に浮遊ゲ
ート電極を形成する工程とをさらに備えることができ
る。

【００３９】この方法により、メモリーセル領域のゲー
ト絶縁膜，浮遊ゲート電極と周辺回路領域のゲート絶縁
膜，ゲート電極とがそれぞれ共通の部材によって形成さ
れるので、安価かつ容易に高密度の半導体装置を形成す
ることが可能となる。また、浮遊ゲート電極が制御ゲー
ト電極をマスクとするエッチングによって形成されるの
で、マスク合わせのマージンが不要となり、メモリーセ
ル領域の高密度化が可能となる。

【００４０】請求項１３に記載されているように、上記
第１の半導体装置の製造方法において、上記第４の工程
の後に、基板上にゲート絶縁膜用絶縁膜及び第２の導体
膜を順次形成する工程と、上記メモリーセル領域とゲー
ト電極形成領域とを覆うマスク部材を用いたエッチング
により、上記第２の導体膜を選択的に除去して、上記第
２の活性領域にゲート電極を形成する工程と、上記マス
ク部材を除去した後、上記周辺回路領域と制御ゲート電
極形成領域とを覆うマスク部材を用いたエッチングによ
り、上記第２の導体膜，上記ゲート絶縁膜用絶縁膜及び
上記第１の導体膜を順次選択的に除去して、上記第１の
活性領域に制御ゲート電極及び浮遊ゲート電極を形成す
る工程とをさらに備えることができる。

【００４１】この方法により、メモリーセル領域のゲー
ト絶縁膜，浮遊ゲート電極と周辺回路領域のゲート絶縁
膜，ゲート電極とがそれぞれ共通の部材によって形成さ
れるので、安価かつ容易に高密度の半導体装置を形成す
ることが可能となる。また、浮遊ゲート電極と制御ゲー
ト電極とが共通のマスク部材を用いたエッチングによっ
て形成されるので、マスク合わせのマージンが不要とな
り、メモリーセル領域の高密度化が可能となる。

【００４２】請求項１４に記載されているように、上記
第１の半導体装置の製造方法において、上記第４の工程
の後に、上記周辺回路領域と浮遊ゲート電極形成領域と
を覆うマスク部材を用いたエッチングにより、上記第１
の導体膜を選択的に除去して、上記第１の活性領域に浮
遊ゲート電極を形成する工程と、上記マスク部材を除去
した後、基板上にゲート絶縁膜用絶縁膜及び第２の導体
膜を順次形成する工程と、制御ゲート電極形成領域とゲ
ート電極形成領域とを覆うマスク部材を用いたエッチン
グにより、上記第１の導体膜，上記ゲート絶縁膜用絶縁
膜及び上記第２の導体膜を選択的に除去して、上記第１
の活性領域には浮遊ゲート電極から半導体基板に跨る制
御ゲート電極を、上記第２の活性領域にはゲート電極を
それぞれ形成する工程とをさらに備えることができる。

【００４３】この方法により、高密度化されたスプリッ
トゲート型不揮発性メモリーセルを有する半導体装置が
形成されることになる。

【００４４】請求項１５に記載されているように、上記
第１の半導体装置の製造方法において、上記ゲート絶縁
膜用絶縁膜の形成を、上記ゲート絶縁膜用絶縁膜の上記
メモリーセル領域における厚みを上記周辺回路領域にお
ける厚みよりも大きくするように行うことが好ましい。

【００４５】この方法により、不揮発性メモリーセルの
浮遊ゲート電極−制御ゲート電極間の容量絶縁膜として
機能するゲート絶縁膜と、電界効果トランジスタのゲー
ト絶縁膜とでは異なる適正な厚みをそれぞれ有する不揮
発性メモリーセルと電界効果トランジスタとを備えた半
導体装置が形成されることになる。

【００４６】請求項１６に記載されているように、上記
第１の半導体装置の製造方法において、上記第１の工程
に、基板上にシリコン酸化膜及びシリコン窒化膜を順次
形成する工程と、上記メモリーセル領域のシリコン窒化
膜を選択的に除去する工程と、上記シリコン窒化膜をマ
スクとして熱酸化を行い、上記メモリーセル領域におけ
る半導体基板の上にＬＯＣＯＳ膜を形成する工程と、上
記シリコン窒化膜及び上記ＬＯＣＯＳ膜を除去する工程
とを含ませることができる。

【００４７】この方法により、シリコン酸化膜が除去さ
れたときに、メモリーセル領域における半導体基板の上
面が周辺回路領域の第２の活性領域における半導体基板
の上面よりも低くなっている。したがって、両者の上面
の間に高低差を容易に形成できる。しかも、熱酸化膜の
端部はくさび状になるので、比較的傾斜の緩やかな段差
のみ存在するので、後の工程において、エッチング残差
の発生等による不具合を確実に防止することができる。

【００４８】請求項１７に記載されているように、上記
第１の半導体装置の製造方法において、上記第１の工程
に、上記メモリーセル領域上に開口を有するマスク部材
を用いたエッチングにより、上記メモリーセル領域の半
導体基板をある深さまで部分的に除去する工程を含ませ
ることができる。

【００４９】請求項１８に記載されているように、上記
第１の半導体装置の製造方法において、上記第１の工程
に、基板上に絶縁膜を形成する工程と、上記絶縁膜のう
ち上記周辺回路領域上の部分を選択的に除去する工程
と、上記絶縁膜の残存部分をマスクに用いて、上記周辺
回路領域において露出している上記半導体基板の表面上
に半導体結晶膜をエピタキシャル成長させる工程と、上
記絶縁膜の残存部分を除去する工程とを含ませることが
できる。

【００５０】請求項１７又は１８の方法によっても、メ
モリーセル領域における半導体基板の上面と周辺回路領
域における半導体基板の上面との間に高低差を容易に形
成することができる。

【００５１】また、上記第１の半導体装置の製造方法に
おいて、メモリーセル領域の浮遊ゲート電極の上面と周
辺回路の半導体基板の上面とを平坦化するために、本発
明では、請求項１９〜２１の手段を講じており、いずれ
の方法を用いても、平坦性の良好な半導体装置を形成す
ることができる。

【００５２】請求項１９に記載されているように、上記
第１の半導体装置の製造方法において、上記第２の工程
に、基板上にトンネル絶縁膜及び第１の導体膜を順次形
成する工程と、上記第１の導体膜を、少なくとも上記周
辺回路領域の上記トンネル絶縁膜が露出するまでＣＭＰ
により除去する工程と、上記周辺回路領域における上記
トンネル絶縁膜をエッチングにより除去する工程とを含
ませることができる。

【００５３】請求項２０に記載されているように、上記
第１の半導体装置の製造方法において、上記第２の工程
に、基板上にトンネル絶縁膜及び第１の導体膜を順次形
成する工程と、上記メモリーセル領域を覆うマスク部材
を用いたエッチングにより、上記周辺回路領域における
上記第１の導体膜及び上記トンネル絶縁膜を順次選択的
に除去する工程とを含ませることができる。

【００５４】請求項２１に記載されているように、上記
第１の半導体装置の製造方法において、上記第２の工程
に、基板上にトンネル絶縁膜及び第１の導体膜を順次形
成する工程と、上記メモリーセル領域と上記周辺回路領
域における上記メモリーセル領域との境界付近の領域と
を少なくとも覆うマスク部材を用いたエッチングによ
り、上記第１の導体膜及び上記トンネル絶縁膜を順次選
択的に除去する工程と、上記マスク部材を除去した後、
残存している上記第１の導体膜のうち上記周辺回路領域
における上記メモリーセル領域との境界付近の領域で突
出している部分をＣＭＰにより除去する工程と、上記周
辺回路領域における上記トンネル絶縁膜をエッチングに
より除去する工程とを含ませることができる。

【００５５】本発明の第２の半導体装置の製造方法は、
請求項２２に記載されているように、半導体基板のメモ
リーセル領域の第１の活性領域上にトンネル絶縁膜，浮
遊ゲート電極，ゲート絶縁膜及び制御ゲート電極を有す
る不揮発性メモリーセルを形成する一方、半導体基板の
周辺回路領域の第２の活性領域上にゲート絶縁膜及びゲ
ート電極を有する電界効果型トランジスタを形成するた
めの半導体装置の製造方法であって、上記周辺回路領域
における上記半導体基板が露出している状態で、上記メ
モリーセル領域に、トンネル絶縁膜と、該トンネル絶縁
膜上の第１の導体膜と、該第１の導体膜上の導体保護膜
とを形成する第１の工程と、上記周辺回路領域における
上記半導体基板の上に半導体結晶を成長させて、上面の
高さ位置が上記メモリーセル領域内の上記第１の導体膜
の上面の高さ位置とほぼ同じである半導体結晶膜を形成
する第２の工程と、上記第１の導体膜上の上記第１の導
体保護膜を除去する第３の工程と、上記メモリーセル領
域及び上記周辺回路領域に上記第１，第２の活性領域を
取り囲む素子分離用の溝を形成する第４の工程と、上記
溝を絶縁膜で埋め込んで溝型の素子分離を形成する第５
の工程とを備えている。

【００５６】この方法により、第１の工程が終了した時
点で、メモリーセル領域における半導体基板の上面と周
辺回路領域における半導体基板の上面との間に高低差が
形成されているとともに、不揮発性メモリーセルの浮遊
ゲート電極を構成する第１の導体膜の上面と周辺回路領
域における半導体基板の上面とが平坦化されている。し
たがって、第１の半導体装置の製造方法と同様に、平坦
性のよい高密度化された半導体装置を容易に形成するこ
とができる。

【００５７】そして、第２の半導体装置の製造方法にお
いては、第１の工程は、以下のような工程によって容易
に実現できる。

【００５８】請求項２３に記載されているように、上記
第２の半導体装置の製造方法において、上記第１の工程
に、上記半導体基板の上に、トンネル絶縁膜，第１の導
体膜及び導体保護膜を順次形成する工程と、記メモリー
セル領域を覆うマスク部材を用いたエッチングにより、
上記周辺回路領域における上記導体保護膜，第１の導体
膜及び上記トンネル絶縁膜を順次除去する工程とを含ま
せることができる。

【００５９】請求項２４に記載されているように、上記
第２の半導体装置の製造方法において、上記第１の工程
に、上記半導体基板の上にトンネル絶縁膜及び第１の導
体膜を順次形成する工程と、上記メモリーセル領域を覆
うマスク部材を用いたエッチングにより、上記周辺回路
領域における上記第１の導体膜及び上記トンネル絶縁膜
を除去する工程と、上記マスク部材を除去した後、上記
メモリーセル領域の上記第１の導体膜と上記周辺回路領
域の上記半導体基板との上に、上記第１の導体膜の上で
は上記半導体基板の上よりも厚くなるように第１の導体
保護膜を形成する工程と、エッチバックにより、上記メ
モリーセル領域における上記第１の導体膜上の第１の導
体保護膜が残存する条件で、上記周辺回路領域の上記第
１の導体保護膜を除去する工程とを含ませることができ
る。

【００６０】請求項２５に記載されているように、上記
第２の半導体装置の製造方法において、上記第１の工程
に、上記半導体基板の上に、トンネル絶縁膜，第１の導
体膜及び第１の導体保護膜を順次形成する工程と、上記
メモリーセル領域を覆うマスク部材を用いたエッチング
により、上記周辺回路領域の上記第１の導体保護膜，第
１の導体膜及びトンネル絶縁膜を除去する工程と、上記
マスク部材を除去した後、基板上に第２の導体保護膜を
形成する工程と、エッチバックにより、上記第１の導体
膜上の第１の導体保護膜が残存する条件で、上記第１の
導体膜の側面上に第２の導体保護膜を残しながら上記第
２の導体保護膜を除去する工程とを含ませることができ
る。

【００６１】請求項２６に記載されているように、上記
第２の半導体装置の製造方法において、上記第５の工程
の後に、基板上にゲート絶縁膜用絶縁膜，第２の導体膜
及び保護膜を形成する工程と、制御ゲート電極形成領域
とゲート電極形成領域とを覆うマスク部材を用いたエッ
チングにより、上記保護膜及び上記第２の導体膜を選択
的に除去して、上記第１の活性領域には制御ゲート電極
及びその上の電極保護膜を、上記第２の活性領域にはゲ
ート電極をそれぞれ形成する工程と、上記マスク部材を
除去した後、上記周辺回路領域を覆うマスク部材と上記
電極保護膜とをマスクとして用いたエッチングにより、
上記ゲート絶縁膜用絶縁膜及び第１の導体膜を選択的に
除去して、上記第１の活性領域に浮遊ゲート電極を形成
する工程とをさらに備えることができる。

【００６２】請求項２７に記載されているように、上記
第２の半導体装置の製造方法において、上記第５の工程
の後に、基板上にゲート絶縁膜用絶縁膜及び第２の導体
膜を順次形成する工程と、上記メモリーセル領域とゲー
ト電極形成領域とを覆うマスク部材を用いたエッチング
により、上記第２の導体膜を選択的に除去して、上記第
２の活性領域にゲート電極を形成する工程と、上記マス
ク部材を除去した後、上記周辺回路領域と制御ゲート電
極形成領域とを覆うマスク部材を用いたエッチングによ
り、上記第２の導体膜，上記ゲート絶縁膜用絶縁膜及び
上記第１の導体膜を順次選択的に除去して、上記第１の
活性領域に制御ゲート電極及び浮遊ゲート電極を形成す
る工程とをさらに備えることができる。

【００６３】請求項２８に記載されているように、上記
第２の半導体装置の製造方法において、上記第５の工程
の後に、上記周辺回路領域と浮遊ゲート電極形成領域と
を覆うマスク部材を用いたエッチングにより、上記第１
の導体膜を選択的に除去して、上記第１の活性領域に浮
遊ゲート電極を形成する工程と、上記マスク部材を除去
した後、基板上にゲート絶縁膜用絶縁膜及び第２の導体
膜を順次形成する工程と、制御ゲート電極形成領域とゲ
ート電極形成領域とを覆うマスク部材を用いたエッチン
グにより、上記第１の導体膜，上記ゲート絶縁膜用絶縁
膜及び上記第２の導体膜を選択的に除去して、上記メモ
リーセル領域には上記第１の活性領域における浮遊ゲー
ト電極から半導体基板に跨る制御ゲート電極を、上記周
辺回路領域にはゲート電極をそれぞれ形成する工程とを
さらに備えることができる。

【００６４】請求項２６〜２８により、上記第１の半導
体装置の製造方法における請求項１２〜１４と同様の付
加的な効果を発揮することができる。

【００６５】請求項２９に記載されているように、上記
第２の半導体装置の製造方法において、上記ゲート絶縁
膜用絶縁膜の形成は、上記ゲート絶縁膜用絶縁膜の上記
メモリーセル領域における厚みを上記周辺回路領域にお
ける厚みよりも大きくするように行うことが好ましい。

【００６６】本発明の第３の半導体装置の製造方法は、
請求項３０に記載されているように、半導体基板のメモ
リーセル領域の少なくとも第１の活性領域上にトンネル
絶縁膜，浮遊ゲート電極，ゲート絶縁膜及び制御ゲート
電極を有する不揮発性メモリーセルを形成する一方、半
導体基板の周辺回路領域の少なくとも第２の活性領域上
にゲート絶縁膜及びゲート電極を有する電界効果型トラ
ンジスタを形成するための半導体装置の製造方法であっ
て、上記メモリーセル領域における半導体基板の上面の
高さ位置が上記周辺回路領域における半導体基板の上面
の高さ位置よりも下方になるように、両者の上面間に高
低差を形成する第１の工程と、上記メモリーセル領域に
おける上記半導体基板の上面上にトンネル絶縁膜及び第
１の導体膜を順次形成し、上記第１の導体膜の上面の高
さ位置を上記周辺回路領域における半導体基板の上面の
高さ位置とほぼ同じにする第２の工程と、上記メモリー
セル領域及び上記周辺回路領域における半導体基板に、
第１，第２の活性領域をそれぞれ取り囲む素子分離用溝
を形成する第３の工程と、基板上にゲート絶縁膜用絶縁
膜及び第２の導体膜を形成する第４の工程と、上記溝を
絶縁膜で埋め込んで溝型の素子分離を形成する第５の工
程とを備えている。

【００６７】この方法により、２つの導体膜からなるゲ
ート電極を有する電界効果トランジスタを周辺回路領域
に配置し、かつ上述の作用効果を発揮できる半導体装置
の形成が可能となる。

【００６８】請求項３１〜４０に記載されているよう
に、この第３の半導体装置の製造方法においても、上記
第１の半導体装置の製造方法における請求項１２〜２１
と同様の手段を講ずることができる。

【００６９】本発明の第４の半導体装置の製造方法は、
請求項４１に記載されているように、半導体基板のメモ
リーセル領域の第１の活性領域上にトンネル絶縁膜，浮
遊ゲート電極，ゲート絶縁膜及び制御ゲート電極を有す
る不揮発性メモリーセルを形成する一方、半導体基板の
周辺回路領域の第２の活性領域上にゲート絶縁膜及びゲ
ート電極を有する電界効果型トランジスタを形成するた
めの半導体装置の製造方法であって、上記周辺回路領域
における上記半導体基板が露出している状態で、上記メ
モリーセル領域に、トンネル絶縁膜と、該トンネル絶縁
膜上の第１の導体膜と、該第１の導体膜上の導体保護膜
とを形成する第１の工程と、上記周辺回路領域における
上記半導体基板の上に半導体結晶を成長させて、上面の
高さ位置が上記メモリーセル領域内の上記第１の導体膜
の上面の高さ位置とほぼ同じである半導体結晶膜を形成
する第２の工程と、上記第１の導体膜上の上記第１の導
体保護膜を除去する第３の工程と、基板上にゲート絶縁
膜用絶縁膜及び第２の導体膜を形成する第４の工程と、
上記メモリーセル領域及び上記周辺回路領域に上記第
１，第２の活性領域を取り囲む素子分離用の溝を形成す
る第５の工程と、上記溝を絶縁膜で埋め込んで溝型の素
子分離を形成する第６の工程とを備えている。

【００７０】この方法により、エピタキシャル成長によ
り形成された周辺回路における半導体基板を有し、かつ
２つの導体膜からなるゲート電極を有する電界効果トラ
ンジスタを周辺回路領域に配置した半導体装置が形成さ
れる。

【００７１】請求項４２〜４８に記載されているよう
に、この第４の半導体装置の製造方法においても、上記
第２の半導体装置の製造方法における請求項２３〜２９
と同様の手段を講ずることができる。

【００７２】

【発明の実施の形態】

（第１の実施形態）まず、第１の実施形態に係る半導体
装置及び半導体装置の製造方法について、図１，図２ａ
〜２ｆ及び図３ａ〜３ｅを参照しながら説明する。

【００７３】図１は第１の実施形態に係る半導体装置の
構造を示す断面図である。同図において、１０は半導体
基板、１１１はメモリーセル領域Ｒmemoの制御ゲート電
極、１１２は浮遊ゲート電極、１１３は周辺回路領域Ｒ
periのゲート電極、１０２は素子分離を構成する埋め込
み絶縁膜、１２１は層間絶縁膜、１２２は接続孔、１２
３は金属配線をそれぞれ示す。

【００７４】図２ａ〜２ｆ及び図３ａ〜３ｅは、第１の
実施形態に係る半導体装置の製造工程を示す断面図であ
る。ただし、いずれも図９に示す９Ａ−９Ａ線における
断面図である。すなわち、メモリーセル領域Ｒmemoと周
辺回路領域Ｒperiとにおいて、ゲート長方向に平行な断
面とゲート長方向に直交する断面とにおけるメモリーセ
ル及びＭＯＳＦＥＴの断面図を示している。

【００７５】まず、図２ａに示す工程で、半導体基板１
０の表面を酸化して厚みが約１０ｎｍのパッド酸化膜２
１を形成し、その上に厚みが約１５０ｎｍのシリコン窒
化膜２２を堆積する。その後、メモリーセル領域Ｒmemo
上に開口を有するレジスト膜５１を形成し、このレジス
ト膜５１をマスクとするエッチングにより、メモリーセ
ル領域のシリコン窒化膜２２を除去する。

【００７６】次に、図２ｂに示す工程で、レジスト膜５
１を除去した後基板の全面を酸化して、メモリーセル領
域Ｒmemoにおける表面が露出しているパッド酸化膜２１
をさらに厚くして、厚みが約２００ｎｍのフィールド酸
化膜１０３を形成する。

【００７７】次に、図２ｃに示す工程で、半導体基板１
０上のシリコン窒化膜２２，パッド酸化膜２１及びフィ
ールド酸化膜１０３を全て除去する。

【００７８】次に、図２ｄに示す工程で、半導体基板１
０の全面を酸化して、厚みが約１０ｎｍのトンネル酸化
膜３１を形成し、さらに第１の導体膜である厚みが約１
００ｎｍの多結晶シリコン膜３２を堆積する。

【００７９】次に、図２ｅに示す工程で、トンネル酸化
膜３１をストッパーにしたＣＭＰ（化学機械的研磨）を
行って周辺回路領域Ｒperiの多結晶シリコン膜３２を除
去し基板全体を平坦化する。このとき、メモリーセル領
域Ｒmemoにおいては多結晶シリコン膜３２が露出してお
り、周辺回路領域Ｒperiにおいてはトンネル酸化膜３１
が露出している。その後、選択的エッチングにより、周
辺回路領域Ｒperiにおいて露出しているトンネル酸化膜
３１のみを除去する。

【００８０】次に、図２ｆに示す工程で、基板の全面上
にパッド酸化膜２３及びシリコン窒化膜２４を形成した
後、素子分離を形成しようとする領域を開口したレジス
ト膜５２を形成する。そして、このレジスト膜５２をマ
スクとするエッチングにより、シリコン窒化膜２４と、
パッド酸化膜２３と、多結晶シリコン膜３２と、トンネ
ル酸化膜３１と、半導体基板１０の一部とを順次選択的
に除去して、素子分離用の溝１０１を形成する。

【００８１】次に、図３ａに示す工程で、ＣＶＤ法によ
るシリコン酸化膜の堆積及びＣＭＰによる平坦化を行っ
て、素子分離用の溝１０１への埋め込み絶縁膜１０２を
形成する。

【００８２】次に、図３ｂに示す工程で、選択的エッチ
ング（例えばウエットエッチング）により、シリコン窒
化膜２４及びパッド酸化膜２３を除去して基板の上面を
ほぼ平坦にする。このとき、メモリーセル領域Ｒmemoに
おいては多結晶シリコン膜３２の表面が露出している一
方、周辺回路領域Ｒperiにおいては半導体基板１０の表
面が露出している。

【００８３】次に、図３ｃに示す工程で、基板の全面上
に厚みが約１０ｎｍのゲート酸化膜３３と、厚みが約１
５０ｎｍの第２の導体膜である多結晶シリコン膜３４
と、導体保護膜としての厚みが約１５０ｎｍのシリコン
酸化膜３５とを形成する。

【００８４】次に、図３ｄに示す工程で、メモリーセル
領域Ｒmemo内の制御ゲート電極を形成しようとする領域
と周辺回路領域Ｒperiのゲート電極を形成しようとする
領域とを覆うレジスト膜５３を形成し、このレジスト膜
５３をマスクとするエッチングにより、シリコン酸化膜
３５及び多結晶シリコン膜３４を選択的に除去して、メ
モリーセル領域Ｒmemoには制御ゲート電極１１１を形成
し、周辺回路領域Ｒperiにはゲート電極１１３を形成す
る。なお、いずれの領域においても、パターニングされ
たシリコン酸化膜３５により電極保護膜が構成されてい
る。

【００８５】次に、図３ｅに示す工程で、レジスト膜５
３を除去した後、メモリーセル領域Ｒmemoを開口したレ
ジスト膜５１を形成し、このレジスト膜５１をマスクと
するエッチングにより、メモリーセル領域Ｒmemoのゲー
ト酸化膜３３及び多結晶シリコン膜３２を選択的に除去
して、メモリーセル領域Ｒmemoに浮遊ゲート電極１１２
を形成する。

【００８６】その後の工程の図示は省略するが、レジス
ト膜５１を除去した後、層間絶縁膜の形成，コンタクト
ホールの形成、配線層の形成等を行って、メモリーセル
領域Ｒmemoには、不揮発性メモリーセルを形成し、周辺
回路領域Ｒperiには、メモリーセルの駆動用回路に配置
される電界効果型トランジスタや、ロジック回路に配置
される電界効果型トランジスタを形成する。

【００８７】本実施形態によれば、まず、図２ａ〜２ｃ
に示す工程で、メモリーセル領域における半導体基板の
上面と周辺回路領域とにおける半導体基板の上面との間
に、浮遊ゲート電極とトンネル酸化膜の厚みを見込んだ
高低差を形成しておくことによって、後の工程を容易か
つ高精度で進めることができ、以下のような効果を得る
ことができる。

【００８８】以上の製造工程によって形成された半導体
装置のメモリーセル領域Ｒmemoにおいては、ゲート長方
向に直交する断面内において素子分離を構成する埋め込
み絶縁膜１０２は浮遊ゲート電極１１２に対して、浮遊
ゲート電極１１２は制御ゲート電極１１１に対して、そ
れぞれ自己整合的に形成されているので、各部材を形成
するためのマスク合わせのためのマージンが不要とな
り、メモリーセル領域Ｒmemoをより高密度化することが
できる。

【００８９】また、トレンチ分離を形成する直前の工程
（図２ｅに示す工程）で、基板の上面が平坦化されてい
るので、素子分離形成用のレジスト膜５２を形成する際
のフォトリソグラフィー工程を高精度かつ容易に行うこ
とができるとともに、素子分離用溝１０１への絶縁膜の
埋め込みとその後の平坦化とが何の制約もなく容易に行
える。このことにより、１回のトレンチ分離形成工程
で、簡便な工程でメモリーセル領域Ｒmemo及び周辺回路
領域Ｒperiの両方のトレンチ分離を微細に形成すること
ができる。そして、周辺回路領域Ｒperi及びメモリーセ
ル領域Ｒmemo双方において、素子分離がＬＯＣＯＳ膜で
はなくトレンチ分離によって構成されているので、半導
体装置全体の高密度化を図ることができる。

【００９０】さらに、本実施形態の製造工程では、制御
ゲート電極１１１及びゲート電極１１３を形成する工程
（図３ｄ参照）において、メモリーセル領域Ｒmemoと周
辺回路領域Ｒperiとの間に高低差がほとんどなくほぼ平
坦であるため、ゲート電極形成用のレジスト膜５３を形
成するためのフォトリソグラフィー工程を高精度かつ容
易に行うことができるとともに、メモリーセル領域Ｒme
moの制御ゲート電極１１１と周辺回路領域Ｒperiのゲー
ト電極１１３との上面位置が同じであるので、その後の
金属配線パターンの形成を容易に行うことができる。

【００９１】よって、実用化が可能な製造コストで、フ
ラッシュメモリーとＤＲＡＭ・ロジックなどの異種デバ
イスとを１チップ化することが可能となるのである。

【００９２】（第２の実施形態）次に、第２の実施形態
について、図４ａ〜４ｅを参照しながら説明する。本実
施形態においても、半導体装置の構造は上記第１の実施
形態と同じである。図４ａ〜４ｅは、第２の実施形態に
係る半導体装置の製造工程を示す断面図である。ただ
し、いずれも図９に示す９Ａ−９Ａ線における断面図で
ある。

【００９３】本実施形態においても、上記第１の実施形
態と同様に、図２ａ〜２ｆに示す工程と同じ処理を行
う。これらの処理については説明を省略する。

【００９４】次に、図４ａに示す工程で、ＣＶＤ法によ
るシリコン酸化膜の堆積とＣＭＰによる平坦化とを行っ
て、溝への埋め込み絶縁膜１０２を形成する。

【００９５】次に、図４ｂに示す工程で、シリコン窒化
膜２４及びパッド酸化膜２３を除去する。このとき、メ
モリーセル領域Ｒmemoにおいては多結晶シリコン膜３２
の表面が露出している一方、周辺回路領域Ｒperiにおい
ては半導体基板１０の表面が露出している。

【００９６】次に、図４ｃに示す工程で、基板の全面上
に厚みが約１０ｎｍのゲート酸化膜３３と、厚みが約１
５０ｎｍの第２の導体膜である多結晶シリコン膜３４と
を形成する。

【００９７】次に、図４ｄに示す工程で、メモリーセル
領域Ｒmemo全体と周辺回路領域Ｒperiのゲート電極を形
成しようとする領域とを覆うレジスト膜５４を形成し、
このレジスト膜５４をマスクとするエッチングにより、
多結晶シリコン膜３４を選択的に除去して、周辺回路領
域Ｒperiにゲート電極１１３を形成する。

【００９８】次に、図４ｅに示す工程で、レジスト膜５
４を除去した後、周辺回路領域Ｒperi全体とメモリーセ
ル領域Ｒmemoの制御ゲート電極を形成しようとする領域
とを覆うレジスト膜５５を形成し、このレジスト膜５５
をマスクとするエッチングにより、メモリーセル領域Ｒ
memoの多結晶シリコン膜３４，ゲート酸化膜３３及び多
結晶シリコン膜３２を選択的に除去して、メモリーセル
領域Ｒmemoに制御ゲート電極１１１と浮遊ゲート電極１
１２とを形成する。

【００９９】その後の工程の図示は省略するが、レジス
ト膜５５を除去した後、層間絶縁膜の形成，コンタクト
ホールの形成、配線層の形成等を行って、メモリーセル
領域Ｒmemoには、不揮発性メモリーセルを形成し、周辺
回路領域Ｒperiには、メモリーセルの駆動用回路に配置
される電界効果型トランジスタや、ロジック回路に配置
される電界効果型トランジスタを形成する。

【０１００】本実施形態によれば、メモリーセル領域Ｒ
memoにおいて、ゲート長方向に直交する断面内において
素子分離を構成する埋め込み絶縁膜１０２が浮遊ゲート
電極１１２に対して、浮遊ゲート電極１１２は制御ゲー
ト電極１１１に対して、それぞれ自己整合的に形成され
ているので、上記第１の実施形態と同様に、メモリーセ
ル領域Ｒmemoをより高密度化することができる。

【０１０１】また、トレンチ分離を形成する直前の工程
（図２ｅに示す工程）で、基板の上面が平坦化されてい
るので、上記第１の実施形態と同様に、１回のトレンチ
分離形成工程で、簡便な工程でメモリーセル領域Ｒmemo
及び周辺回路領域Ｒperiの両方のトレンチ分離を微細に
形成することができる。そして、周辺回路領域Ｒperi及
びメモリーセル領域Ｒmemo双方において、素子分離がＬ
ＯＣＯＳ膜ではなくトレンチ分離によって構成されてい
るので、半導体装置全体の高密度化を図ることができ
る。

【０１０２】さらに、制御ゲート電極１１１及びゲート
電極１１３を形成する直前の工程（図４ｃ参照）におい
て、メモリーセル領域Ｒmemoと周辺回路領域Ｒperiとの
間に高低差がほとんどなくほぼ平坦であるため、メモリ
ーセル領域Ｒmemoの制御ゲート電極１１１と周辺回路領
域Ｒperiのゲート電極１１３との上面位置が同じとなる
ので、その後の金属配線パターンの形成を容易に行うこ
とができる。

【０１０３】よって、本実施形態の製造方法によって
も、上記第１の実施形態と同様に、実用的な製造コスト
で、フラッシュメモリーとＤＲＡＭ・ロジックなどの異
種デバイスを１チップ化することが可能となるのであ
る。

【０１０４】特に、本実施形態の半導体装置の製造方法
によれば、第１の実施形態の製造方法に比べ、多結晶シ
リコン膜３４の上にシリコン酸化膜などからなる導体保
護膜を設ける必要がなく、その分だけ工程を簡略化でき
る。

【０１０５】尚、本実施形態では周辺回路領域Ｒperiの
ゲート電極１１３を先に形成してからメモリーセル領域
Ｒmemoの制御ゲート電極１１１及び浮遊ゲート電極１１
２を形成したが、先にメモリーセル領域Ｒmemoの制御ゲ
ート電極１１１及び浮遊ゲート電極１１２を形成してか
ら周辺回路領域Ｒperiのゲート電極１１３を形成しても
よい。

【０１０６】（第３の実施形態）次に、第３の実施形態
について、図５ａ〜５ｅを参照しながら説明する。図５
ａ〜５ｅは第３の実施形態に係る半導体装置の製造工程
を示す断面図である。ただし、いずれも図９に示す９Ａ
−９Ａ線における断面図である。すなわち、メモリーセ
ル領域Ｒmemoと周辺回路領域Ｒperiとにおいて、ゲート
長方向に平行な断面とゲート長方向に直交する断面とに
おけるメモリーセル及びＭＯＳＦＥＴの断面図を示して
いる。

【０１０７】本実施形態においても、上記第１の実施形
態と同様に、図２ａ〜２ｆに示す工程と同じ処理を行
う。これらの処理については説明を省略する。

【０１０８】次に、図５ａに示す工程で、ＣＶＤ法によ
るシリコン酸化膜の堆積とＣＭＰによる平坦化とを行
い、溝への埋め込み絶縁膜１０２を形成する。

【０１０９】次に、図５ｂに示す工程で、シリコン窒化
膜２４及びパッド酸化膜２３を除去する。このとき、メ
モリーセル領域Ｒmemoにおいては多結晶シリコン膜３２
の表面が露出している一方、周辺回路領域Ｒperiにおい
ては半導体基板１０の表面が露出している。

【０１１０】次に、図５ｃに示す工程で、周辺回路領域
Ｒperi全体とメモリーセル領域Ｒmemoの浮遊ゲート電極
を形成しようとする領域とを覆うレジスト膜５６を形成
し、このレジスト膜５６をマスクとするエッチングによ
り、メモリーセル領域Ｒmemoに浮遊ゲート電極１１２を
形成する。

【０１１１】次に、図５ｄに示す工程で、レジスト膜５
６を除去した後、基板の全面上に厚みが約１０ｎｍのゲ
ート酸化膜３３と、厚みが約１５０ｎｍの第２の導体膜
である多結晶シリコン膜３４とを形成する。

【０１１２】次に、図５ｅに示す工程で、メモリーセル
領域Ｒmemoの制御ゲート電極を形成しようとする領域と
周辺回路領域Ｒperiのゲート電極を形成しようとする領
域とを覆うレジスト膜５３を形成し、このレジスト膜５
３をマスクとするエッチングにより、多結晶シリコン膜
３４を選択的に除去して、周辺回路領域Ｒperiにゲート
電極１１３を形成する一方、メモリーセル領域Ｒmemo
に、ゲート酸化膜３３を介して浮遊ゲート電極１１２か
ら半導体基板１０に跨る制御ゲート電極１１１を形成す
る。

【０１１３】その後の工程の図示は省略するが、レジス
ト膜５３を除去した後、層間絶縁膜の形成，コンタクト
ホールの形成、配線層の形成等を行って、メモリーセル
領域Ｒmemoには、不揮発性メモリーセルを形成し、周辺
回路領域Ｒperiには、メモリーセルの駆動用回路に配置
される電界効果型トランジスタや、ロジック回路に配置
される電界効果型トランジスタを形成する。

【０１１４】本実施形態の製造方法によって、第１，第
２の実施形態のようなスタックゲート型のメモリーセル
に比べてより優れたデータ保持特性を有するスプリット
ゲート型のメモリーセルに対しても、上記第１，第２の
実施形態と同様の効果を発揮することができる。

【０１１５】すなわち、メモリーセル領域Ｒmemoにおい
て、ゲート長方向に直交する断面内において素子分離を
構成する埋め込み絶縁膜１０２が浮遊ゲート電極１１２
に対して自己整合的に形成されているので、上記第１の
実施形態と同様に、メモリーセル領域Ｒmemoをより高密
度化することができる。

【０１１６】また、トレンチ分離を形成する直前の工程
（図２ｅに示す工程）で、基板の上面が平坦化されてい
るので、上記第１の実施形態と同様に、１回のトレンチ
分離形成工程で、簡便な工程でメモリーセル領域Ｒmemo
及び周辺回路領域Ｒperiの両方のトレンチ分離を微細に
形成することができる。そして、周辺回路領域Ｒｐｅｒ
ｉ及びメモリーセル領域Ｒｍｅｍｏ双方において、素子
分離がＬＯＣＯＳ膜ではなくトレンチ分離によって構成
されているので、半導体装置全体の高密度化を図ること
ができる。

【０１１７】さらに、浮遊ゲート電極１１２を形成する
直前の工程（図５ｂ参照）において、メモリーセル領域
Ｒmemoと周辺回路領域Ｒperiとの間に高低差がほとんど
なくほぼ平坦であるため、その後のフォトリソグラフィ
ー工程を円滑に行うことができ、金属配線パターンの形
成も容易に行うことができる。

【０１１８】よって、本実施形態の製造方法によって
も、上記第１，第２の実施形態と同様に、実用的な製造
コストで、フラッシュメモリーとＤＲＡＭ・ロジックな
どの異種デバイスを１チップ化することが可能となるの
である。

【０１１９】（第４の実施形態）次に、第４の実施形態
について、図６，図７ａ〜７ｇ及び図８ａ〜７ｄを参照
しながら説明する。ただし、いずれも図９に示す９Ａ−
９Ａ線における断面図である。すなわち、メモリーセル
領域Ｒmemoと周辺回路領域Ｒperiとにおいて、ゲート長
方向に平行な断面とゲート長方向に直交する断面とにお
けるメモリーセル及びＭＯＳＦＥＴの断面図を示してい
る。

【０１２０】図６は第４，第５の実施形態における半導
体装置の断面図である。同図において、１０は半導体基
板、１１１はメモリーセル領域Ｒmemoの制御ゲート電
極、１１２は浮遊ゲート電極、１１３は周辺回路領域Ｒ
periのゲート電極、１０２は素子分離を構成する埋め込
み絶縁膜、１２１は層間絶縁膜、１２２は接続孔、１２
３は金属配線をそれぞれ示す。上記第１〜第３の実施形
態に係る半導体装置の構造に対するこの半導体装置の特
徴は、メモリーセル領域Ｒmemoの制御ゲート電極１１１
と周辺回路領域Ｒperiのゲート電極１１３とが、いずれ
も２層の多結晶シリコン膜で構成されている点である。

【０１２１】図７ａ〜７ｇ及び図８ａ〜８ｄは、本実施
形態に係る半導体装置の製造工程を示す断面図である。

【０１２２】まず、図７ａに示す工程で、半導体基板１
０を酸化して厚みが約１０ｎｍのパッド酸化膜２１を形
成し、その上に厚みが約１５０ｎｍのシリコン窒化膜２
２を堆積する。その後、メモリーセル領域Ｒmemoを開口
したレジスト膜５１を形成し、このレジスト膜５１をマ
スクとするエッチングにより、メモリーセル領域Ｒmemo
のシリコン窒化膜２２を除去する。

【０１２３】次に、図７ｂに示す工程で、レジスト膜５
１を除去した後基板の全面を酸化して、メモリーセル領
域Ｒmemoにおける表面が露出しているパッド酸化膜２１
をさらに厚くして、フィールド酸化膜１０３を形成す
る。

【０１２４】次に、図７ｃに示す工程で、半導体基板１
０上のシリコン窒化膜２２，パッド酸化膜２１及びフィ
ールド酸化膜１０３を全て除去する。

【０１２５】次に、図７ｄに示す工程で、半導体基板１
０の全面を酸化して、厚みが約１０ｎｍのトンネル酸化
膜３１を形成し、さらに第１の導体膜である厚みが約１
００ｎｍの多結晶シリコン膜３２を堆積する。

【０１２６】次に、図７ｅに示す工程で、トンネル酸化
膜３１をストッパーにしたＣＭＰを行って周辺回路領域
Ｒperiの多結晶シリコン膜３２を除去し基板全体を平坦
化する。このとき、メモリーセル領域Ｒmemoにおいては
多結晶シリコン膜３２が露出しており、周辺回路領域Ｒ
periにおいてはトンネル酸化膜３１が露出している。そ
の後、選択的エッチングにより、周辺回路領域Ｒperiに
おいて露出しているトンネル酸化膜３１のみを除去す
る。

【０１２７】次に、図７ｆに示す工程で、基板の全面上
に厚みが約１０ｎｍのゲート酸化膜３３と、第２の導体
膜としての厚みが約１５０ｎｍの多結晶シリコン膜３４
とを形成する。

【０１２８】次に、図７ｇに示す工程で、素子分離を形
成しようとする領域を開口したレジスト膜５２を形成す
る。そして、このレジスト膜５２をマスクとするエッチ
ングにより、多結晶シリコン膜３４，ゲート酸化膜３
３，多結晶シリコン膜３２，トンネル酸化膜３１及び基
板１０を順次エッチングして素子分離用の溝１０１を形
成する。

【０１２９】次に、図８ａに示す工程で、ＣＶＤ法によ
るシリコン酸化膜の堆積及び多結晶シリコン膜３４をス
トッパーにしたＣＭＰによる平坦化を行い、素子分離用
の溝１０１への埋め込み絶縁膜１０２を形成する。

【０１３０】次に、図８ｂに示す工程で、基板の全面上
に第３の導体膜として厚みが約５０ｎｍの多結晶シリコ
ン膜３６と、導体保護膜としての厚みが約１５０ｎｍの
シリコン酸化膜３５とを形成する。

【０１３１】次に、図８ｃに示す工程で、メモリーセル
領域memoの制御ゲート電極を形成しようとする領域と周
辺回路領域Ｒperiのゲート電極を形成しようとする領域
とを覆うレジスト膜５３を形成し、このレジスト膜５３
をマスクとするエッチングにより、シリコン酸化膜３
５，多結晶シリコン膜３６及び多結晶シリコン膜３４を
選択的に除去して、メモリーセル領域Ｒmemoの制御ゲー
ト電極１１１と周辺回路領域Ｒperiのゲート電極１１３
とを形成する。

【０１３２】次に、図８ｄに示す工程で、レジスト膜５
３を除去した後、メモリーセル領域Ｒmemoを開口し周辺
回路領域Ｒperiを覆うレジスト膜５１を形成し、このレ
ジスト膜５１，制御ゲート電極１１１及びシリコン酸化
膜３５をマスクとするエッチングにより、メモリーセル
領域Ｒmemo内のゲート酸化膜３３及び多結晶シリコン膜
３２を選択的に除去して、メモリーセル領域Ｒmemoに浮
遊ゲート電極１１２を形成する。

【０１３３】その後の工程の図示は省略するが、レジス
ト膜５１を除去した後、層間絶縁膜の形成，コンタクト
ホールの形成、配線層の形成等を行って、メモリーセル
領域Ｒmemoには、不揮発性メモリーセルを形成し、周辺
回路領域Ｒperiには、メモリーセルの駆動用回路に配置
される電界効果型トランジスタや、ロジック回路に配置
される電界効果型トランジスタを形成する。

【０１３４】本実施形態によれば、メモリーセル領域Ｒ
memoにおいて、ゲート長方向に直交する断面内において
素子分離を構成する埋め込み絶縁膜１０２が浮遊ゲート
電極１１２に対して、浮遊ゲート電極１１２は制御ゲー
ト電極１１１に対して、それぞれ自己整合的に形成され
ているので、上記第１〜第３の実施形態と同様に、メモ
リーセル領域Ｒmemoをより高密度化することができる。

【０１３５】また、トレンチ分離を形成する直前の工程
（図７ｆに示す工程）で、基板の上面が平坦化されてい
るので、上記第１〜第３の実施形態と同様に、１回のト
レンチ分離形成工程で、簡便な工程でメモリーセル領域
Ｒmemo及び周辺回路領域Ｒperiの両方のトレンチ分離を
微細に形成することができる。そして、周辺回路領域Ｒ
peri及びメモリーセル領域Ｒmemo双方において、素子分
離がＬＯＣＯＳ膜ではなくトレンチ分離によって構成さ
れているので、半導体装置全体の高密度化を図ることが
できる。

【０１３６】さらに、制御ゲート電極１１１及びゲート
電極１１３を形成する直前の工程（図８ｂ参照）におい
て、メモリーセル領域Ｒmemoと周辺回路領域Ｒperiとの
間に高低差がほとんどなくほぼ平坦であるため、メモリ
ーセル領域Ｒmemoの制御ゲート電極１１１と周辺回路領
域Ｒperiのゲート電極１１３との上面位置が同じとなる
ので、その後の金属配線パターンの形成を容易に行うこ
とができる。

【０１３７】よって、本実施形態の製造方法によって
も、上記第１の実施形態と同様に、実用的な製造コスト
で、フラッシュメモリーとＤＲＡＭ・ロジックなどの異
種デバイスを１チップ化することが可能となるのであ
る。

【０１３８】特に、本実施形態の半導体装置の製造方法
によれば、周辺回路領域Ｒperiのゲート電極１１３が２
層の多結晶シリコン膜で形成されかつ素子分離がゲート
電極１１３の下層膜３４に自己整合的に形成されている
（図８ｄの右端部分参照）ために、通常トレンチ分離で
問題となるトレンチ側面からの電界集中による特性変動
を抑制することができる。

【０１３９】（第５の実施形態）次に、第５の実施形態
について、図１０ａ〜１０ｄを参照しながら説明する。
図１０ａ〜１０ｄは、第５の実施形態に係る半導体装置
の製造工程を示す断面図である。ただし、いずれも図９
に示す９Ａ−９Ａ線における断面図である。すなわち、
メモリーセル領域Ｒmemoと周辺回路領域Ｒperiとにおい
て、ゲート長方向に平行な断面とゲート長方向に直交す
る断面とにおけるメモリーセル及びＭＯＳＦＥＴの断面
図を示している。

【０１４０】本実施形態においても、上記第４の実施形
態で説明した図７ａ〜７ｇに示す工程と同じ処理を行
う。これらの処理については説明を省略する。

【０１４１】次に、図１０ａに示す工程で、ＣＶＤ法に
よるシリコン酸化膜の堆積及び多結晶シリコン膜３４を
ストッパーにしたＣＭＰによる平坦化を行い、素子分離
用の溝１０１への埋め込み絶縁膜１０２を形成する。

【０１４２】次に、図１０ｂに示す工程で、基板の全面
上に第３の導体膜として厚みが約５０ｎｍの多結晶シリ
コン膜３６を形成する。

【０１４３】次に、図１０ｃに示す工程で、メモリーセ
ル領域memo全体と周辺回路領域Ｒperiのゲート電極を形
成しようとする領域とを覆うレジスト膜５４を形成し、
このレジスト膜５４をマスクとするエッチングにより、
多結晶シリコン膜３６及び多結晶シリコン膜３４を選択
的に除去して、周辺回路領域Ｒperiにゲート電極１１３
とを形成する。

【０１４４】次に、図１０ｄに示す工程で、レジスト膜
５４を除去した後、メモリーセル領域Ｒmemoの制御ゲー
ト電極を形成しようとする領域と周辺回路領域Ｒperi全
体とを覆うレジスト膜５５を形成し、このレジスト膜５
５をマスクとするエッチングにより、メモリーセル領域
Ｒmemo内の多結晶シリコン膜３６及び３４，ゲート酸化
膜３３及び多結晶シリコン膜３２を選択的に除去して、
メモリーセル領域Ｒmemoに制御ゲート電極１１１及び浮
遊ゲート電極１１２を形成する。

【０１４５】その後の工程の図示は省略するが、レジス
ト膜５５を除去した後、層間絶縁膜の形成，コンタクト
ホールの形成、配線層の形成等を行って、メモリーセル
領域Ｒmemoには、不揮発性メモリーセルを形成し、周辺
回路領域Ｒperiには、メモリーセルの駆動用回路に配置
される電界効果型トランジスタや、ロジック回路に配置
される電界効果型トランジスタを形成する。

【０１４６】本実施形態によれば、メモリーセル領域Ｒ
memoにおいて、ゲート長方向に直交する断面内において
素子分離を構成する埋め込み絶縁膜１０２が浮遊ゲート
電極１１２に対して、浮遊ゲート電極１１２は制御ゲー
ト電極１１１に対して、それぞれ自己整合的に形成され
ているので、上記第１〜第３の実施形態と同様に、メモ
リーセル領域Ｒmemoをより高密度化することができる。

【０１４７】また、トレンチ分離を形成する直前の工程
（図７ｆに示す工程）で、基板の上面が平坦化されてい
るので、上記第１〜第３の実施形態と同様に、１回のト
レンチ分離形成工程で、簡便な工程でメモリーセル領域
Ｒmemo及び周辺回路領域Ｒperiの両方のトレンチ分離を
微細に形成することができる。そして、周辺回路領域Ｒ
peri及びメモリーセル領域Ｒmemo双方において、素子分
離がＬＯＣＯＳ膜ではなくトレンチ分離によって構成さ
れているので、半導体装置全体の高密度化を図ることが
できる。

【０１４８】さらに、上記第４の実施形態と同様に、制
御ゲート電極１１１及びゲート電極１１３を形成する直
前の工程（図１０ｂ参照）において、メモリーセル領域
Ｒmemoと周辺回路領域Ｒperiとの間に高低差がほとんど
なくほぼ平坦であるため、メモリーセル領域Ｒmemoの制
御ゲート電極１１１と周辺回路領域Ｒperiのゲート電極
１１３との上面位置が同じとなるので、その後の金属配
線パターンの形成を容易に行うことができる。

【０１４９】よって、本実施形態の製造方法によって
も、上記第４の実施形態と同様に、実用的な製造コスト
で、フラッシュメモリーとＤＲＡＭ・ロジックなどの異
種デバイスを１チップ化することが可能となるのであ
る。

【０１５０】また、上記第４の実施形態と同様に、周辺
回路領域Ｒperiのゲート電極１１３が２層の多結晶シリ
コン膜で形成されかつ素子分離がゲート電極１１３の下
層膜３４に自己整合的に形成されている（図１０ｄの右
端部分参照）ために、通常トレンチ分離で問題となるト
レンチ側面からの電界集中による特性変動を抑制するこ
とができる。

【０１５１】特に、本実施形態の製造工程では、第４の
実施形態に比べて、多結晶シリコン膜３６の上にシリコ
ン酸化膜等の導体保護膜を設ける必要がなく、その分だ
け工程を簡略化できる。

【０１５２】尚、本実施形態では、周辺回路領域Ｒperi
のゲート電極１１３を先に形成してからメモリーセル領
域Ｒmemoの制御ゲート電極１１１及び浮遊ゲート電極１
１２を形成したが、先にメモリーセル領域Ｒmemoの制御
ゲート電極１１１及び浮遊ゲート電極１１２を形成して
から周辺回路領域Ｒperiのゲート電極１１３を形成して
もよい。

【０１５３】（第６の実施形態）次に、第６の実施形態
に係る半導体装置の製造方法について、図１１ａ〜１１
ｆを参照しながら説明する。図１１ａ〜１１ｆは第６の
実施形態に係る半導体装置の製造工程を示す断面図であ
る。ただし、いずれも図９に示す９Ａ−９Ａ線における
断面図である。すなわち、メモリーセル領域Ｒmemoと周
辺回路領域Ｒperiとにおいて、ゲート長方向に平行な断
面とゲート長方向に直交する断面とにおけるメモリーセ
ル及びＭＯＳＦＥＴの断面図を示している。

【０１５４】本実施形態においても、まず、上記第４の
実施形態で説明した図７ａ〜７ｇに示す工程と同じ処理
を行う。これらの処理については説明を省略する。

【０１５５】次に、図１１ａに示す工程で、ＣＶＤ法に
よるシリコン酸化膜の堆積及び多結晶シリコン膜３４を
ストッパーにしたＣＭＰによる平坦化を行い、素子分離
用の溝１０１への埋め込み絶縁膜１０２を形成する。

【０１５６】次に、図１１ｂに示す工程で、メモリーセ
ル領域Ｒmemoを開口したレジスト膜５１を形成し、この
レジスト膜５１をマスクとするエッチングにより、メモ
リーセル領域Ｒmemoの多結晶シリコン膜３４および第１
のゲート酸化膜３３を選択的に除去する。

【０１５７】次に、図１１ｃに示す工程で、周辺回路領
域Ｒperi全体とメモリーセル領域Ｒmemoの浮遊ゲート電
極を形成しようとする領域とを覆うレジスト膜５６を形
成し、このレジスト膜５６をマスクとするエッチングに
より、メモリーセル領域Ｒmemo内の多結晶シリコン膜３
２を選択的に除去してメモリーセル領域Ｒmemoの浮遊ゲ
ート電極１１２を形成する。

【０１５８】次に、図１１ｄに示す工程で、レジスト膜
５６を除去した後、基板の全面上に厚みが約１０ｎｍの
第２のゲート酸化膜３７を形成する。さらに、基板の上
に、周辺回路領域Ｒperiを開口したレジスト膜５７を形
成し、このレジスト膜５７をマスクとするエッチングに
より、周辺回路領域Ｒperiの第２のゲート酸化膜３７を
除去する。

【０１５９】次に、図１１ｅに示す工程で、レジスト膜
５７を除去した後、基板の全面上に第３の導体膜として
厚みが約５０ｎｍの多結晶シリコン膜３６を堆積する。

【０１６０】次に、図１１ｆに示す工程で、メモリーセ
ル領域Ｒmemoの制御ゲート電極を形成しようとする領域
と周辺回路領域Ｒperiのゲート電極を形成しようとする
領域とを覆うレジスト膜５３を形成し、このレジスト膜
５３をマスクとするエッチングにより、多結晶シリコン
膜３６及び多結晶シリコン膜３４を選択的に除去してメ
モリーセル領域Ｒmemoの制御ゲート電極１１１と周辺回
路領域Ｒperiのゲート電極１１３とを形成する。

【０１６１】その後の工程の図示は省略するが、レジス
ト膜５３を除去した後、層間絶縁膜の形成，コンタクト
ホールの形成、配線層の形成等を行って、メモリーセル
領域Ｒmemoには、不揮発性メモリーセルを形成し、周辺
回路領域Ｒperiには、メモリーセルの駆動用回路に配置
される電界効果型トランジスタや、ロジック回路に配置
される電界効果型トランジスタを形成する。

【０１６２】このように本実施形態によれば、第４，第
５の実施形態のようなスタックゲート型のメモリーセル
に比べてより優れたデータ保持特性を有するスプリット
ゲート型のメモリーセルに対しても、第４，第５の実施
形態と同様の効果を発揮することができる。

【０１６３】すなわち、メモリーセル領域Ｒmemoにおい
て、ゲート長方向に直交する断面内において素子分離を
構成する埋め込み絶縁膜１０２が浮遊ゲート電極１１２
に対して、浮遊ゲート電極１１２は制御ゲート電極１１
１に対して、それぞれ自己整合的に形成されているの
で、メモリーセル領域Ｒmemoをより高密度化することが
できる。

【０１６４】また、トレンチ分離を形成する直前の工程
（図７ｆに示す工程）で、基板の上面が平坦化されてい
るので、１回のトレンチ分離形成工程で、簡便な工程で
メモリーセル領域Ｒmemo及び周辺回路領域Ｒperiの両方
のトレンチ分離を微細に形成することができる。そし
て、周辺回路領域Ｒperi及びメモリーセル領域Ｒmemo双
方において、素子分離がＬＯＣＯＳ膜ではなくトレンチ
分離によって構成されているので、半導体装置全体の高
密度化を図ることができる。

【０１６５】さらに、制御ゲート電極１１１及びゲート
電極１１３を形成する前の工程（図１１ａ参照）におい
て、メモリーセル領域Ｒmemoと周辺回路領域Ｒperiとの
間に高低差がほとんどなくほぼ平坦であるため、メモリ
ーセル領域Ｒmemoの制御ゲート電極１１１と周辺回路領
域Ｒperiのゲート電極１１３との上面位置が同じとなる
ので、その後の金属配線パターンの形成を容易に行うこ
とができる。

【０１６６】よって、本実施形態の製造方法によって
も、上記第４，第５の実施形態と同様に、実用的な製造
コストで、フラッシュメモリーとＤＲＡＭ・ロジックな
どの異種デバイスを１チップ化することが可能となるの
である。

【０１６７】また、上記第４，第５の実施形態と同様
に、周辺回路領域Ｒperiのゲート電極１１３が２層の多
結晶シリコン膜で形成されかつ素子分離がゲート電極１
１３の下層膜３４に自己整合的に形成されている（図１
１ｆの右端部分参照）ために、通常トレンチ分離で問題
となるトレンチ側面からの電界集中による特性変動を抑
制することができる。

【０１６８】（第７の実施形態）次に、第７の実施形態
に係る半導体装置の製造方法について、図１２ａ〜１２
ｃを参照しながら説明する。図１２ａ〜１２ｃは第７の
実施形態に係る半導体装置の製造工程のうち平坦化工程
までを示す断面図である。

【０１６９】まず、図１２ａに示す工程で、半導体基板
１０上に、メモリーセル領域Ｒmemoを開口し周辺回路領
域Ｒperiを覆うレジスト膜５１を形成し、このレジスト
膜５１をマスクとするエッチングにより、メモリーセル
領域Ｒmemoの半導体基板１０を深さ１００ｎｍ分だけ除
去する。

【０１７０】次に、図１２ｂに示す工程で、レジスト膜
５１を除去した後、基板の全面を酸化して厚みが約１０
ｎｍのトンネル酸化膜３１を形成し、さらにトンネル酸
化膜３１の上に第１の導体膜として厚みが１００ｎｍの
多結晶シリコン膜３２を形成する。そして、多結晶シリ
コン酸化膜３２の上に、メモリーセル領域Ｒmemoを覆い
かつ周辺回路領域Ｒperiを開口したレジスト膜５７を形
成する。

【０１７１】次に、図１２ｃに示す工程で、このレジス
ト膜５７をマスクとするエッチングにより、周辺回路領
域の多結晶シリコン膜３２及びトンネル酸化膜３１を除
去する。

【０１７２】その後の工程の図示は省略するが、レジス
ト膜５７を除去してから、上記第１〜第６の実施形態と
同様の処理を行うことにより、メモリーセル領域Ｒmemo
には浮遊ゲート電極及び制御ゲート電極を有するメモリ
ーセルを、周辺回路領域Ｒperiにはゲート電極を有する
電界効果型トランジスタを形成することができる。例え
ば第１の実施形態における図２ｆ，図３ａ〜３ｅに示す
工程や、第４の実施形態における図７ｆ，７ｇ及び図８
ａ〜８ｄに示す工程と同様の処理を行う。

【０１７３】本実施形態によれば、図１２ｃに示す工程
で、メモリーセル領域Ｒmemoにおいて浮遊ゲート電極を
構成する多結晶シリコン膜３２が形成されており、メモ
リーセル領域Ｒmemoにおける多結晶シリコン膜３２の上
面と、周辺回路領域Ｒperiの半導体基板１０の上面とが
ほぼ平坦化されている。したがって、上記第１〜第６の
実施形態に係る半導体装置の製造工程よりも簡便な工程
で、メモリーセル領域Ｒmemo及び周辺回路領域Ｒperi双
方における素子密度を向上させることができる。

【０１７４】特に、本実施形態によれば、浮遊ゲート電
極及びトンネル酸化膜の分を見込んでメモリーセル領域
Ｒmemoの半導体基板面の高さを周辺回路領域Ｒperiの半
導体基板面の高さよりも低くする高低差形成工程を、通
常のＬＯＣＯＳ法を用いずにエッチング法により形成す
ることにより工程を簡略化することができる。また、メ
モリーセル領域Ｒmemoの第１の導体膜である多結晶シリ
コン膜３２の上面と周辺回路領域Ｒperiの半導体基板面
との高さをほぼ同一とする平坦化工程をエッチングによ
り形成することにより、ＣＭＰでのディッシングによる
第１の導体膜の膜厚のばらつきを抑制できる。

【０１７５】（第８の実施形態）次に、第８の実施形態
に係る半導体装置の製造方法について、図１３ａ〜１３
ｅを参照しながら説明する。図１３ａ〜１３ｅは、第８
の実施形態に係る半導体装置の製造工程のうち平坦化工
程までを示す断面図である。

【０１７６】まず、図１３ａに示す工程で、半導体基板
１０の全面を酸化して厚みが約１００ｎｍのシリコン酸
化膜２５を形成し、その上に、メモリーセル領域Ｒmemo
を覆いかつ周辺回路領域Ｒperiを開口したレジスト膜５
７を形成した後、このレジスト膜５７をマスクとするエ
ッチングにより、周辺回路領域Ｒperiのシリコン酸化膜
２５を除去する。

【０１７７】次に、図１３ｂに示す工程で、レジスト膜
５７を除去した後、周辺回路領域Ｒperiの半導体基板１
０表面が露出した領域の上に、選択エピタキシャル成長
により厚みが約１００ｎｍの単結晶シリコン膜１１を成
長させる。つまり、メモリーセル領域Ｒmemoのシリコン
酸化膜２５の上面と周辺回路領域Ｒperiの単結晶シリコ
ン膜１１の上面とがほぼ平坦になるようにする。

【０１７８】次に、図１３ｃに示す工程で、メモリーセ
ル領域Ｒmemo内のシリコン酸化膜２５を除去した後、基
板の全面を酸化して厚みが約１０ｎｍのトンネル酸化膜
３１を形成し、更にその上に第１の導体膜として厚みが
約１００多結晶シリコン膜３２を形成する。

【０１７９】次に、図１３ｄに示す工程で、メモリーセ
ル領域Ｒmemo全体と、メモリーセル領域Ｒmemoから周辺
回路領域Ｒperiにおよそ１μm程度だけ入った領域とを
覆いかつ残りの周辺回路領域Ｒperiを開口したレジスト
膜５８を形成し、このレジスト膜５８をマスクとするエ
ッチングにより、周辺回路領域Ｒperiの多結晶シリコン
膜３２を除去する。

【０１８０】次に、図１３ｅに示す工程で、レジスト膜
５８を除去した後、メモリーセル領域Ｒmemoと周辺回路
領域Ｒperiとの境界に突出している多結晶シリコン膜３
２をＣＭＰにより除去し、さらに、周辺回路領域Ｒperi
のトンネル酸化膜３１を除去することにより、基板全体
を平坦化する。

【０１８１】その後の工程の図示は省略するが、上記第
１〜第６の実施形態と同様の処理を行うことにより、メ
モリーセル領域Ｒmemoには浮遊ゲート電極及び制御ゲー
ト電極を有するメモリーセルを、周辺回路領域Ｒperiに
はゲート電極を有する電界効果型トランジスタを形成す
ることができる。例えば第１の実施形態における図２
ｆ，図３ａ〜３ｅに示す工程や、第４の実施形態におけ
る図７ｆ，７ｇ及び図８ａ〜８ｄに示す工程と同様の処
理を行う。

【０１８２】本実施形態によっても、図１３ｅに示す工
程で、メモリーセル領域Ｒmemoにおいて浮遊ゲート電極
を構成する多結晶シリコン膜３２が形成されており、こ
の多結晶シリコン膜３２の上面と、周辺回路領域Ｒperi
の半導体基板１０の上面とが平坦化されている。したが
って、上記第１〜第６の実施形態と同様に、簡便な工程
でメモリーセル領域Ｒmemo及び周辺回路領域Ｒperi双方
における素子密度を向上させることができる。

【０１８３】特に、本実施形態によれば、メモリーセル
領域Ｒmemoの半導体基板面の高さを周辺回路領域Ｒperi
の半導体基板面の高さよりも低くする高低差形成工程を
選択エピタキシャル成長により形成することにより、ト
ンネル酸化膜及びゲート酸化膜の耐圧が向上する。ま
た、メモリーセル領域Ｒmemoの第１の導体膜である多結
晶シリコン膜３２の上面と周辺回路領域Ｒperiの半導体
基板面の高さを同一とする平坦化工程を、エッチングと
ＣＭＰを併用して形成することにより、ＣＭＰでのディ
ッシングによる第１の導体膜の膜厚のばらつきを抑制
し、かつ基板上面が平坦でないことに起因するレジスト
膜５８のマスク合わせずれを考慮する必要がなくなる。

【０１８４】（第９の実施形態）次に、第９の実施形態
に係る半導体装置の製造方法について、図１４ａ〜１４
ｄを参照しながら説明する。図１４ａ〜１４ｄは、第９
の実施形態に係る半導体装置の製造工程のうち平坦化工
程までを示す断面図である。

【０１８５】まず、図１４ａに示す工程で、半導体基板
１０の全面を酸化して厚みが約１０ｎｍのトンネル酸化
膜３１を形成し、さらにその上に第１の導体膜として厚
みが約１００ｎｍの多結晶シリコン膜３２を形成する。
そして、多結晶シリコン膜３２の上にメモリーセル領域
Ｒmemoを覆い周辺回路領域Ｒperiを開口したレジスト膜
５７を形成した後、このレジスト膜５７をマスクとする
エッチングにより、周辺回路領域Ｒperiの多結晶シリコ
ン膜３２及びトンネル酸化膜３１を除去する。

【０１８６】次に、図１４ｂに示す工程で、レジスト膜
５７を除去した後、基板の全面を酸化して導体保護膜と
なる厚みが約３０ｎｍのシリコン酸化膜２６を形成す
る。ここで、増速酸化現象により単結晶シリコンよりも
多結晶シリコンの方が酸化速度が速いため、多結晶シリ
コン膜３２上に厚みが約３０ｎｍのシリコン酸化膜２６
を形成すると、周辺回路領域Ｒperiの基板上には厚みが
約１０ｎｍのシリコン酸化膜２６が形成される。増速酸
化の度合いは酸化温度及び酸化雰囲気にも依存するた
め、酸化条件としてはより低温（８５０℃以下）で高水
蒸気濃度で行うのが望ましい。

【０１８７】次に、図１４ｃに示す工程で、異方性のエ
ッチングを行って、基板上のシリコン酸化膜２６を除去
する。この際、多結晶シリコン膜３２上のシリコン酸化
膜２６が全て除去されないように、エッチング量を１５
ｎｍ程度として、メモリーセル領域Ｒmemoの多結晶シリ
コン膜３２上に残存するシリコン酸化膜２６の厚みを１
５ｎｍ程度にしておく。

【０１８８】次に、図１４ｄに示す工程で、周辺回路領
域Ｒperiの半導体基板１０の表面が露出している領域の
上に、選択エピタキシャル成長により厚みが約１００ｎ
ｍの単結晶シリコン膜１１を成長させる。その後、図示
されていないが、メモリーセル領域Ｒmemoのシリコン酸
化膜２６を除去して、基板の全面をほぼ平坦化する。

【０１８９】その後の工程の図示は省略するが、上記第
１〜第６の実施形態と同様の処理を行うことにより、メ
モリーセル領域Ｒmemoには浮遊ゲート電極及び制御ゲー
ト電極を有するメモリーセルを、周辺回路領域Ｒperiに
はゲート電極を有する電界効果型トランジスタを形成す
ることができる。例えば第１の実施形態における図２
ｆ，図３ａ〜３ｅに示す工程や、第４の実施形態におけ
る図７ｆ，７ｇ及び図８ａ〜８ｄに示す工程と同様の処
理を行う。

【０１９０】本実施形態によっても、図１４ｅに示す工
程で、メモリーセル領域Ｒmemoにおいて浮遊ゲート電極
を構成する多結晶シリコン膜３２が形成されており、そ
の後のシリコン酸化膜２６の除去によって、この多結晶
シリコン膜３２の上面と周辺回路領域Ｒperiの半導体基
板１０の上面とが平坦化されている。したがって、上記
第１〜第６の実施形態と同様に、簡便な工程でメモリー
セル領域Ｒmemo及び周辺回路領域Ｒperi双方における素
子密度を向上させることができる。

【０１９１】また、本実施形態によれば、メモリーセル
領域Ｒmemoの基板面の高さを周辺回路領域Ｒperiの基板
面の高さよりも低くする高低差形成工程と、メモリーセ
ル領域Ｒmemoの第１の導体膜である多結晶シリコン膜３
２の上面と周辺回路領域Ｒperiの基板面の高さをほぼ同
一とする平坦化工程をマスクを形成することなく行うこ
とができるので、大幅な工程数の削減ができる。

【０１９２】（第１０の実施形態）次に、第１０の実施
形態に係る半導体装置の製造方法について、図１５ａ〜
１５ｄを参照しながら説明する。図１５ａ〜１５ｄは、
本実施形態に係る半導体装置の製造工程を示す断面図で
ある。

【０１９３】まず、図１５ａに示す工程で、半導体基板
１０の全面を酸化して厚みが約１０ｎｍのトンネル酸化
膜３１を形成し、さらにその上に第１の導体膜として厚
みが約１００ｎｍの多結晶シリコン膜３２と第１の導体
保護膜として厚みが約５０ｎｍのシリコン酸化膜２７を
形成する。そして、シリコン酸化膜２７の上にメモリー
セル領域Ｒmemoを覆い周辺回路領域Ｒperiを開口したレ
ジスト膜５７を形成した後、このレジスト膜５７をマス
クとするエッチングにより、周辺回路領域Ｒperiのシリ
コン酸化膜２７，多結晶シリコン膜３２及びトンネル酸
化膜３１を除去する。

【０１９４】次に、図１５ｂに示す工程で、レジスト膜
５７を除去した後、基板の全面を酸化して第２の導体保
護膜としての厚みが約２０ｎｍのシリコン酸化膜２８を
形成する。ここで、シリコン酸化膜２８の形成は、ＣＶ
Ｄ法によってもよいし酸化法によってもよい。

【０１９５】次に、図１５ｃに示す工程で、異方性のエ
ッチングを行って、基板上のシリコン酸化膜２８を除去
する。この際、メモリーセル領域Ｒmemoの多結晶シリコ
ン膜３２上の第２の導体保護膜であるシリコン酸化膜２
８が全て除去されても、多結晶シリコン膜３２の上には
あらかじめ第１の導体保護膜としてのシリコン酸化膜２
７が形成されているので、メモリーセル領域Ｒmemoの多
結晶シリコン膜３２がエッチングされるおそれはない。

【０１９６】次に、図１５ｄに示す工程で、周辺回路領
域Ｒperiの半導体基板１０の表面が露出している領域の
上に、選択エピタキシャル成長により厚みが約１００ｎ
ｍの単結晶シリコン膜１１を成長させる。その後、図示
されていないが、メモリーセル領域Ｒmemoのシリコン酸
化膜２７を除去して、基板の全面をほぼ平坦化する。

【０１９７】その後の工程の図示は省略するが、上記第
１〜第６の実施形態と同様の処理を行うことにより、メ
モリーセル領域Ｒmemoには浮遊ゲート電極及び制御ゲー
ト電極を有するメモリーセルを、周辺回路領域Ｒperiに
はゲート電極を有する電界効果型トランジスタを形成す
ることができる。例えば第１の実施形態における図２
ｆ，図３ａ〜３ｅに示す工程や、第４の実施形態におけ
る図７ｆ，７ｇ及び図８ａ〜８ｄに示す工程と同様の処
理を行う。

【０１９８】本実施形態によっても、図１５ｅに示す工
程で、メモリーセル領域Ｒmemoにおいて浮遊ゲート電極
を構成する多結晶シリコン膜３２が形成されており、そ
の後のシリコン酸化膜２７の除去によって、この多結晶
シリコン膜３２の上面と周辺回路領域Ｒperiの半導体基
板１０の上面とが平坦化されている。したがって、上記
第１〜第６の実施形態と同様に、簡便な工程でメモリー
セル領域Ｒmemo及び周辺回路領域Ｒperi双方における素
子密度を向上させることができる。

【０１９９】また、メモリーセル領域Ｒmemoの基板面の
高さを周辺回路領域Ｒperiの基板面の高さよりも低くす
る高低差形成工程と、メモリーセル領域Ｒmemoの第１の
導体膜である多結晶シリコン膜３２の上面と周辺回路領
域Ｒperiの基板面の高さをほぼ同一とする平坦化工程を
マスクを形成することなく行うことができるので、大幅
な工程数の削減ができる。

【０２００】さらに、本実施形態によれば、第２の導体
保護膜であるシリコン酸化膜２８のエッチング時のプロ
セス余裕度が向上し、歩留まりが改善される。

【０２０１】（第１１の実施形態）次に、第１１の実施
形態に係る半導体装置の製造方法について、図１６ａ，
１６ｂを参照しながら説明する。図１６ａ〜１６ｂは、
本実施形態に係る半導体装置の製造工程を示す断面図で
ある。

【０２０２】まず、図１６ａに示す工程で、半導体基板
１０の全面を酸化して厚みが約１０ｎｍのトンネル酸化
膜３１を形成し、さらにその上に第１の導体膜として厚
みが約１００ｎｍの多結晶シリコン膜３２と導体保護膜
として厚みが約５０ｎｍのシリコン酸化膜２７を形成す
る。そして、シリコン酸化膜２７の上にメモリーセル領
域Ｒmemoを覆い周辺回路領域Ｒperiを開口したレジスト
膜５７を形成した後、このレジスト膜５７をマスクとす
るエッチングにより、周辺回路領域Ｒperiのシリコン酸
化膜２７，多結晶シリコン膜３２及びトンネル酸化膜３
１を除去する。

【０２０３】次に、図１６ｂに示す工程で、周辺回路領
域Ｒperiの半導体基板１０の表面が露出している領域の
上に、選択エピタキシャル成長により厚みが約１００ｎ
ｍの単結晶シリコン膜１１を成長させる。その後、図示
されていないが、メモリーセル領域Ｒmemoのシリコン酸
化膜２７を除去して、基板の全面をほぼ平坦化する。

【０２０４】その後の工程の図示は省略するが、上記第
１〜第６の実施形態と同様の処理を行うことにより、メ
モリーセル領域Ｒmemoには浮遊ゲート電極及び制御ゲー
ト電極を有するメモリーセルを、周辺回路領域Ｒperiに
はゲート電極を有する電界効果型トランジスタを形成す
ることができる。例えば第１の実施形態における図２
ｆ，図３ａ〜３ｅに示す工程や、第４の実施形態におけ
る図７ｆ，７ｇ及び図８ａ〜８ｄに示す工程と同様の処
理を行う。

【０２０５】本実施形態によっても、図１６ｂに示す工
程で、メモリーセル領域Ｒmemoにおいて浮遊ゲート電極
を構成する多結晶シリコン膜３２が形成されており、そ
の後のシリコン酸化膜２７の除去によって、この多結晶
シリコン膜３２の上面と周辺回路領域Ｒperiの半導体基
板１０の上面とが平坦化されている。したがって、上記
第１〜第６の実施形態と同様に、簡便な工程でメモリー
セル領域Ｒmemo及び周辺回路領域Ｒperi双方における素
子密度を向上させることができる。

【０２０６】また、メモリーセル領域Ｒmemoの基板面の
高さを周辺回路領域Ｒperiの基板面の高さよりも低くす
る高低差形成工程と、メモリーセル領域Ｒmemoの第１の
導体膜である多結晶シリコン膜３２の上面と周辺回路領
域Ｒperiの基板面の高さをほぼ同一とする平坦化工程を
マスクを形成することなく行うことができるので、大幅
な工程数の削減ができる。

【０２０７】特に、本実施形態によれば、上記第９，第
１０の実施形態に比べて、極めて簡便な工程で単結晶シ
リコン膜１１を形成することができる利点がある。

【０２０８】なお、多結晶シリコン膜３２の側面が絶縁
膜で保護されていないことから、メモリーセル領域Ｒme
moと周辺回路領域Ｒperiとの境界付近における単結晶シ
リコン膜１１の結晶性が悪化するなどのおそれがある
が、その後の工程で、この付近に素子分離用溝を形成す
れば、そのような結晶性のよくない部分は容易に除去す
ることができる。

【０２０９】（その他の実施形態）上記第１〜第１０の
実施形態では、不揮発性メモリーセル及び電界効果型ト
ランジスタのソース・ドレイン領域や、ウェル形成用、
しきい値電圧制御用のイオン注入及び熱処理工程などに
ついては省略したが、周知の技術を用いてこれらの工程
を行うことはいうまでもない。

【０２１０】また、上記各実施形態において、素子分離
用溝１０１への埋め込み絶縁膜１０２を形成する際の平
坦化工程ではＣＭＰを行ったが、レジストエッチバック
法やスピンエッチング法によってもよい。この場合、多
結晶シリコン膜がエッチングストッパーとして機能でき
る程度に十分な選択比があるならば、第１〜第３の実施
形態におけるシリコン窒化膜２４に変えて多結晶シリコ
ン膜を用いることもできる。

【０２１１】第１〜第５の実施形態におけるゲート酸化
膜３３は、周辺回路領域Ｒperiの電界効果型トランジス
タのゲート絶縁膜及びメモリーセル領域Ｒmemoの浮遊ゲ
ート電極と制御ゲート電極の間の容量絶縁膜として機能
し、共通の厚みを有している。ただし、メモリーセル領
域Ｒmemoの制御ゲート電極１１１と周辺回路領域Ｒperi
のゲート電極１１３とでは印加電圧等の条件が異なるの
で、両者を互いに異なる膜厚を有するように形成するこ
ともできる。その場合は、以下のような工程を行うこと
ができる。

【０２１２】まず、図３ｃ等に示す工程で、ゲート酸化
膜３３（第１のゲート絶縁膜）を酸化法もしくはＣＶＤ
法による堆積で形成した後、メモリーセル領域Ｒmemoを
覆うレジスト膜を形成し、周辺回路領域Ｒperiのゲート
酸化膜３３の厚みを薄くするかあるいは全厚み分を除去
する。その後、全面に、第２のゲート絶縁膜を酸化法も
しくはＣＶＤ法による堆積で形成し、その後第２の導体
膜として多結晶シリコン膜３４を堆積すればよい。この
ような工程により、周辺回路領域Ｒperiとメモリーセル
領域Ｒmemoとでは異なる膜厚のゲート絶縁膜を形成する
ことができる。ただし、図３ｃ等に示す工程において、
酸化法によってゲート酸化膜３３を形成する場合には、
すでに述べた増速酸化現象によって、単結晶シリコンよ
りも多結晶シリコンの方が酸化の進行が速いので、メモ
リーセル領域Ｒmemoにおけるゲート酸化膜３３は周辺回
路領域Ｒperiにおけるゲート酸化膜３３よりもかなり厚
くなるのが一般的である。したがって、必ずしも上述の
工程を行わなくても、メモリーセル領域Ｒmemoにおける
ゲート酸化膜の厚みを周辺回路領域Ｒperiにおけるゲー
ト酸化膜の厚みよりも大きくすることは可能である。

【０２１３】さらには、膜厚の大きい側のゲート絶縁膜
をメモリーセル領域Ｒmemo内のみでなく、周辺回路領域
Ｒperiでの高耐圧用や入出力用の電界効果型トランジス
タに使用してもよい。

【０２１４】また、第１〜第６の実施形態における導体
膜として多結晶シリコン膜を用いたが、第１〜第３の実
施形態における第２の導体膜としては多結晶シリコン膜
（又は非晶質シリコン膜）と金属または金属化合物との
積層膜、また第４〜第６の実施形態における第３の導体
膜としては金属または金属化合物の単層膜もしくは多結
晶シリコン膜（又は非晶質シリコン膜）と金属または金
属化合物との積層膜としてもよい。

【０２１５】

【発明の効果】請求項１によれば、メモリーセル領域に
不揮発性メモリーセルを周辺回路領域に電界効果トラン
ジスタをそれぞれ配置した半導体装置の構造として、メ
モリーセル領域の第１の活性領域における半導体基板の
上面を周辺回路領域の第２の活性領域における半導体基
板の上面よりも低くしておき、浮遊ゲート電極の上面の
高さ位置と第２の活性領域における半導体基板の上面の
高さ位置とを同じにするとともに、両領域にトレンチ構
造の素子分離を設けるようにしたので、半導体装置の平
坦性を良好に維持しながら、各領域におけるマスクパタ
ーンに対する形成パターンの忠実性をも高く維持するこ
とができ、半導体装置全体の高密度化とコストの低減に
より、フラッシュ混載ロジック等の半導体装置の１チッ
プ化を実現できる。

【０２１６】そして、請求項１の構造は、請求項１１の
半導体装置の製造方法により、簡便な方法で実現でき
る。

【０２１７】特に、請求項１における高低差は、請求項
１６〜１８の半導体装置の製造方法によって容易に実現
できる。

【０２１８】そして、請求項２〜１０によって、請求項
１の基本的な効果に加えて、以下の効果を発揮すること
ができる。

【０２１９】請求項２によれば、素子分離の上面が浮遊
ゲート電極の上面と周辺回路の第２の活性領域における
半導体基板の上面とに対して平坦化されているので、半
導体装置全体の平坦性が極めて高くなる。

【０２２０】そして、請求項２の構造は、請求項１９〜
２１の半導体装置の製造方法により、容易に実現でき
る。

【０２２１】請求項３によれば、浮遊ゲート電極が素子
分離を自己整合していることで、より高密度化を図るこ
とができる。

【０２２２】請求項３の構造は、請求項１２，１３の半
導体装置の製造方法により、簡便に実現できる。

【０２２３】請求項４によれば、データ保持性の良好な
スプリットゲート型の不揮発性メモリーセルを有する半
導体装置について、半導体装置の高密度化を図ることが
できる。

【０２２４】請求項４の構造は、請求項１４の半導体装
置の製造方法により、容易に実現することができる。

【０２２５】請求項６又は７によれば、制御ゲート電極
及びゲート電極を下層側導体膜と上層側導体膜との積層
膜で構成し、周辺回路領域の第２の活性領域における下
層側導体膜を素子分離と自己整合させるようにしたの
で、トレンチ分離の欠点である電界の集中に起因する特
性の変動を有効に防止することができる。特に、請求項
７によれば、データ保持性の良好なスプリットゲート型
の不揮発性メモリーセルを備えた半導体装置についてこ
の効果を発揮することができる。

【０２２６】請求項９によれば、不揮発性メモリーセル
のゲート絶縁膜を電界効果トランジスタのゲート絶縁膜
よりも厚くしたので、それぞれの膜に対する適正な厚み
を確保することができる。

【０２２７】そして、請求項９の構造は、請求項１５等
の半導体装置の製造方法によって容易に実現できる。

【０２２８】請求項１０によれば、請求項１〜９におい
て、エピタキシャル成長によって形成された半導体結晶
膜を利用して高低差を設けるようにしたので、結晶性の
良好なエピタキシャル成長膜による特性の向上を図るこ
とができる。

【０２２９】請求項１０の構造は、請求項２２〜２９及
び請求項４１〜４８の半導体装置の製造方法により、容
易に実現できる。

【図面の簡単な説明】

【図１】第１及び第２の実施形態に係る半導体装置の構
造を示す断面図である。

【図２】第１の実施形態に係る半導体装置の製造工程の
うち素子分離用溝を形成する工程までの各工程を示す断
面図である。

【図３】第１の実施形態に係る半導体装置の製造工程の
うち埋め込み絶縁膜を形成する工程から後の各工程を示
す断面図である。

【図４】第２の実施形態に係る半導体装置の製造工程の
うち埋め込み絶縁膜を形成する工程から後の各工程を示
す断面図である。

【図５】第３の実施形態に係る半導体装置の製造工程の
うち埋め込み絶縁膜を形成する工程から後の各工程を示
す断面図である。

【図６】第４及び第５の実施形態に係る半導体装置の構
造を示す断面図である。

【図７】第４の実施形態に係る半導体装置の製造工程の
うち素子分離用溝を形成する工程までの各工程を示す断
面図である。

【図８】第４の実施形態に係る半導体装置の製造工程の
うち埋め込み絶縁膜を形成する工程から後の各工程を示
す断面図である。

【図９】各実施形態に係る半導体装置の平面図である。

【図１０】第５の実施形態に係る半導体装置の製造工程
のうち埋め込み絶縁膜を形成する工程から後の各工程を
示す断面図である。

【図１１】第６の実施形態に係る半導体装置の製造工程
のうち埋め込み絶縁膜を形成する工程から後の各工程を
示す断面図である。

【図１２】第７の実施形態に係る半導体装置の製造工程
のうち平坦化を行う工程までの各工程を示す断面図であ
る。

【図１３】第８の実施形態に係る半導体装置の製造工程
のうち平坦化を行う工程までの各工程を示す断面図であ
る。

【図１４】第９の実施形態に係る半導体装置の製造工程
のうち平坦化を行う工程までの各工程を示す断面図であ
る。

【図１５】第１０の実施形態に係る半導体装置の製造工
程のうち平坦化を行う工程までの各工程を示す断面図で
ある。

【図１６】第１１の実施形態に係る半導体装置の製造工
程のうち平坦化を行う工程までの各工程を示す断面図で
ある。

【図１７】従来の半導体装置の構造を示す断面図であ
る。

【符号の説明】

１０半導体基板１１単結晶シリコン膜（単結晶半導体膜）２１パッド酸化膜２２シリコン窒化膜２３パッド酸化膜２４シリコン窒化膜、２５〜２８シリコン酸化膜３１トンネル酸化膜３２多結晶シリコン膜３３ゲート酸化膜３４多結晶シリコン膜３５シリコン酸化膜３６多結晶シリコン膜３７ゲート酸化膜５１〜５８レジスト膜、１０１素子分離用溝１０２埋め込み絶縁膜１０３フィールド酸化膜１１１制御ゲート電極１１２浮遊ゲート電極１１３ゲート電極１２１層間絶縁膜１２２接続孔１２３金属配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/788 29/792 (72)発明者受田高明大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者荒井雅利大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者森脇將大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】メモリーセル領域及び周辺回路領域を有
する半導体基板と、上記半導体基板のメモリーセル領域及び上記周辺回路領
域において、それぞれ第１，第２の活性領域を取り囲む
ように形成された溝型の素子分離と、上記メモリーセル領域に配置され、少なくとも上記第１
の活性領域内における半導体基板上にトンネル絶縁膜，
浮遊ゲート電極，ゲート絶縁膜及び制御ゲート電極を順
次設けてなる不揮発性メモリーセルと、上記周辺回路領域に配置され、少なくとも上記第２の活
性領域内における半導体基板上にゲート絶縁膜及びゲー
ト電極を順次設けてなる電界効果型トランジスタとを備
えるとともに、上記第２の活性領域における半導体基板の上面の高さ位
置は、上記第１の活性領域における半導体基板の上面の
高さ位置よりも上方で、かつ上記浮遊ゲート電極の上面
の高さ位置とほぼ同じであることを特徴とする半導体装
置。
【請求項２】請求項１記載の半導体装置において、上記素子分離の上面の高さ位置は、上記周辺回路領域の
第２の活性領域における半導体基板の上面及び上記浮遊
ゲート電極の上面の高さ位置とほぼ同じであることを特
徴とする半導体装置。
【請求項３】請求項２記載の半導体装置において、上記不揮発性メモリーセルの浮遊ゲート電極は、ゲート
長方向に直交する縦断面内で上記素子分離間に挟まれて
素子分離と自己整合していることを特徴とする半導体装
置。
【請求項４】請求項１〜３のうちいずれか１つに記載
の半導体装置において、上記不揮発性メモリーセルの制御ゲート電極は、上記浮
遊ゲート電極から半導体基板に跨って形成されているこ
とを特徴とする半導体装置。
【請求項５】請求項１〜４のうちいずれか１つに記載
の半導体装置において、上記制御ゲート電極及びゲート電極が、多結晶シリコン
膜、非晶質シリコン膜、金属膜、多結晶シリコン膜と金
属膜もしくは金属化合物膜との積層膜、非晶質シリコン
膜と金属膜もしくは金属化合物膜との積層膜、金属膜と
金属膜との積層膜、金属膜と金属膜と多結晶シリコン膜
との積層膜、金属膜と金属膜と非晶質シリコン膜との積
層膜のうちいずれか１つによって構成されていることを
特徴とする半導体装置。
【請求項６】請求項１記載の半導体装置において、上記不揮発性メモリーセルの制御ゲート電極と上記電界
効果トランジスタのゲート電極とは、共通の上層側導体
膜及び下層側導体膜により構成されていて、上記周辺回路領域の第２の活性領域における下層側導体
膜は、上記電界効果トランジスタのゲート長方向に直交
する断面内で、上記素子分離間に挟まれて素子分離と自
己整合しており、上記素子分離の上面の高さ位置は、上記下層側導体膜の
上面の高さ位置とほぼ同じであることを特徴とする半導
体装置。
【請求項７】請求項１記載の半導体装置において、上記電界効果トランジスタのゲート電極は、上層側導体
膜及び下層側導体膜により構成されていて、上記不揮発性メモリーセルの制御ゲート電極は、上記上
層側導体膜のみで構成され、かつ上記浮遊ゲート電極と
半導体基板とに跨って形成されていて、上記周辺回路領域の第２の活性領域における下層側導体
膜は、上記電界効果トランジスタのゲート長方向に直交
する断面内で、上記素子分離間に挟まれて素子分離と自
己整合していることを特徴とする半導体装置。
【請求項８】請求項６又は７記載の半導体装置におい
て、上記下層側導体膜が、多結晶シリコン膜、非晶質シリコ
ン膜、金属膜、多結晶シリコン膜と金属膜もしくは金属
化合物膜との積層膜、非晶質シリコン膜と金属膜もしく
は金属化合物膜との積層膜、金属膜と金属膜との積層
膜、金属膜と金属膜と多結晶シリコン膜との積層膜、金
属膜と金属膜と非晶質シリコン膜との積層膜のうちいず
れか１つによって構成されていることを特徴とする半導
体装置。
【請求項９】請求項１〜８のうちいずれか１つに記載
の半導体装置において、上記不揮発性メモリーセルのゲート絶縁膜の厚みは、上
記電界効果型トランジスタのゲート絶縁膜の厚みよりも
大きいことを特徴とする半導体装置。
【請求項１０】請求項１〜９のうちいずれか１つに記
載の半導体装置において、上記周辺回路領域における上記半導体基板の表面付近の
領域は、エピタキシャル成長によって形成された半導体
結晶膜によって構成されていることを特徴とする半導体
装置。
【請求項１１】半導体基板のメモリーセル領域の第１
の活性領域上にトンネル絶縁膜，浮遊ゲート電極，ゲー
ト絶縁膜及び制御ゲート電極を有する不揮発性メモリー
セルを形成する一方、半導体基板の周辺回路領域の第２
の活性領域上にゲート絶縁膜及びゲート電極を有する電
界効果型トランジスタを形成するための半導体装置の製
造方法であって、上記メモリーセル領域における半導体基板の上面の高さ
位置が上記周辺回路領域における半導体基板の上面の高
さ位置よりも下方になるように、両者の上面間に高低差
を形成する第１の工程と、上記メモリーセル領域における上記半導体基板の上面上
にトンネル絶縁膜及び第１の導体膜を順次形成し、上記
第１の導体膜の上面の高さ位置を上記周辺回路領域にお
ける半導体基板の上面の高さ位置とほぼ同じにする第２
の工程と、上記メモリーセル領域及び上記周辺回路領域における半
導体基板に、第１，第２の活性領域をそれぞれ取り囲む
素子分離用溝を形成する第３の工程と、上記溝を絶縁膜で埋め込んで溝型の素子分離を形成する
第４の工程とを備えていることを特徴とする半導体装置
の製造方法。
【請求項１２】請求項１１記載の半導体装置の製造方
法において、上記第４の工程の後に、基板上に、ゲート絶縁膜用絶縁膜，第２の導体膜及び導
体保護膜を順次形成する工程と、制御ゲート電極形成領域とゲート電極形成領域とを覆う
マスク部材を用いたエッチングにより、上記導体保護膜
及び上記第２の導体膜を選択的に除去して、上記第１の
活性領域には制御ゲート電極及びその上の電極保護膜
を、上記第２の活性領域にはゲート電極をそれぞれ形成
する工程と、上記マスク部材を除去した後、上記周辺回路領域を覆う
マスク部材と上記電極保護膜とをマスクとして用いたエ
ッチングにより、上記ゲート絶縁膜用絶縁膜及び第１の
導体膜を選択的に除去して、上記第１の活性領域に浮遊
ゲート電極を形成する工程とをさらに備えていることを
特徴とする半導体装置の製造方法。
【請求項１３】請求項１１記載の半導体装置の製造方
法において、上記第４の工程の後に、基板上にゲート絶縁膜用絶縁膜及び第２の導体膜を順次
形成する工程と、上記メモリーセル領域とゲート電極形成領域とを覆うマ
スク部材を用いたエッチングにより、上記第２の導体膜
を選択的に除去して、上記第２の活性領域にゲート電極
を形成する工程と、上記マスク部材を除去した後、上記周辺回路領域と制御
ゲート電極形成領域とを覆うマスク部材を用いたエッチ
ングにより、上記第２の導体膜，上記ゲート絶縁膜用絶
縁膜及び上記第１の導体膜を順次選択的に除去して、上
記第１の活性領域に制御ゲート電極及び浮遊ゲート電極
を形成する工程とをさらに備えていることを特徴とする
半導体装置の製造方法。
【請求項１４】請求項１１記載の半導体装置の製造方
法において、上記第４の工程の後に、上記周辺回路領域と浮遊ゲート電極形成領域とを覆うマ
スク部材を用いたエッチングにより、上記第１の導体膜
を選択的に除去して、上記第１の活性領域に浮遊ゲート
電極を形成する工程と、上記マスク部材を除去した後、基板上にゲート絶縁膜用
絶縁膜及び第２の導体膜を順次形成する工程と、制御ゲート電極形成領域とゲート電極形成領域とを覆う
マスク部材を用いたエッチングにより、上記第１の導体
膜，上記ゲート絶縁膜用絶縁膜及び上記第２の導体膜を
選択的に除去して、上記第１の活性領域には浮遊ゲート
電極から半導体基板に跨る制御ゲート電極を、上記第２
の活性領域にはゲート電極をそれぞれ形成する工程とを
さらに備えていることを特徴とする半導体装置の製造方
法。
【請求項１５】請求項１１〜１４のうちいずれか１つ
に記載の半導体装置の製造方法において、上記ゲート絶縁膜用絶縁膜の形成は、上記ゲート絶縁膜
用絶縁膜の上記メモリーセル領域における厚みを上記周
辺回路領域における厚みよりも大きくするように行うこ
とを特徴とする半導体装置の製造方法。
【請求項１６】請求項１１〜１５のうちいずれか１つ
に記載の半導体装置の製造方法において、上記第１の工程は、基板上にシリコン酸化膜及びシリコン窒化膜を順次形成
する工程と、上記メモリーセル領域のシリコン窒化膜を選択的に除去
する工程と、上記シリコン窒化膜をマスクとして熱酸化を行い、上記
メモリーセル領域における半導体基板の上にＬＯＣＯＳ
膜を形成する工程と、上記シリコン窒化膜及び上記ＬＯＣＯＳ膜を除去する工
程とを含むことを特徴とする半導体装置の製造方法。
【請求項１７】請求項１１〜１５のうちいずれか１つ
に記載の半導体装置の製造方法において、上記第１の工程は、上記メモリーセル領域上に開口を有するマスク部材を用
いたエッチングにより、上記メモリーセル領域の半導体
基板をある深さまで部分的に除去する工程を含むことを
特徴とする半導体装置の製造方法。
【請求項１８】請求項１１〜１５のうちいずれか１つ
に記載の半導体装置の製造方法において、上記第１の工程は、基板上に絶縁膜を形成する工程と、上記絶縁膜のうち上記周辺回路領域上の部分を選択的に
除去する工程と、上記絶縁膜の残存部分をマスクに用いて、上記周辺回路
領域において露出している上記半導体基板の表面上に半
導体結晶膜をエピタキシャル成長させる工程と、上記絶縁膜の残存部分を除去する工程とを含むことを特
徴とする半導体装置の製造方法。
【請求項１９】請求項１１〜１５のうちいずれか１つ
に記載の半導体装置の製造方法において、上記第２の工程は、基板上に、トンネル絶縁膜及び第１の導体膜を順次形成
する工程と、上記第１の導体膜を、少なくとも上記周辺回路領域の上
記トンネル絶縁膜が露出するまでＣＭＰにより除去する
工程と、上記周辺回路領域における上記トンネル絶縁膜をエッチ
ングにより除去する工程とを含むことを特徴とする半導
体装置の製造方法。
【請求項２０】請求項１１〜１５のうちいずれか１つ
に記載の半導体装置の製造方法において、上記第２の工程は、基板上に、トンネル絶縁膜及び第１の導体膜を順次形成
する工程と、上記メモリーセル領域を覆うマスク部材を用いたエッチ
ングにより、上記周辺回路領域における上記第１の導体
膜及び上記トンネル絶縁膜を順次選択的に除去する工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項２１】請求項１１〜１５のうちいずれか１つ
に記載の半導体装置の製造方法において、上記第２の工程は、基板上に、トンネル絶縁膜及び第１の導体膜を順次形成
する工程と、上記メモリーセル領域と上記周辺回路領域における上記
メモリーセル領域との境界付近の領域とを少なくとも覆
うマスク部材を用いたエッチングにより、上記第１の導
体膜及び上記トンネル絶縁膜を順次選択的に除去する工
程と、上記マスク部材を除去した後、残存している上記第１の
導体膜のうち上記周辺回路領域における上記メモリーセ
ル領域との境界付近の領域で突出している部分をＣＭＰ
により除去する工程と、上記周辺回路領域における上記トンネル絶縁膜をエッチ
ングにより除去する工程とを含むことを特徴とする半導
体装置の製造方法。
【請求項２２】半導体基板のメモリーセル領域の第１
の活性領域上にトンネル絶縁膜，浮遊ゲート電極，ゲー
ト絶縁膜及び制御ゲート電極を有する不揮発性メモリー
セルを形成する一方、半導体基板の周辺回路領域の第２
の活性領域上にゲート絶縁膜及びゲート電極を有する電
界効果型トランジスタを形成するための半導体装置の製
造方法であって、上記周辺回路領域における上記半導体基板が露出してい
る状態で、上記メモリーセル領域に、トンネル絶縁膜
と、該トンネル絶縁膜上の第１の導体膜と、該第１の導
体膜上の導体保護膜とを形成する第１の工程と、上記周辺回路領域における上記半導体基板の上に半導体
結晶を成長させて、上面の高さ位置が上記メモリーセル
領域内の上記第１の導体膜の上面の高さ位置とほぼ同じ
である半導体結晶膜を形成する第２の工程と、上記第１の導体膜上の上記第１の導体保護膜を除去する
第３の工程と、上記メモリーセル領域及び上記周辺回路領域に上記第
１，第２の活性領域を取り囲む素子分離用の溝を形成す
る第４の工程と、上記溝を絶縁膜で埋め込んで溝型の素子分離を形成する
第５の工程とを備えていることを特徴とする半導体装置
の製造方法。
【請求項２３】請求項２２記載の半導体装置の製造方
法において、上記第１の工程は、上記半導体基板の上に、トンネル絶縁膜，第１の導体膜
及び導体保護膜を順次形成する工程と、上記メモリーセル領域を覆うマスク部材を用いたエッチ
ングにより、上記周辺回路領域における上記導体保護
膜，第１の導体膜及び上記トンネル絶縁膜を順次除去す
る工程とを含むことを特徴とする半導体装置の製造方
法。
【請求項２４】請求項２２記載の半導体装置の製造方
法において、上記第１の工程は、上記半導体基板の上に、トンネル絶縁膜及び第１の導体
膜を順次形成する工程と、上記メモリーセル領域を覆うマスク部材を用いたエッチ
ングにより、上記周辺回路領域における上記第１の導体
膜及び上記トンネル絶縁膜を除去する工程と、上記マスク部材を除去した後、上記メモリーセル領域の
上記第１の導体膜と上記周辺回路領域の上記半導体基板
との上に、上記第１の導体膜の上では上記半導体基板の
上よりも厚くなるように第１の導体保護膜を形成する工
程と、エッチバックにより、上記メモリーセル領域における上
記第１の導体膜上の第１の導体保護膜が残存する条件
で、上記周辺回路領域の上記第１の導体保護膜を除去す
る工程とを含むことを特徴とする半導体装置の製造方
法。
【請求項２５】請求項２２記載の半導体装置の製造方
法において、上記第１の工程は、上記半導体基板の上に、トンネル絶縁膜，第１の導体膜
及び第１の導体保護膜を順次形成する工程と、上記メモリーセル領域を覆うマスク部材を用いたエッチ
ングにより、上記周辺回路領域の上記第１の導体保護
膜，第１の導体膜及びトンネル絶縁膜を除去する工程
と、上記マスク部材を除去した後、基板上に、第２の導体保
護膜を形成する工程と、エッチバックにより、上記第１の導体膜上の第１の導体
保護膜が残存する条件で、上記第１の導体膜の側面上に
第２の導体保護膜を残しながら上記第２の導体保護膜を
除去する工程とを含むことを特徴とすることを特徴とす
る半導体装置の製造方法。
【請求項２６】請求項２２〜２５のうちいずれか１つ
に記載の半導体装置の製造方法において、上記第５の工程の後に、基板上に、ゲート絶縁膜用絶縁膜，第２の導体膜及び保
護膜を形成する工程と、制御ゲート電極形成領域とゲート電極形成領域とを覆う
マスク部材を用いたエッチングにより、上記保護膜及び
上記第２の導体膜を選択的に除去して、上記第１の活性
領域には制御ゲート電極及びその上の電極保護膜を、上
記第２の活性領域にはゲート電極をそれぞれ形成する工
程と、上記マスク部材を除去した後、上記周辺回路領域を覆う
マスク部材と上記電極保護膜とをマスクとして用いたエ
ッチングにより、上記ゲート絶縁膜用絶縁膜及び第１の
導体膜を選択的に除去して、上記第１の活性領域に浮遊
ゲート電極を形成する工程とをさらに備えていることを
特徴とする半導体装置の製造方法。
【請求項２７】請求項２２〜２５のうちいずれか１つ
に記載の半導体装置の製造方法において、上記第５の工程の後に、基板上にゲート絶縁膜用絶縁膜及び第２の導体膜を順次
形成する工程と、上記メモリーセル領域とゲート電極形成領域とを覆うマ
スク部材を用いたエッチングにより、上記第２の導体膜
を選択的に除去して、上記第２の活性領域にゲート電極
を形成する工程と、上記マスク部材を除去した後、上記周辺回路領域と制御
ゲート電極形成領域とを覆うマスク部材を用いたエッチ
ングにより、上記第２の導体膜，上記ゲート絶縁膜用絶
縁膜及び上記第１の導体膜を順次選択的に除去して、上
記第１の活性領域に制御ゲート電極及び浮遊ゲート電極
を形成する工程とをさらに備えていることを特徴とする
半導体装置の製造方法。
【請求項２８】請求項２２〜２５のうちいずれか１つ
に記載の半導体装置の製造方法において、上記第５の工程の後に、上記周辺回路領域と浮遊ゲート電極形成領域とを覆うマ
スク部材を用いたエッチングにより、上記第１の導体膜
を選択的に除去して、上記第１の活性領域に浮遊ゲート
電極を形成する工程と、上記マスク部材を除去した後、基板上にゲート絶縁膜用
絶縁膜及び第２の導体膜を順次形成する工程と、制御ゲート電極形成領域とゲート電極形成領域とを覆う
マスク部材を用いたエッチングにより、上記第１の導体
膜，上記ゲート絶縁膜用絶縁膜及び上記第２の導体膜を
選択的に除去して、上記メモリーセル領域には上記第１
の活性領域における浮遊ゲート電極から半導体基板に跨
る制御ゲート電極を、上記周辺回路領域にはゲート電極
をそれぞれ形成する工程とをさらに備えていることを特
徴とする半導体装置の製造方法。
【請求項２９】請求項２２〜２８のうちいずれか１つ
に記載の半導体装置の製造方法において、上記ゲート絶縁膜用絶縁膜の形成は、上記ゲート絶縁膜
用絶縁膜の上記メモリーセル領域における厚みを上記周
辺回路領域における厚みよりも大きくするように行うこ
とを特徴とする半導体装置の製造方法。
【請求項３０】半導体基板のメモリーセル領域の少な
くとも第１の活性領域上にトンネル絶縁膜，浮遊ゲート
電極，ゲート絶縁膜及び制御ゲート電極を有する不揮発
性メモリーセルを形成する一方、半導体基板の周辺回路
領域の少なくとも第２の活性領域上にゲート絶縁膜及び
ゲート電極を有する電界効果型トランジスタを形成する
ための半導体装置の製造方法であって、上記メモリーセル領域における半導体基板の上面の高さ
位置が上記周辺回路領域における半導体基板の上面の高
さ位置よりも下方になるように、両者の上面間に高低差
を形成する第１の工程と、上記メモリーセル領域における上記半導体基板の上面上
にトンネル絶縁膜及び第１の導体膜を順次形成し、上記
第１の導体膜の上面の高さ位置を上記周辺回路領域にお
ける半導体基板の上面の高さ位置とほぼ同じにする第２
の工程と、上記メモリーセル領域及び上記周辺回路領域における半
導体基板に、第１，第２の活性領域をそれぞれ取り囲む
素子分離用溝を形成する第３の工程と、基板上に、ゲート絶縁膜用絶縁膜及び第２の導体膜を形
成する第４の工程と、上記溝を絶縁膜で埋め込んで溝型の素子分離を形成する
第５の工程とを備えていることを特徴とする半導体装置
の製造方法。
【請求項３１】請求項３０記載の半導体装置の製造方
法において、上記第５の工程の後に、基板上に、第３の導体膜及び導体保護膜を順次形成する
工程と、制御ゲート電極形成領域とゲート電極形成領域とを覆う
マスク部材を用いたエッチングにより、上記導体保護
膜、上記第３の導体膜及び上記第２の導体膜を選択的に
除去して、上記第１の活性領域には制御ゲート電極及び
その上の電極保護膜を、上記第２の活性領域にはゲート
電極をそれぞれ形成する工程と、上記マスク部材を除去した後、上記周辺回路領域を覆う
マスク部材及び上記電極保護膜をマスクとしたエッチン
グにより、上記ゲート絶縁膜用絶縁膜及び第１の導体膜
を順次選択的に除去して上記第１の活性領域に浮遊ゲー
ト電極を形成する工程とをさらに備えていることを特徴
とする半導体装置の製造方法。
【請求項３２】請求項３０記載の半導体装置の製造方
法において、上記第５の工程の後に、基板上に第３の導体膜を形成する工程と、上記メモリーセル領域とゲート電極形成領域とを覆うマ
スク部材を用いたエッチングにより、上記第３の導体膜
及び第２の導体膜を選択的に除去して上記第２の活性領
域にゲート電極を形成する工程と、上記マスク部材を除去した後、上記周辺回路領域と制御
ゲート電極形成領域とを覆うマスク部材を用いたエッチ
ングにより、上記第３の導体膜、上記第２の導体膜、上
記ゲート絶縁膜用絶縁膜及び上記第１の導体膜を順次選
択的に除去して上記第１の活性領域に上記制御ゲート電
極及び上記浮遊ゲート電極を形成する工程とをさらに備
えていることを特徴とする半導体装置の製造方法。
【請求項３３】請求項３０記載の半導体装置の製造方
法において、上記第５の工程の後に、上記メモリーセル領域内の上記第２の導体膜及びゲート
絶縁膜用絶縁膜を除去する工程と、上記周辺回路領域と浮遊ゲート電極形成領域とを覆うマ
スク部材を用いたエッチングにより、上記第１の導体膜
を選択的に除去して上記第１の活性領域に浮遊ゲート電
極を形成する工程と、上記マスク部材を除去した後、上記第１の活性領域の上
記浮遊ゲート電極の上に選択的に第２のゲート絶縁膜用
絶縁膜を形成し、さらに基板上に第３の導体膜を形成す
る工程と、制御ゲート電極形成領域とゲート電極形成領域とを覆う
マスク部材を用いたエッチングにより、上記第２及び第
３の導体膜を選択的に除去して、上記第１の活性領域に
は浮遊ゲート電極から半導体基板に跨る制御ゲート電極
を、上記第２の活性領域にはゲート電極をそれぞれ形成
する工程とをさらに備えていることを特徴とする半導体
装置の製造方法。
【請求項３４】請求項３０，３１又は３２記載の半導
体装置の製造方法において、上記ゲート絶縁膜用絶縁膜の形成は、上記ゲート絶縁膜
用絶縁膜の上記メモリーセル領域における厚みを上記周
辺回路領域における厚みよりも大きくするように行うこ
とを特徴とする半導体装置の製造方法。
【請求項３５】請求項３０〜３４のうちいずれか１つ
に記載の半導体装置の製造方法において、上記第１の工程は、基板上にシリコン酸化膜及びシリコン窒化膜を順次形成
する工程と、上記メモリーセル領域のシリコン窒化膜を選択的に除去
する工程と、上記シリコン窒化膜をマスクとして熱酸化を行い、上記
メモリーセル領域における半導体基板の上にＬＯＣＯＳ
膜を形成する工程と、上記シリコン窒化膜及び上記ＬＯＣＯＳ膜を除去する工
程とを含むことを特徴とする半導体装置の製造方法。
【請求項３６】請求項３０〜３４のうちいずれか１つ
に記載の半導体装置の製造方法において、上記第１の工程は、上記メモリーセル領域上に開口を有するマスク部材を用
いたエッチングにより、上記メモリーセル領域の半導体
基板をある深さまで部分的に除去する工程を含むことを
特徴とする半導体装置の製造方法。
【請求項３７】請求項３０〜３４のうちいずれか１つ
に記載の半導体装置の製造方法において、上記第１の工程は、基板上に絶縁膜を形成する工程と、上記絶縁膜のうち上記周辺回路領域上の部分を選択的に
除去する工程と、上記絶縁膜の残存部分をマスクに用いて、上記周辺回路
領域において露出している上記半導体基板の表面上に半
導体結晶膜をエピタキシャル成長させる工程と、上記絶縁膜の残存部分を除去する工程とを含むことを特
徴とする半導体装置の製造方法。
【請求項３８】請求項３０〜３４のうちいずれか１つ
に記載の半導体装置の製造方法において、上記第２の工程は、基板上に、トンネル絶縁膜及び第１の導体膜を順次形成
する工程と、上記第１の導体膜を、少なくとも上記周辺回路領域の上
記トンネル絶縁膜が露出するまでＣＭＰにより除去する
工程と、上記周辺回路領域における上記トンネル絶縁膜をエッチ
ングにより除去する工程とを含むことを特徴とする半導
体装置の製造方法。
【請求項３９】請求項３０〜３４のうちいずれか１つ
に記載の半導体装置の製造方法において、上記第２の工程は、基板上に、トンネル絶縁膜及び第１の導体膜を順次形成
する工程と、上記メモリーセル領域を覆うマスク部材を用いたエッチ
ングにより、上記周辺回路領域における上記第１の導体
膜及び上記トンネル絶縁膜を順次選択的に除去する工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項４０】請求項３０〜３４のうちいずれか１つ
に記載の半導体装置の製造方法において、上記第２の工程は、基板上に、トンネル絶縁膜及び第１の導体膜を順次形成
する工程と、上記メモリーセル領域と上記周辺回路領域における上記
メモリーセル領域との境界付近の領域とを少なくとも覆
うマスク部材を用いたエッチングにより、上記第１の導
体膜及び上記トンネル絶縁膜を順次選択的に除去する工
程と、上記マスク部材を除去した後、残存している上記第１の
導体膜のうち上記周辺回路領域における上記メモリーセ
ル領域との境界付近の領域で突出している部分をＣＭＰ
により除去する工程と、上記周辺回路領域における上記トンネル絶縁膜をエッチ
ングにより除去する工程とを含むことを特徴とする半導
体装置の製造方法。
【請求項４１】半導体基板のメモリーセル領域の第１
の活性領域上にトンネル絶縁膜，浮遊ゲート電極，ゲー
ト絶縁膜及び制御ゲート電極を有する不揮発性メモリー
セルを形成する一方、半導体基板の周辺回路領域の第２
の活性領域上にゲート絶縁膜及びゲート電極を有する電
界効果型トランジスタを形成するための半導体装置の製
造方法であって、上記周辺回路領域における上記半導体基板が露出してい
る状態で、上記メモリーセル領域に、トンネル絶縁膜
と、該トンネル絶縁膜上の第１の導体膜と、該第１の導
体膜上の導体保護膜とを形成する第１の工程と、上記周辺回路領域における上記半導体基板の上に半導体
結晶を成長させて、上面の高さ位置が上記メモリーセル
領域内の上記第１の導体膜の上面の高さ位置とほぼ同じ
である半導体結晶膜を形成する第２の工程と、上記第１の導体膜上の上記第１の導体保護膜を除去する
第３の工程と、基板上に、ゲート絶縁膜用絶縁膜及び第２の導体膜を形
成する第４の工程と、上記メモリーセル領域及び上記周辺回路領域に上記第
１，第２の活性領域を取り囲む素子分離用の溝を形成す
る第５の工程と、上記溝を絶縁膜で埋め込んで溝型の素子分離を形成する
第６の工程とを備えていることを特徴とする半導体装置
の製造方法。
【請求項４２】請求項４１記載の半導体装置の製造方
法において、上記第１の工程は、上記半導体基板の上に、トンネル絶縁膜，第１の導体膜
及び導体保護膜を順次形成する工程と、上記メモリーセル領域を覆うマスク部材を用いたエッチ
ングにより、上記周辺回路領域における上記導体保護
膜，第１の導体膜及び上記トンネル絶縁膜を順次除去す
る工程とを含むことを特徴とする半導体装置の製造方
法。
【請求項４３】請求項４２記載の半導体装置の製造方
法において、上記第１の工程は、上記半導体基板の上に、トンネル絶縁膜及び第１の導体
膜を順次形成する工程と、上記メモリーセル領域を覆うマスク部材を用いたエッチ
ングにより、上記周辺回路領域における上記第１の導体
膜及び上記トンネル絶縁膜を除去する工程と、上記マスク部材を除去した後、上記メモリーセル領域の
上記第１の導体膜と上記周辺回路領域の上記半導体基板
との上に、上記第１の導体膜の上では上記半導体基板の
上よりも厚くなるように第１の導体保護膜を形成する工
程と、エッチバックにより、上記メモリーセル領域における上
記第１の導体膜上の第１の導体保護膜が残存する条件
で、上記周辺回路領域の上記第１の導体保護膜を除去す
る工程とを含むことを特徴とする半導体装置の製造方
法。
【請求項４４】請求項４１記載の半導体装置の製造方
法において、上記第１の工程は、上記半導体基板の上に、トンネル絶縁膜，第１の導体膜
及び第１の導体保護膜を順次形成する工程と、上記メモリーセル領域を覆うマスク部材を用いたエッチ
ングにより、上記周辺回路領域の上記第１の導体保護
膜，第１の導体膜及びトンネル絶縁膜を除去する工程
と、上記マスク部材を除去した後、基板上に、第２の導体保
護膜を形成する工程と、エッチバックにより、上記第１の導体膜上の第１の導体
保護膜が残存する条件で、上記第１の導体膜の側面上に
第２の導体保護膜を残しながら上記第２の導体保護膜を
除去する工程とを含むことを特徴とする半導体装置の製
造方法。
【請求項４５】請求項４１記載の半導体装置の製造方
法において、上記第６の工程の後に、基板上に、第３の導体膜及び導体保護膜を順次形成する
工程と、制御ゲート電極形成領域とゲート電極形成領域とを覆う
マスク部材を用いたエッチングにより、上記導体保護
膜、上記第３の導体膜及び上記第２の導体膜を選択的に
除去して、上記第１の活性領域には制御ゲート電極及び
その上の電極保護膜を、上記第２の活性領域にはゲート
電極をそれぞれ形成する工程と、上記マスク部材を除去した後、上記周辺回路領域を覆う
マスク部材及び上記電極保護膜をマスクとしたエッチン
グにより、上記ゲート絶縁膜用絶縁膜及び第１の導体膜
を順次選択的に除去して、上記第１の活性領域に浮遊ゲ
ート電極を形成する工程とをさらに備えていることを特
徴とする半導体装置の製造方法。
【請求項４６】請求項４１記載の半導体装置の製造方
法において、上記第６の工程の後に、基板上に第３の導体膜を形成する工程と、上記メモリーセル領域とゲート電極形成領域とを覆うマ
スク部材を用いたエッチングにより、上記第３の導体膜
及び第２の導体膜を選択的に除去して上記第２の活性領
域にゲート電極を形成する工程と、上記マスク部材を除去した後、上記周辺回路領域と制御
ゲート電極形成領域とを覆うマスク部材を用いたエッチ
ングにより、上記第３の導体膜、上記第２の導体膜、上
記ゲート絶縁膜用絶縁膜及び上記第１の導体膜を順次選
択的に除去して上記第１の活性領域に上記制御ゲート電
極及び上記浮遊ゲート電極を形成する工程とをさらに備
えていることを特徴とする半導体装置の製造方法。
【請求項４７】請求項４１記載の半導体装置の製造方
法において、上記第６の工程の後に、上記メモリーセル領域内の上記第２の導体膜及びゲート
絶縁膜用絶縁膜を除去する工程と、上記周辺回路領域と浮遊ゲート電極形成領域とを覆うマ
スク部材を用いたエッチングにより、上記第１の導体膜
を選択的に除去して上記第１の活性領域に浮遊ゲート電
極を形成する工程と、上記マスク部材を除去した後、上記第１の活性領域の上
記浮遊ゲート電極の上に選択的に第２のゲート絶縁膜用
絶縁膜を形成し、さらに基板上に第３の導体膜を形成す
る工程と、制御ゲート電極形成領域とゲート電極形成領域とを覆う
マスク部材を用いたエッチングにより、上記第２及び第
３の導体膜を選択的に除去して、上記第１の活性領域に
は浮遊ゲート電極から半導体基板に跨る制御ゲート電極
を、上記第２の活性領域にはゲート電極をそれぞれ形成
する工程とをさらに備えていることを特徴とする半導体
装置の製造方法。
【請求項４８】請求項４１，４２，４３，４４，４５
又は４７記載の半導体装置において、上記ゲート絶縁膜用絶縁膜の形成は、上記ゲート絶縁膜
用絶縁膜の上記メモリーセル領域における厚みを上記周
辺回路領域における厚みよりも大きくするように行うこ
とを特徴とする半導体装置の製造方法。