JPH10200515A - クロック同期化システム - Google Patents
クロック同期化システムInfo
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- JPH10200515A JPH10200515A JP9001000A JP100097A JPH10200515A JP H10200515 A JPH10200515 A JP H10200515A JP 9001000 A JP9001000 A JP 9001000A JP 100097 A JP100097 A JP 100097A JP H10200515 A JPH10200515 A JP H10200515A
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- phase
- master
- synchronization
- slave
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Abstract
(57)【要約】
【課題】 高速ディジタル回路システムを構成する各回
路コンポーネント相互間でのクロックの同期化を、クロ
ック信号線による遅延時間を自動的に補正して確立す
る。 【解決手段】 マスタ２のＰＬＬ回路の出力クロックを
スイッチ２５，２６、クロック信号線１０１、スイッチ
３２を介してスレーブ３のＰＬＬ回路３１の入力とし、
ＰＬＬ３１が同期したところで、スイッチ３２を切替え
てＰＬＬ回路３１の発振クロックをクロック信号線１０
１を介してマスタ２へ返送する。マスタ２では、スイッ
チ２５，２６を切替え、位相比較器２７でこの返送クロ
ックとＰＬＬ回路２４の発振クロックとの位相を比較
し、この位相比較信号によりスレーブ３のＰＬＬ回路の
位相制御を行う。これにより、クロック信号線１０１の
遅延時間が自動的に調整され、両ＰＬＬ回路２４，３１
は位相同期して動作する。
路コンポーネント相互間でのクロックの同期化を、クロ
ック信号線による遅延時間を自動的に補正して確立す
る。 【解決手段】 マスタ２のＰＬＬ回路の出力クロックを
スイッチ２５，２６、クロック信号線１０１、スイッチ
３２を介してスレーブ３のＰＬＬ回路３１の入力とし、
ＰＬＬ３１が同期したところで、スイッチ３２を切替え
てＰＬＬ回路３１の発振クロックをクロック信号線１０
１を介してマスタ２へ返送する。マスタ２では、スイッ
チ２５，２６を切替え、位相比較器２７でこの返送クロ
ックとＰＬＬ回路２４の発振クロックとの位相を比較
し、この位相比較信号によりスレーブ３のＰＬＬ回路の
位相制御を行う。これにより、クロック信号線１０１の
遅延時間が自動的に調整され、両ＰＬＬ回路２４，３１
は位相同期して動作する。
Description
【０００１】
【発明の属する技術分野】本発明はクロック同期化シス
テムに関し、特に高速ディジタル回路においてディジタ
ル回路である複数の回路コンポーネント相互間のクロッ
クの同期化を図るためのクロック同期化システムに関す
るものである。
テムに関し、特に高速ディジタル回路においてディジタ
ル回路である複数の回路コンポーネント相互間のクロッ
クの同期化を図るためのクロック同期化システムに関す
るものである。
【０００２】
【従来の技術】高速ディジタル回路は、一般に、ディジ
タル回路である複数の回路コンポーネントにより構成さ
れており、これ等回路コンポーネント相互間において
は、クロックの同期化を図ることが必要である。例え
ば、クロックを使用して受信データのサンプリングを行
う様な回路システムでは、データのサンプリングを正確
に行うために、送信側でのサンプリングクロックと位相
同期したクロックが必要となる。
タル回路である複数の回路コンポーネントにより構成さ
れており、これ等回路コンポーネント相互間において
は、クロックの同期化を図ることが必要である。例え
ば、クロックを使用して受信データのサンプリングを行
う様な回路システムでは、データのサンプリングを正確
に行うために、送信側でのサンプリングクロックと位相
同期したクロックが必要となる。
【０００３】図４に示す如く、送信コンポーネント２に
は、複数の受信コンポーネント３−１〜３−３が接続さ
れており、基準クロック発生器１からの基準クロック
を、送信コンポーネント２において、バッファ２１〜２
３を用いて３分岐して各受信コンポーネント３−１〜３
−３へ供給する様なシステムを考える。
は、複数の受信コンポーネント３−１〜３−３が接続さ
れており、基準クロック発生器１からの基準クロック
を、送信コンポーネント２において、バッファ２１〜２
３を用いて３分岐して各受信コンポーネント３−１〜３
−３へ供給する様なシステムを考える。
【０００４】この様な図４に示すシステムでは、送信コ
ンポーンネント２と各受信コンポーネント３−１〜３−
３との間を夫々接続する配線５１〜５３を通過する信号
伝搬時間差があり、よって、送信コンポーネント２のク
ロック信号が各受信コンポーネント３−１〜３−３へ達
した時には、相互間で位相がずれて、同期がとれていな
い事態が生ずる。
ンポーンネント２と各受信コンポーネント３−１〜３−
３との間を夫々接続する配線５１〜５３を通過する信号
伝搬時間差があり、よって、送信コンポーネント２のク
ロック信号が各受信コンポーネント３−１〜３−３へ達
した時には、相互間で位相がずれて、同期がとれていな
い事態が生ずる。
【０００５】
【発明が解決しようとする課題】この様に、図４に示し
た如き従来のシステムでは、配線長の差に起因するクロ
ック位相ずれが生じ、よって正確な同期クロックを各受
信コンポーネント３−１〜３−３へ分配することができ
ず、よって正確な受信データのサンプリングが不可能に
なるという欠点がある。
た如き従来のシステムでは、配線長の差に起因するクロ
ック位相ずれが生じ、よって正確な同期クロックを各受
信コンポーネント３−１〜３−３へ分配することができ
ず、よって正確な受信データのサンプリングが不可能に
なるという欠点がある。
【０００６】そこで、送信コンポーネント２と各受信コ
ンポーネント３−１〜３−３との間の配線長を工夫して
クロック同期化を図る方法もあるが、物理的な配線長に
よる解決では限度があり、困難である。
ンポーネント３−１〜３−３との間の配線長を工夫して
クロック同期化を図る方法もあるが、物理的な配線長に
よる解決では限度があり、困難である。
【０００７】本発明の目的は、複数のコンポーネント相
互間においてクロック同期化を行う場合に、配線による
遅延時間を考慮することなく自動的にクロック同期化を
正確に行えるようにしたクロック同期化システムを提供
することである。
互間においてクロック同期化を行う場合に、配線による
遅延時間を考慮することなく自動的にクロック同期化を
正確に行えるようにしたクロック同期化システムを提供
することである。
【０００８】
【課題を解決するための手段】本発明によれば、基準ク
ロックを生成するマスタ装置と、このマスタ装置からの
送信基準クロックを受信してこの受信クロックに同期し
たクロックを生成するスレーブ装置とを含むクロック同
期化システムであって、前記スレーブ装置は、前記受信
クロックに同期して発振する位相同期回路と、この位相
同期回路が前記受信クロックに同期した状態において、
前記受信クロックの入力を断としつつ前記位相同期回路
の発振クロックを外部へ供給する切替え手段とを有し、
前記マスタ装置は、前記スレーブ装置の前記切替え手段
からの前記発振クロックを受信してこのクロックと前記
基準クロックとの位相比較を行いこの位相比較信号を前
記スレーブ装置の位相同期回路へ送出する位相比較手段
を有することを特徴とするクロック同期化システムが得
られる。
ロックを生成するマスタ装置と、このマスタ装置からの
送信基準クロックを受信してこの受信クロックに同期し
たクロックを生成するスレーブ装置とを含むクロック同
期化システムであって、前記スレーブ装置は、前記受信
クロックに同期して発振する位相同期回路と、この位相
同期回路が前記受信クロックに同期した状態において、
前記受信クロックの入力を断としつつ前記位相同期回路
の発振クロックを外部へ供給する切替え手段とを有し、
前記マスタ装置は、前記スレーブ装置の前記切替え手段
からの前記発振クロックを受信してこのクロックと前記
基準クロックとの位相比較を行いこの位相比較信号を前
記スレーブ装置の位相同期回路へ送出する位相比較手段
を有することを特徴とするクロック同期化システムが得
られる。
【０００９】そして、前記マスタ装置は前記基準クロッ
クを生成するための位相同期回路を有することを特徴と
しており、また、前記マスタ装置は、自装置の位相同期
回路の入力クロックとして前段に位置する前段マスタ装
置からの受信クロックを受け、この受信クロックに同期
した状態においてこの受信クロックを断としつつ当該位
相同期回路の発振クロックを外部へ供給する切替え手段
を更に有し、前記前段マスタ装置は、この後段マスタ装
置の前記切替え手段からの前記発振クロックを受信して
このクロックと基準クロックとの位相比較を行いこの位
相比較信号を前記後段マスタ装置の位相同期回路へ送出
する位相比較手段を有することを特徴としている。
クを生成するための位相同期回路を有することを特徴と
しており、また、前記マスタ装置は、自装置の位相同期
回路の入力クロックとして前段に位置する前段マスタ装
置からの受信クロックを受け、この受信クロックに同期
した状態においてこの受信クロックを断としつつ当該位
相同期回路の発振クロックを外部へ供給する切替え手段
を更に有し、前記前段マスタ装置は、この後段マスタ装
置の前記切替え手段からの前記発振クロックを受信して
このクロックと基準クロックとの位相比較を行いこの位
相比較信号を前記後段マスタ装置の位相同期回路へ送出
する位相比較手段を有することを特徴としている。
【００１０】本発明の作用を述べる。送信コンポーネン
ト（マスタ）からのクロックを受信した受信コンポーン
ネント（スレーブ）は、クロック信号が送信されてきた
配線に自装置内のＰＬＬ（位相同期）回路で発振させた
発振クロックを送信コンポーネント（マスタ）へ送り返
すことにより、配線の遅延時間によるクロック位相ずれ
をＰＬＬ回路によって調整するようにしている。
ト（マスタ）からのクロックを受信した受信コンポーン
ネント（スレーブ）は、クロック信号が送信されてきた
配線に自装置内のＰＬＬ（位相同期）回路で発振させた
発振クロックを送信コンポーネント（マスタ）へ送り返
すことにより、配線の遅延時間によるクロック位相ずれ
をＰＬＬ回路によって調整するようにしている。
【００１１】また、受信及び送信コンポーネントの両方
の機能を一つのコンポーネントに備えることにより（マ
スタ／スレーブ）、複数のコンポーネント間にてクロッ
ク同期を行って次段コンポーネントへクロックを順次送
信する様にしている。
の機能を一つのコンポーネントに備えることにより（マ
スタ／スレーブ）、複数のコンポーネント間にてクロッ
ク同期を行って次段コンポーネントへクロックを順次送
信する様にしている。
【００１２】
【発明の実施の形態】以下に、図面を用いて本発明の実
施例について説明する。
施例について説明する。
【００１３】図１は本発明の実施例のブロック図であ
る。図１においては、送信コンポーネント（マスタ）２
と１つの受信コンポーネント（スレーブ）３との場合に
ついて示している。
る。図１においては、送信コンポーネント（マスタ）２
と１つの受信コンポーネント（スレーブ）３との場合に
ついて示している。
【００１４】マスタ２において、入力クロック（図４の
１に相当）はＰＬＬ回路２４へ入力されてこの入力クロ
ックに同期した基準クロックが生成され、スイッチ２
５，２６の各接点ａを介してマスタ２より出力される。
このマスタ２よりの送信クロックはクロック信号線１０
１を介してスレーブ３へ入力される。
１に相当）はＰＬＬ回路２４へ入力されてこの入力クロ
ックに同期した基準クロックが生成され、スイッチ２
５，２６の各接点ａを介してマスタ２より出力される。
このマスタ２よりの送信クロックはクロック信号線１０
１を介してスレーブ３へ入力される。
【００１５】また、マスタ２においては、スイッチ２
５，２６の各接点ｂからのクロックの位相比較を行って
位相比較信号を生成する位相比較器２７が設けられてお
り、この位相比較信号は信号線１０３を介してスレーブ
３へ入力される。
５，２６の各接点ｂからのクロックの位相比較を行って
位相比較信号を生成する位相比較器２７が設けられてお
り、この位相比較信号は信号線１０３を介してスレーブ
３へ入力される。
【００１６】更に、スイッチ２５，２６を制御するスイ
ッチ制御部２８が設けられており、両スイッチ２５，２
６を連動して切替え制御すると共に、スイッチ制御信号
線１０２を介してスレーブ３へスイッチ制御信号を出力
する。
ッチ制御部２８が設けられており、両スイッチ２５，２
６を連動して切替え制御すると共に、スイッチ制御信号
線１０２を介してスレーブ３へスイッチ制御信号を出力
する。
【００１７】スレーブ３において、クロック信号線１０
１より供給された受信クロックはスイッチ３２の接点ｂ
を介してＰＬＬ回路３１の入力クロックとなっている。
また、このＰＬＬ回路３１の発振クロックは、スイッチ
３２の接点ｂを介して、受信クロックを伝送する信号線
と同一の信号線１０１を経てマスタ２内のスイッチ３６
の接点ｂへ供給されている。
１より供給された受信クロックはスイッチ３２の接点ｂ
を介してＰＬＬ回路３１の入力クロックとなっている。
また、このＰＬＬ回路３１の発振クロックは、スイッチ
３２の接点ｂを介して、受信クロックを伝送する信号線
と同一の信号線１０１を経てマスタ２内のスイッチ３６
の接点ｂへ供給されている。
【００１８】ＰＬＬ回路３１はマスタ２からの信号線１
０３を経た位相比較信号により位相制御可能となってい
る。また、スイッチ３２はマスタ２からの信号線１０２
によるスイッチ制御信号に従ってスイッチ３２の切替え
制御を行うものである。
０３を経た位相比較信号により位相制御可能となってい
る。また、スイッチ３２はマスタ２からの信号線１０２
によるスイッチ制御信号に従ってスイッチ３２の切替え
制御を行うものである。
【００１９】かかる構成において、先ず最初は、各スイ
ッチ２５，２６，３２の各接点は図１に示す位置にある
ものとする。すなわち、スイッチ２５，２６は接点ａ側
にあってＰＬＬ回路２４の出力クロックを信号線１０１
を介してスレーブ３へ送信する状態にある。また、スイ
ッチ３２は接点ｂ側にあって信号線１０１からの受信ク
ロックをＰＬＬ回路３１の入力とする状態にある。
ッチ２５，２６，３２の各接点は図１に示す位置にある
ものとする。すなわち、スイッチ２５，２６は接点ａ側
にあってＰＬＬ回路２４の出力クロックを信号線１０１
を介してスレーブ３へ送信する状態にある。また、スイ
ッチ３２は接点ｂ側にあって信号線１０１からの受信ク
ロックをＰＬＬ回路３１の入力とする状態にある。
【００２０】この状態では、マスタ２側のＰＬＬ回路２
４は入力クロックに同期しており、この同期クロックが
基準クロックとなってスレーブ３へ送信される。スレー
ブ３側のＰＬＬ回路３１はこのマスタ２からの基準クロ
ックを入力として同期クロックを生成するが、クロック
信号線１０１による生ずる遅延時間のために、マスタ２
側のＰＬＬ回路２４とスレーブ３側のＰＬＬ回路３１と
は位相同期していない。
４は入力クロックに同期しており、この同期クロックが
基準クロックとなってスレーブ３へ送信される。スレー
ブ３側のＰＬＬ回路３１はこのマスタ２からの基準クロ
ックを入力として同期クロックを生成するが、クロック
信号線１０１による生ずる遅延時間のために、マスタ２
側のＰＬＬ回路２４とスレーブ３側のＰＬＬ回路３１と
は位相同期していない。
【００２１】そこで、スイッチ制御部２８は、ＰＬＬ回
路２４の同期が完全にとれた後に、スイッチ２５，２６
を接点ｂ側に同時に切替える様制御すると共に、スレー
ブ３のスイッチ制御部３３へその旨（スイッチ２５，２
６を切替えた旨）を、信号線１０２を介して知らせる。
これに応答して、スイッチ制御部３３はスイッチ３２を
接点ａ側に切替える様制御する。
路２４の同期が完全にとれた後に、スイッチ２５，２６
を接点ｂ側に同時に切替える様制御すると共に、スレー
ブ３のスイッチ制御部３３へその旨（スイッチ２５，２
６を切替えた旨）を、信号線１０２を介して知らせる。
これに応答して、スイッチ制御部３３はスイッチ３２を
接点ａ側に切替える様制御する。
【００２２】その結果、ＰＬＬ回路３１の出力である発
振クロックはスイッチ３２を介して信号線１０１からマ
スタ２へ送出され、スイッチ２６を介して位相比較器２
７の一入力となる。一方、スイッチ２５を介してＰＬＬ
回路２４の発振クロックが位相比較器２７の他入力とな
っている。よって、位相比較器２７では、両クロックの
位相比較が行われて、位相比較信号が信号線１０３を介
してスレーブ３へ送出される。
振クロックはスイッチ３２を介して信号線１０１からマ
スタ２へ送出され、スイッチ２６を介して位相比較器２
７の一入力となる。一方、スイッチ２５を介してＰＬＬ
回路２４の発振クロックが位相比較器２７の他入力とな
っている。よって、位相比較器２７では、両クロックの
位相比較が行われて、位相比較信号が信号線１０３を介
してスレーブ３へ送出される。
【００２３】スレーブ３のＰＬＬ回路３１はこの位相比
較信号により内部のＶＣＯ（電圧制御発振器；特に図示
せず）が制御されることになり、よってこのスレーブ側
ＰＬＬ回路３１はマスタ側のＰＬＬ回路２４と完全に同
期状態となるのである。
較信号により内部のＶＣＯ（電圧制御発振器；特に図示
せず）が制御されることになり、よってこのスレーブ側
ＰＬＬ回路３１はマスタ側のＰＬＬ回路２４と完全に同
期状態となるのである。
【００２４】但し、クロック信号は信号線１０１を往復
することになるため、位相比較器２７の位相比較信号
は、本来の位相差の１／２（半分）となる様調整される
ものとする。そのために、位相比較器２７の内部で本来
の位相差信号を１／２とする回路を設けて、これを信号
線１０３へ送出する様にしても良く、また、ＰＬＬ回路
３１の内部で信号線１０３からの位相比較信号を１／２
とする様にしても良い。
することになるため、位相比較器２７の位相比較信号
は、本来の位相差の１／２（半分）となる様調整される
ものとする。そのために、位相比較器２７の内部で本来
の位相差信号を１／２とする回路を設けて、これを信号
線１０３へ送出する様にしても良く、また、ＰＬＬ回路
３１の内部で信号線１０３からの位相比較信号を１／２
とする様にしても良い。
【００２５】その後は、上述のスイッチ状態にて回路が
同期することになり、マスタ２とスレーブ３との間のク
ロック位相は完全に一致して同期がとれたことになるの
である。
同期することになり、マスタ２とスレーブ３との間のク
ロック位相は完全に一致して同期がとれたことになるの
である。
【００２６】上記実施例においては、マスタとスレーブ
１台との間のクロック同化システムについて述べたが、
図２に示す如く、マスタ２とスレーブ３との間に、マス
タ／スレーブの両機能を有する送受信コンポーネント４
を設けて、これ等３台のコンポーネント間でのクロック
同期化を図る例を、図３の具体的ブロック図を用いて説
明する。尚、図３においては、図１と同等部分は同一符
号により示している。
１台との間のクロック同化システムについて述べたが、
図２に示す如く、マスタ２とスレーブ３との間に、マス
タ／スレーブの両機能を有する送受信コンポーネント４
を設けて、これ等３台のコンポーネント間でのクロック
同期化を図る例を、図３の具体的ブロック図を用いて説
明する。尚、図３においては、図１と同等部分は同一符
号により示している。
【００２７】図３を参照すると、マスタ／スレーブ（送
受信コンポーネント）４は図１に示したマスタ２とスレ
ーブ３との両機能を有しており、ＰＬＬ回路４２は前段
のマスタ２（図２参照）からの位相比較信号にて位相制
御を受け、またスイッチ４１により、前段マスタ２から
の受信クロックを端子ｂ経由で入力し、また自身の発振
クロックを端子ａ経由で前段マスタへ送出するものであ
る。
受信コンポーネント）４は図１に示したマスタ２とスレ
ーブ３との両機能を有しており、ＰＬＬ回路４２は前段
のマスタ２（図２参照）からの位相比較信号にて位相制
御を受け、またスイッチ４１により、前段マスタ２から
の受信クロックを端子ｂ経由で入力し、また自身の発振
クロックを端子ａ経由で前段マスタへ送出するものであ
る。
【００２８】このＰＬＬ回路４２の発振クロックはスイ
ッチ４３，４４の端子ａを経て次段のスレーブ３へ送信
される。また、位相比較器４５は、スイッチ４３の端子
ｂからのＰＬＬ回路４２の発振クロックと、スイッチ４
４の端子ｂからのスレーブ３の発振クロックとを位相比
較して、信号線１０３を介してスレーブ３へ送出する。
ッチ４３，４４の端子ａを経て次段のスレーブ３へ送信
される。また、位相比較器４５は、スイッチ４３の端子
ｂからのＰＬＬ回路４２の発振クロックと、スイッチ４
４の端子ｂからのスレーブ３の発振クロックとを位相比
較して、信号線１０３を介してスレーブ３へ送出する。
【００２９】スイッチ制御部４６は前段マスタ２からの
制御信号を受けてスイッチ４１，４３，４４を切替え制
御するものである。
制御信号を受けてスイッチ４１，４３，４４を切替え制
御するものである。
【００３０】かかる構成において、前段マスタ２と後段
のマスタ／スレーブ４との間のＰＬＬ回路同士の同期を
確立した後、マスタ／スレーブ４と後段のスレーブ３と
の間のＰＬＬ回路同士の同期を確立する様に、各スイッ
チの切替え制御を行えば良いことになる。こうすること
で、３つのコンポーネント間のクロック同期化が可能と
なる。
のマスタ／スレーブ４との間のＰＬＬ回路同士の同期を
確立した後、マスタ／スレーブ４と後段のスレーブ３と
の間のＰＬＬ回路同士の同期を確立する様に、各スイッ
チの切替え制御を行えば良いことになる。こうすること
で、３つのコンポーネント間のクロック同期化が可能と
なる。
【００３１】更に、４つのコンポーネント以上の相互間
でのクロック同期も同様な構成及び手順で可能であるこ
とは明白である。
でのクロック同期も同様な構成及び手順で可能であるこ
とは明白である。
【００３２】
【発明の効果】以上説明した様に、本発明によれば、ク
ロック信号線による遅延時間を考慮した配線を行う必要
がなく、複数のコンポーネント相互間で正確に同期化し
たクロックを供給することができるという効果がある。
ロック信号線による遅延時間を考慮した配線を行う必要
がなく、複数のコンポーネント相互間で正確に同期化し
たクロックを供給することができるという効果がある。
【図１】本発明の実施例のブロック図である。
【図２】本発明が適用されるシステムブロック図であ
る。
る。
【図３】本発明の他の実施例のブロック図である。
【図４】従来の高速ディジタル回路のクロック分配シス
テムの例を示す図である。
テムの例を示す図である。
１ 入力クロック ２ 送信コンポーネント（マスタ） ３ 受信コンポーネント（スレーブ） ４ 送受信コンポーネント（マスタ／スレーブ） ２４，３１ ＰＬＬ回路 ２５，２６，３２， ４１，４３，４４ スイッチ ２７，４５ 位相比較器 ２８，３３，４６ スイッチ制御部
Claims (4)
- 【請求項１】 基準クロックを生成するマスタ装置と、
このマスタ装置からの送信基準クロックを受信してこの
受信クロックに同期したクロックを生成するスレーブ装
置とを含むクロック同期化システムであって、 前記スレーブ装置は、 前記受信クロックに同期して発振する位相同期回路と、
この位相同期回路が前記受信クロックに同期した状態に
おいて、前記受信クロックの入力を断としつつ前記位相
同期回路の発振クロックを外部へ供給する切替え手段と
を有し、 前記マスタ装置は、 前記スレーブ装置の前記切替え手段からの前記発振クロ
ックを受信してこのクロックと前記基準クロックとの位
相比較を行いこの位相比較信号を前記スレーブ装置の位
相同期回路へ送出する位相比較手段を有することを特徴
とするクロック同期化システム。 - 【請求項２】 前記マスタ装置は前記基準クロックを生
成するための位相同期回路を有することを特徴とする請
求項１記載のクロック同期化システム。 - 【請求項３】 前記マスタ装置は、自装置の位相同期回
路の入力クロックとして前段に位置する前段マスタ装置
からの受信クロックを受け、この受信クロックに同期し
た状態においてこの受信クロックを断としつつ当該位相
同期回路の発振クロックを外部へ供給する切替え手段を
更に有し、 前記前段マスタ装置は、この後段マスタ装置の前記切替
え手段からの前記発振クロックを受信してこのクロック
と基準クロックとの位相比較を行いこの位相比較信号を
前記後段マスタ装置の位相同期回路へ送出する位相比較
手段を有することを特徴とする請求項２記載のクロック
同期化システム。 - 【請求項４】 前記位相比較手段は位相比較結果である
位相差の１／２の信号を前記位相比較信号として送出す
るようにしたことを特徴とする請求項１〜３いずれか記
載のクロック同期化システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9001000A JP2988410B2 (ja) | 1997-01-08 | 1997-01-08 | クロック同期化システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9001000A JP2988410B2 (ja) | 1997-01-08 | 1997-01-08 | クロック同期化システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10200515A true JPH10200515A (ja) | 1998-07-31 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9742553B2 (en) | 2015-12-01 | 2017-08-22 | Fujitsu Limited | Transmission apparatus and plug-in unit |
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1997
- 1997-01-08 JP JP9001000A patent/JP2988410B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| US9742553B2 (en) | 2015-12-01 | 2017-08-22 | Fujitsu Limited | Transmission apparatus and plug-in unit |
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| Publication number | Publication date |
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| JP2988410B2 (ja) | 1999-12-13 |
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