JPH10207686A

JPH10207686A - リアルタイム・データ・バッファ装置

Info

Publication number: JPH10207686A
Application number: JP1966697A
Authority: JP
Inventors: Akira Nara; 明奈良
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1997-01-17
Filing date: 1997-01-17
Publication date: 1998-08-07
Anticipated expiration: 2017-01-17
Also published as: JP3621539B2

Abstract

(57)【要約】【課題】高価で機能の変更が困難な専用ＩＣを必要とせ
ず、一般に入手容易なＲＡＭ及びロジックＩＣ等のみで
所望の機能を実現できる新規なアーキテクチャを有する
リアルタイム・データ・バッファ装置を実現すること。【解決手段】本発明のリアルタイム・データ・バッファ
装置は、書込みアドレス信号に応じて第１ポートを介し
てリアルタイムでデータが書き込まれ、読出しアドレス
信号に応じて第２ポートを介してデータが読み出される
デュアルポート・メモリ２２と、書込みクロックを中断
することなく計数し、上記書込みアドレス信号を発生す
る入力アドレス・カウンタ２６と、上記書込みアドレス
信号のカレント値がロードされる出力アドレス・カウン
タ３２と、上記書込みアドレス信号の値が選択可能な設
定値に一致した時に上記出力アドレス・カウンタが読出
しクロックの計数を開始し、上記読出しアドレス信号を
発生するように制御する制御手段(ステート・マシン)３
４とを具える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リアルタイムに信
号を処理する場合に好適なリアルタイム・データ・バッ
ファ装置に関する。

【０００２】

【従来の技術】被測定信号を時間的な切れ目(デッドタ
イム)を生じないように、実時間(リアルタイム)で連続
的にＦＦＴ演算処理し、その被測定信号の周波数領域成
分(スペクトル)を抽出し、解析する測定器として、リア
ルタイムＦＦＴアナライザがある。このようなリアルタ
イム処理が可能な従来のＦＦＴアナライザの主要部の構
成を図４に示す。被測定信号は、ＡＤＣ(アナログ・デ
ジタル変換器)１０により、デジタル信号に変換され、
次に、ＤＤＣ(デジタル・ダウン・コンバータ)１２によ
り、間引き処理が実行され、実質的な周波数変換処理が
行われる。この結果得られた時間領域のデジタル・デー
タは、順次時間的切れ目無くリアルタイム(実時間)でデ
ータ・バッファ・メモリ１３に記憶される。このデータ
・バッファ・メモリ１３は、例えば１０２４ポイントの
時間領域データを１フレームとして記憶する。この１フ
レームの時間領域データは、ＦＦＴ処理回路１４によ
り、ＦＦＴ演算処理がされ、周波数領域のデジタル・デ
ータが生成される。データ・バッファ・メモリ１３への
新たなデータの書込み時間内にＦＦＴ処理回路１４が前
の１フレームのデータのＦＦＴ演算を完了することによ
り、リアルタイムにデータをＦＦＴ解析することができ
る。ＦＦＴ処理回路１４の出力データはメモリ１６に順
次記憶される。トリガ回路１８は、メモリ１６の中のデ
ータに対して任意のトリガ条件が設定可能であり、この
設定されたトリガ条件が満たされるとトリガ信号を出力
し、そのトリガ条件に合ったデータをメモリ１６から読
み出すことができる。ＣＰＵ２０は、リアルタイムＦＦ
Ｔアナライザの全体を制御する。メモリ１６から読み出
されたデータは、表示回路(図示せず)に送られ、表示ス
クリーン(図示せず)上に表示される。このリアルタイム
ＦＦＴアナライザは、リアルタイムで時間的な切れ目
(デッドタイム)を生じることなくスペクトル(周波数成
分)の抽出が可能であり、周波数領域データの任意のト
リガ条件に一致したイベント(事象)の発生を捕らえるこ
とができる。

【０００３】このようなリアルタイム信号処理を実行す
るために、データ・バッファ・メモリ１３には、以下の
ような機能が要求される。 (1)データの入力(書込み)は、常に連続して行われ、中
断(ウエイト)は許されない。 (2)書込みクロックの周波数は、アナログ・デジタル変
換器のサンプリング周波数とデジタル・ダウン・コンバ
ータの間引き率によって決まる。この間引き率は、アナ
ライザの解析範囲(スパン)の設定に応じて大幅に変化す
るので、データの書込みクロックの周波数も極めて広い
範囲で変化する(例えば、１２８ＨＺ〜１２．８ＭＨ
ｚ)。したがって、この書込み周波数の大幅な変化に対
応した動作が要求される。 (3)データ出力(データ読出し)は、所定のフレーム幅(例
えば１０２４ポイント)を単位として行われる。このデ
ータの読出しクロック周波数は、後段のＦＦＴプロセッ
サへの書込みクロック周波数により決まるので、この読
出しクロック周波数に対応した動作が要求される。 (4)ＦＦＴ演算処理の際に窓関数を乗算する関係で、
「窓」の両端付近のデータ値が抑圧され、情報の漏れ
(スペクトル漏れ)を発生させることがあるので、時間軸
領域のデータを読み出す際に、「オーバーラッピング」
と呼ばれる動作を行う。すなわち、フレーム幅Ｎ(例え
ば１０２４ポイント)のデータの一部分Ｋ(例えば５１２
ポイント)が更新された時点で、更新されていないデー
タ(Ｎ−Ｋ)と更新されたデータＫの両方を読み出すのが
オーバーラッピング機能であり、この際のＮ及びＫの値
を外部からプログラマブルで自在に設定可能にしたいと
いう要求がある。

【０００４】

【発明が解決しようとする課題】従来、上述のような高
度の機能を実現するためには、専用の集積回路が用いら
れていたが、かかる専用ＩＣは、高価であり、入手困難
である上に、オーバーラッピング動作の際の設定値Ｎ及
びＫの範囲及びデータの入出力の周波数範囲に制限があ
り、アナライザの機能を向上させるためには、専用ＩＣ
を新たに設計し、製造しなければならず、膨大な費用が
かかるという問題がある。

【０００５】そこで、本発明の目的は、高価で機能の変
更が困難な専用ＩＣを必要とせず、一般に入手容易なＲ
ＡＭ及びロジックＩＣ等のみで所望の機能を実現できる
新規なアーキテクチャを有するリアルタイム・データ・
バッファ装置を実現することである。

【０００６】

【課題を解決する為の手段】本発明のリアルタイム・デ
ータ・バッファ装置は、書込みアドレス信号に応じて第
１ポートを介してリアルタイムでデータが書き込まれ、
読出しアドレス信号に応じて第２ポートを介してデータ
が読み出されるデュアルポート・メモリと、書込みクロ
ックを中断することなく計数し、上記書込みアドレス信
号を発生する入力アドレス・カウンタと、上記書込みア
ドレス信号のカレント値がロードされる出力アドレス・
カウンタと、上記書込みアドレス信号の値が選択可能な
設定値に一致した時に上記出力アドレス・カウンタが読
出しクロックの計数を開始し、上記読出しアドレス信号
を発生するように制御する制御手段とを具えることを特
徴とする。

【０００７】このような構成により、安価でかつ入手容
易な部品を用いて所望の拡張性、汎用性の高いリアルタ
イム・データ・バッファ装置を実現できる。

【０００８】

【発明の実施の形態】図１は、本発明に係るリアルタイ
ム・データ・バッファ装置の実施の形態の一例の概要を
示すブロック図である。入力データは、デュアル・ポー
ト・メモリ２２の第１ポートに供給され、制御回路２４
からの書込みアドレスに対応したアドレスに順次記憶さ
れる。デュアル・ポート・メモリ２２に記憶されたデー
タは、制御回路２４からの読出しアドレスに従って、第
２ポートを介して出力データとして読み出される。書込
みクロックの周波数は、図４のリアルタイムＦＦＴアナ
ライザの場合、データの解析範囲(スパン)の設定に応じ
てデジタル・ダウン・コンバータの間引き率が大幅に変
化するので、例えば、本例の場合、１２．８ＭＨｚから
１２８Ｈｚの範囲のように極めて大幅に変化する。それ
に対して、読出しクロックの周波数は、後段のＦＦＴ処
理回路のデータ処理速度に応じて、例えば、４０ＭＨｚ
のような所定の周波数に設定される。制御回路２４は、
デュアル・ポート・メモリ２２の読出し動作を実行して
データを出力する際に、ＤＡＶ信号(データ・アベイラ
ブル信号)を出力する。このＤＡＶ信号は、後段に供給
され、データの転送及び処理が適正に実行される。

【０００９】このように、本発明のリアルタイム・デー
タ・バッファ装置では、入力データの書込み周波数は、
極めて広範囲に変化しても、データの書込み動作の中断
は許されず、書込み動作を実行中に所望の範囲のデータ
を読み出さなければならない。また、デュアル・ポート
・メモリ２２を使用しているので、一般に書き込み動作
と読出し動作を同時に実行できるが、書込み動作中のア
ドレスのデータを同時に読み出すことはできない。した
がって、書込み動作と読出し動作とが、同一のアドレス
のデータに対して競合した場合には、これらを無条件で
同時に実行するわけにはいかない点に留意されたい。こ
の点に関する解決方法についての詳細は、後述する。

【００１０】図２は、図１の制御回路２４の構成の一例
の詳細を示すブロック図である。入力アドレス・カウン
タ２６は、書込みクロックを計数する。この入力アドレ
ス・カウンタ２６の計数出力は、書込みアドレス・デコ
ーダ２８に供給される。書込みアドレス・デコーダ２８
は、入力アドレス・カウンタ２６の計数出力を書込みア
ドレスとして出力し、デュアル・ポート・メモリに供給
すると共に、更新データ長Ｋの値と入力アドレス・カウ
ンタ２６の計数出力値とが等しくなると、ＥＱＷフラグ
信号(論理「１」)を発生する。例えば、フレーム・デー
タ長Ｎが１０２４で、更新データ長Ｋの値が５１２であ
る場合、書込みアドレスが５１２に達した時にＥＱＷフ
ラグ信号(論理「１」)が発生する。すなわち、ＥＱＷフ
ラグ信号(論理「１」)の発生は、更新データ長Ｋの設定
に応じて、所定量のデータが更新されたことを意味す
る。この更新データ長Ｋの値は、フレーム・データ長Ｎ
以下の任意の値に設定することができる。これにより、
更新されたデータＫと更新されていない(Ｎ−Ｋ)のデー
タを読み出すことにより、オーバーラッピング動作の更
新データの比率を任意に設定することができる。また、
書込みアドレス・デコーダ２８は、フレーム・データ長
Ｎの設定値に応じて、入力アドレス・カウンタ２６の上
位ビットをマスクしてフレーム・データ長を所望値に設
定することができる。例えば、１０ビットで１０２４ポ
イントのフレーム・データ長の上位１ビットをマスクす
れば、９ビットで５１２ポイントを１フレームとして設
定できる。上位２ビットをマスクすれば、１フレームを
２５６ポイントのデータ長に設定できることは勿論であ
る。

【００１１】書込みアドレス・デコーダ２８からの書込
みアドレスは、レジスタ３０にも供給され、読出しクロ
ックに応じてラッチされる。このレジスタ３０にラッチ
された書込みアドレス信号のカレント値は、出力アドレ
ス・カウンタ３２に供給されており、出力アドレス・カ
ウンタ３２は、ステート・マシン３４からのロード信号
に応じてレジスタ３０のデータをロードする。出力アド
レス・カウンタ３２は、ステート・マシン３４からのイ
ネーブル信号に応じて、ロードした値を初期値として、
読出しクロックを計数する。ステート・マシン３４は、
出力アドレス・カウンタ３２の計数動作を開始するのと
同時にＤＡＶ信号を後段(図示せず)に供給し、読み出さ
れたデータが適正に処理されるようにする。読出しアド
レス・デコーダ３６は、出力アドレス・カウンタ３２の
計数出力を受け、この値が、フレーム・データ長Ｎの値
と等しくなると、ＥＱＲフラグを論理「１」に設定す
る。すなわち、１フレームのデータ読出し動作が実行さ
れ、更新済みデータＫと更新前のデータ(Ｎ−Ｋ)がデュ
アル・ポート・メモリ２２から出力されたことになる。
例えば、Ｋ＝２５６ポイント、Ｎ＝１０２４ポイントで
あれば、読み出されたデータ１０２４ポイントの中の２
５６ポイントが更新データであり、残りの７６８ポイン
トは未更新のデータである。この場合、更新データのフ
レーム・データに対する比率は、２５％である。このよ
うに、Ｋの値を適宜調整することにより、容易にオーバ
ーラッピング動作の更新データの比率を調整することが
できる。

【００１２】読出しアドレス・デコーダ３６は、書込み
アドレス・デコーダ２８と同様に、フレーム・データ長
Ｎの設定値に応じて出力アドレス・カウンタ３２の出力
データの上位ビットを適宜マスクすることにより読出し
アドレス信号を生成し、図１のデュアル・ポート・メモ
リ２２に供給する。

【００１３】書込み制御回路３８は、デュアル・ポート
・メモリ２２へのデータの書込み制御信号を生成する回
路である。図２の場合、書込みクロックの状態遷移に応
じて書込み制御信号を書き込み状態(例えばローレベル)
に設定し、読出しクロックの少なくとも１周期経過後に
非書き込み状態(例えばハイレベル)に設定する。このよ
うな書込み制御回路３８を設けたのは、本発明のリアル
タイム・データ・バッファ装置の場合、入力データの書
込みクロックの周波数が極めて広い範囲で変化するから
である。すなわち、書込みクロックの周波数が低周波数
(例えば、１２８Ｈｚ)に設定された場合、もし、書込み
クロックに応じてデュアル・ポート・メモリ２２の書込
み状態を設定すると、書込み状態に留まる時間が長くな
り、メモリ内のあるアドレスが書込み状態中の時に当該
アドレスに対して読み出し動作が実行されるという不都
合の生じる確率が高くなる。したがって、メモリの書込
み動作は、書込みクロックの周波数に関係なく、適当な
短時間中に完了するように制御することが望ましい。し
たがって、書込み制御回路３８は、書込み動作期間の開
始時点は、書込みクロックの状態遷移時点に対応させる
が、書込み動作期間の終了時点は、読出しクロックに従
い、読出しクロックの１周期〜２周期程度の期間でデー
タの書込み動作を完了させるようにしている。もちろ
ん、このデータの書込み動作期間は、読出しクロックの
１周期分程度の時間があれば十分であるので、所定期間
のパルスを発生する単安定マルチバイブレータを使用し
ても良い。この結果、書込みクロックの周期が長くなっ
ても、データの書込み時間は短時間で完了し、同一のア
ドレスに対して書き込み動作と読出し動作が競合する不
都合を防止することができる。このような動作が可能に
なるのは、読出しクロックの周波数が書込みクロックの
周波数よりもかなり高いからである。本例の場合、書込
みクロックの周波数の最大値は、１２．８ＭＨｚである
のに対して、読出しクロックの周波数は４０ＭＨｚであ
る。この結果、例えば、アドレスＫまでの書込み動作に
続いてアドレス(Ｋ＋１)のデータを読出す動作は、アド
レス(Ｋ＋１)への書込み動作の開始時点より以前に完了
させることが容易に可能となる。それ以後のアドレスに
対しては読出しクロックの方がずっと高速なので、同じ
アドレスに対して読み出しと書込みの動作が同時に競合
するようなことはない。

【００１４】図３は、図２のステート・マシン３４の動
作を表す流れ図である。まず、出力アドレス・カウンタ
３２をリセットする(ステップ４０)。次に、ＤＡＶ(デ
ータ・アベイラブル)信号をディセーブル状態(論理
「０」)に設定する(ステップ４２)。次に、書込みアド
レス・デコーダ２８からのＥＱＷフラグ信号を監視し
(ステップ４３)、このＥＱＷフラグが論理「０」となっ
たとき、出力アドレス・カウンタ３２にロード信号を供
給し、レジスタ３０から書込みアドレスのカレント値の
データを出力アドレス・カウンタ３２にロードする(ス
テップ４４)。この結果、出力アドレス・カウンタ３２
にロードされる値は、常に、書込みアドレス信号のカレ
ント値である。次のステップ４６で、ＥＱＷフラグ信号
が論理「１」になったことを検出すると、ステップ４８
に進み、出力アドレス・カウンタ３２の計数動作をスタ
ートさせると共に、ＤＡＶ信号をアサート(論理「１」
の状態に)する。すなわち、ＥＷＱフラグが論理「１」
になると、更新データ長Ｋまでの書込み動作が完了した
ことになるので(なお、データの書込み動作自体はリア
ルタイム動作の故に中断することなく継続されている点
に留意されたい。)、この更新データ長Ｋまでの書込み
動作の完了時のアドレス値は、出力アドレス・カウンタ
３２にロードされており、出力アドレス・カウンタ３２
が読出しクロックの計数を開始すると、書込み動作によ
り更新されたアドレスの次のアドレスのデータから読出
し動作が開始されることになる。上述のように、読出し
クロックの周波数は、書込みクロックの周波数より十分
高く、書込み動作の完了後に読出し動作が開始されるよ
うに、書込み制御回路３８を設けたので、同一アドレス
に対して読み出しと書込みの動作が同時に競合すること
はない。

【００１５】このようにして、データの読出し動作が開
始された後、ステート・マシン３４が読出しアドレス・
デコーダ３６からのＥＱＲフラグ信号の論理「１」を検
出すると、１フレームのデータの読出し動作が完了した
ので、処理は、ステップ４２へと戻され、以後同様の動
作が繰り返し実行される。

【００１６】以上、本発明の好適実施例を説明したが、
本発明は、上述の実施例のみに限定されるものではな
く、本発明の要旨から逸脱することなく、種々の変形及
び修正を加え得ることは当業者には明らかである。

【発明の効果】本発明のリアルタイム・データ・バッフ
ァ装置は、一般に入手が容易な部品のみで構成が可能で
あり、リアルタイムにデータを書込みながら、所望のデ
ータ長のフレーム・データを任意のデータ更新率に設定
して読み出すという複雑な動作を実現できる。フレーム
・データ長Ｎ及び更新データ長Ｋは任意に設定できるの
で、柔軟性、汎用性、拡張性に富んでいる。書込みアド
レスのカレント値を出力アドレス・カウンタにロードす
る構成なので、読出し動作のために専用のアドレス演算
器を設ける必要はない。アドレス・デコーダにより、ア
ドレス・カウンタの出力データの上位ビットをマスクし
てフレーム長を任意ビットに設定できるので、カウンタ
の高速性を損なうことがない。全体として構成が簡単な
ので、ステート・マシンの構成が容易であり、高速動作
の維持、コストの低減等の大きな効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態の一例を示すブロック図で
ある。

【図２】図１の制御回路の構成の一例を示すブロック図
である。

【図３】図２のステート・マシンの動作の説明をするた
めの流れ図である。

【図４】従来のリアルタイムＦＦＴアナライザの構成を
示すブロック図である。

【符号の説明】

２２デュアル・ポート・メモリ２６入力アドレス・カウンタ２８書込みアドレス・デコーダ３０レジスタ３２出力アドレス・カウンタ３４ステート・マシン(制御手段) ３６読出しアドレス・デコーダ３８書込み制御回路

Claims

【特許請求の範囲】

【請求項１】書込みアドレス信号に応じて第１ポート
を介してリアルタイムでデータが書き込まれ、読出しア
ドレス信号に応じて第２ポートを介してデータが読み出
されるデュアルポート・メモリと、書込みクロックを中断することなく計数し、上記書込み
アドレス信号を発生する入力アドレス・カウンタと、上記書込みアドレス信号のカレント値がロードされる出
力アドレス・カウンタと、上記書込みアドレス信号の値が選択可能な設定値に一致
した時に上記出力アドレス・カウンタが読出しクロック
の計数を開始し、上記読出しアドレス信号を発生するよ
うに制御する制御手段とを具えることを特徴とするリア
ルタイム・データ・バッファ装置。
【請求項２】上記入力アドレス・カウンタの出力の選
択された上位ビット数だけマスクして所望ビット数の上
記書込みアドレス信号を発生する書込みアドレス・デコ
ーダを具えることを特徴とする請求項１記載のリアルタ
イム・データ・バッファ装置。
【請求項３】上記書込みアドレス信号のカレント値が
記憶されるレジスタを具え、該レジスタの内容が上記出力アドレス・カウンタにロー
ドされることを特徴とする請求項１又は２記載のリアル
タイム・データ・バッファ装置。
【請求項４】上記書込みアドレス・デコーダは、上記
入力アドレス・カウンタの出力値が選択可能な設定値に
一致した時に第１フラグ信号を発生し、上記制御手段は、上記第１フラグ信号に応じて上記出力
アドレス・カウンタの計数動作を開始させることを特徴
とする請求項２又は３記載のリアルタイム・データ・バ
ッファ装置。
【請求項５】上記出力アドレス・カウンタの出力の選
択された上位ビット数だけマスクして所望ビット数の上
記読出しアドレス信号を発生する読出しアドレス・デコ
ーダを具えることを特徴とする請求項１、２、３又は４
記載のリアルタイム・データ・バッファ装置。
【請求項６】上記読出しアドレス・デコーダは、上記
出力アドレス・カウンタの出力値が選択可能な設定値に
一致した時に第２フラグ信号を出力し、該第２フラグ信号に応じて上記制御回路は、上記読出し
アドレス信号の発生を停止することを特徴とする請求項
５記載のリアルタイム・データ・バッファ装置。
【請求項７】上記デュアルポート・メモリのデータ書
込み動作期間を上記書込みクロックの周期に関係なく所
定期間に設定する書込み制御信号を発生する論理手段を
具えることを特徴とする請求項１、２、３、４、５又は
６記載のリアルタイム・データ・バッファ装置。
【請求項８】書込みアドレス信号に応じて第１ポー
トを介してリアルタイムでデータが書き込まれ、読出し
アドレス信号に応じて第２ポートを介してデータが読み
出されるデュアル・ポート・メモリと、書込みクロックを計数する入力アドレス・カウンタと、該入力アドレス・カウンタの出力の選択された上位ビッ
ト数だけマスクして上記書込みアドレス信号を発生する
書込みアドレス・デコーダと、上記書込みアドレス信号のカレント値を記憶するレジス
タと、該レジスタに記憶された値がロードされ、読出しクロッ
クを計数する出力アドレス・カウンタと、該出力アドレス・カウンタの出力の選択された上位ビッ
ト数だけマスクして上記読出しアドレス信号を発生する
読出しアドレス・デコーダと、上記書込みアドレス信号の値が選択可能な設定値に一致
した時に上記出力アドレス・カウンタが読出しクロック
の計数を開始し、上記読出しアドレス信号を発生するよ
うに制御する制御手段と、上記書込みクロックの状態遷移に応じて上記デュアルポ
ート・メモリを書込み動作状態とし、上記デュアルポー
ト・メモリの読出し動作が開始する以前に書込み動作状
態を完了させる書込み制御信号を発生する論理手段とを
具えることを特徴とするリアルタイム・データ・バッフ
ァ装置。