JPH04260136A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はタイマ更新制御を行う情報処理装
置に関する。

【０００２】

【従来技術】図２を参照すると、従来この種の情報処理
装置は、周期的にある時間間隔などでタイマを更新する
とともに、これとは別にマイクロプログラムなどがタイ
マの値を設定したい時に周期的な更新とは非同期にタイ
マを更新するタイマ制御部を備えている。

【０００３】このタイマ制御部における非同期更新の発
生時、周期的なカウント動作により非同期更新によるタ
イマ値を上書きしてしまうを防止するため、周期的な更
新動作は１クロックで実行しなければならない。このた
め、多数のタイマを有する情報処理装置では、タイマの
構成や物理的な位置などが限定され汎用性に欠け、ハー
ドウェア量が増大する等の問題点がある。

【０００４】

【発明の目的】本発明の目的は、タイマの更新動作に汎
用性をもたせてフレキシブルな回路構成をとることがで
きるようにした情報処理装置を提供することにある。

【０００５】

【発明の構成】本発明によれば、周期的に発生するパル
スをカウントする周期的カウント動作およびこの周期的
カウント動作とは非同期に更新する非同期なタイマ値更
新動作を行うタイマ手段と、このタイマ手段の非同期な
タイマ値更新動作に応答して非同期更新フラグをセット
するフラグ保持手段と、前記タイマ手段の周期的カウン
ト動作の実行の際、前記フラグ保持手段により非同期更
新フラグがセットされていればカウントしたタイマ値の
タイマに対する格納指示を抑止する抑止手段と、前記タ
イマ手段の周期的カウント動作の終了の認識により前記
フラグ保持手段にセットされた非同期更新フラグをリセ
ットするリセット手段とを含むことを特徴とする情報処
理装置が得られる。

【０００６】

【実施例】次に、本発明の一実施例について図面を参照
して詳細に説明する。

【０００７】図１を参照すると、本発明の一実施例は、
複数のタイマ１６〜１９、およびこれらタイマ１６〜１
９からの値を選択するタイマ選択回路２１を備えている
。このタイマ選択回路２１を制御するため、タイマ１６
〜１９のアドレスを格納するアドレスレジスタ１５、こ
のアドレスレジスタ１５のタイマアドレスを更新するカ
ウンタ１４、アドレスレジスタ１５からのアドレスによ
りタイマ１６〜１９からの値の選択を制御する選択制御
回路２０を備えている。

【０００８】さらに、更新制御のための一実施例は、ア
ドレスレジスタ１５からのアドレスを格納するレジスタ
２２およびレジスタ２６、およびレジスタ２２からのタ
イマアドレスによりタイマ夫々に対し更新制御する更新
制御回路２４も備えている。

【０００９】一方、制御される側のユニットは、タイマ
選択回路２１からの選択結果を格納するレジスタ２３，
このレジスタ２３からのタイマ値を更新制御回路２４か
らの制御により更新するタイマ更新器２５およびこのタ
イマ更新器２５からの更新タイマ値を格納するレジスタ
２７を備えている。

【００１０】レジスタ６〜９は、マイクロプログラムに
より周期的なタイマにより設定される値を保持している
。タイマ１６〜１９に入力するための値を生成するため
、選択回路１０〜１３はレジスタ２７からのタイマ更新
値とレジスタ６〜９からのタイマ設定値とを選択する。

【００１１】制御回路１はレジスタ２６からのタイマア
ドレスを受けて選択回路１０〜１３に対する選択回路制
御信号を発生する。制御回路１は、本発明により設定さ
れるマイクロプログラムなどによりタイマの周期的な更
新とは非同期に起こるタイマ更新の発生の際、その更新
の発生したタイマごとにセットされるフリップフロップ
２〜５を含む。

【００１２】次に本発明の一実施例の動作について詳細
に説明する。図１を参照すると、周期的な更新パルスの
発生に応答してアドレスレジスタ１５にはレジスタ１６
に格納されているタイマ１のアドレスが設定される。こ
のレジスタ１５からのアドレスに基づいて選択制御回路
２０はタイマ選択回路２１にレジスタ１６からのタイマ
１を選択させる。

【００１３】この選択回路２１で選択されたタイマ１が
レジスタ２３に格納される。このとき、アドレスレジス
タ１５に保持されているタイマアドレスはアドレスカウ
ンタ１４に与えられ、次のアドレス、すなわちタイマ２
のアドレスが発生され、レジスタ１５に格納される。こ
れとともにタイマ１のアドレスはレジスタ２２に格納さ
れる。

【００１４】アドレスレジスタ１５のタイマアドレスは
、次々と変化し、この変化に応答してタイマが次々と読
出され、選択回路２１を介してレジスタ２３に格納され
る。レジスタ２２に保持されたアドレスが更新制御回路
２４にタイマ１のアドレスと判断されたとき、レジスタ
２３に保持されていたタイマ１は、タイマ１固有のカウ
ント法により、タイマ更新器２５によりレジスタ２７に
格納される。

【００１５】一方、この周期的な更新パルス以外、例え
ばマイクロプログラムなどがタイマの値をある値に設定
したい時などに、周期的な更新とは非同期にタイマ値を
更新できるマイクロプログラムがレジスタ１６のタイマ
１を更新するとき、レジスタ１６に設定するための値が
レジスタ６に設定される。

【００１６】次に制御回路１内のフリップフロップ２に
タイマ１用の非同期更新フラグがセットされ、レジスタ
１６にタイマ設定値１が設定される。このとき、周期的
な更新と非同期的な更新が同時に行われようとした場合
は、非同期的な更新が優先される。

【００１７】周期的な更新パルスによりタイマ更新器２
５でカウントされレジスタ２７に格納されたタイマ１は
、レジスタ２６のタイマ１のアドレスにより選択回路１
０を介してレジスタ１６に格納される。もし、制御回路
１のフリップフロップ２に非同期更新フラグがセットさ
れていたら、レジスタ１６への格納動作が抑止される。 これは非同期更新前のタイマ値が周期的なカウント動作
によりカウントされ、その値が非同期的な更新後のタイ
マ値に上書きされてしまうのを防止するためである。

【００１８】また、周期的なカウント動作によるタイマ
値のレジスタ１６への書込に応答してタイマ１の周期的
な更新動作の終了が認識され、フリップフロップ２に非
同期更新フラグがリセットされる。このフラグのセット
，リセットはリセットが優先される。フリップフロップ
２に非同期更新フラグがセットされていないときは、周
期的な更新によりカウントされたタイマ１の値が選択回
路１０により選択され、選択結果はレジスタ１６に格納
される。

【００１９】以下、タイマ２，３，…，ｎとアドレスレ
ジスタ１５により順次読出される。この読出動作と共に
制御回路１により制御され、周期的な更新動作が行われ
る。

【００２０】

【発明の効果】本発明には、非同期更新フラグを有する
ことにより周期的なタイマの更新動作に数クロックの時
間がかけられる。この結果、タイマの更新動作に汎用性
を持たせることができ、タイマのハード的な位置や更新
方法のようなハードの遅延に束縛されずにフレキシブル
な回路構成をとることができるという効果がある。また
、フレキシブルな回路構成によりハード量が減少すると
いう効果もある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図である。

【図２】従来技術の一例を示す図である。

【符号の説明】

１　　制御回路 ２，３，４，５　　フリップフロップ ６，７，８，９　　レジスタ １０，１１，１２，１３　　選択回路 １４　　カウンタ １５　　アドレスレジスタ １６，１７，１８，１９　　タイマレジスタ２０　　選
択制御回路 ２１　　タイマ選択回路 ２２，２３　　レジスタ ２４　　更新制御回路 ２５　　タイマ更新器

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　周期的に発生するパルスをカウントす
   る周期的カウント動作およびこの周期的カウント動作と
   は非同期に更新する非同期なタイマ値更新動作を行うタ
   イマ手段と、このタイマ手段の非同期なタイマ値更新動
   作に応答して非同期更新フラグをセットするフラグ保持
   手段と、前記タイマ手段の周期的カウント動作の実行の
   際、前記フラグ保持手段により非同期更新フラグがセッ
   トされていればカウントしたタイマ値のタイマに対する
   格納指示を抑止する抑止手段と、前記タイマ手段の周期
   的カウント動作の終了の認識により前記フラグ保持手段
   にセットされた非同期更新フラグをリセットするリセッ
   ト手段とを含むことを特徴とする情報処理装置。