JPH10209431A - プレーナ型半導体素子 - Google Patents
プレーナ型半導体素子Info
- Publication number
- JPH10209431A JPH10209431A JP9007477A JP747797A JPH10209431A JP H10209431 A JPH10209431 A JP H10209431A JP 9007477 A JP9007477 A JP 9007477A JP 747797 A JP747797 A JP 747797A JP H10209431 A JPH10209431 A JP H10209431A
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- Japan
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- region
- gate
- regions
- cathode
- channel
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Abstract
(57)【要約】
【課題】動作電圧、パルスノイズ耐量を従来レベル維持
する一方で、またチップサイズも大きくすることなく、
光感度を向上させる。 【解決手段】半導体基板１内の両側にアノード領域
２1，２2、ゲート領域３1，３2、カソード領域５1，５2
および抵抗領域４1，４2からなるチャンネルを少なくと
も２つ有し、アノード領域２1，２2はチャンネルストッ
パ領域７寄り、ゲート領域３1，３2はアノード領域
２1，２2と基板１中央側との間に形成し、カソード領域
５1，５2はゲート領域３1，３2内の光信号の入光領域外
である基板１中央部側に形成した構造。
する一方で、またチップサイズも大きくすることなく、
光感度を向上させる。 【解決手段】半導体基板１内の両側にアノード領域
２1，２2、ゲート領域３1，３2、カソード領域５1，５2
および抵抗領域４1，４2からなるチャンネルを少なくと
も２つ有し、アノード領域２1，２2はチャンネルストッ
パ領域７寄り、ゲート領域３1，３2はアノード領域
２1，２2と基板１中央側との間に形成し、カソード領域
５1，５2はゲート領域３1，３2内の光信号の入光領域外
である基板１中央部側に形成した構造。
Description
【０００１】
【発明の属する技術分野】本発明は、非ゼロクロス型あ
るいはゼロクロス型のラテラル型フォトトライアックと
かラテラル型フォトサイリスタなどのプレーナ型半導体
素子に関する。
るいはゼロクロス型のラテラル型フォトトライアックと
かラテラル型フォトサイリスタなどのプレーナ型半導体
素子に関する。
【０００２】
【従来の技術】図５で示すように例えばプレーナ型半導
体素子であるラテラル型フォトトライアック１０は発光
素子２０からの発光入力に応答動作するものであり、そ
の平面構造について図６を参照して説明すると、シリコ
ンのＮ型基板１の表面にボロンを不純物としてこの基板
１の左右両領域側にそれぞれアノード領域２1，２2、ゲ
ート領域３1，３2および抵抗領域４1，４2が拡散形成さ
れている。各ゲート領域３1，３2の内部にはリンを不純
物としてカソード領域５1，５2が拡散形成されていると
ともに、ゲートコンタクト部６1，６2が形成されてい
る。周辺にはＮ型拡散領域であるチャンネルストッパ領
域７が形成されている。こうした平面構造のラテラル型
フォトトライアックは図７で示すような回路構成とな
る。つまり、８1，８2は外部接続端子であり、アノード
領域２1、基板１、ゲート領域３1、抵抗４1およびカソ
ード領域５1でチャンネルＣＨ1が、アノード領域２2、
基板１、ゲート領域３2、抵抗４2およびカソード領域５
2でチャンネルＣＨ2が構成される。チャンネルＣＨ1が
動作するときは外部接続端子８1がアノード、外部接続
端子８2がカソードとなり、チャンネルＣＨ2が動作する
ときはその逆となる。こうしたフォトトライアック１０
においては各チャンネルＣＨ1，ＣＨ2のゲート領域
３1，３2に上述の発光素子２０からの光が光信号として
入力されるようになっている。このようなフォトトライ
アック１０が外部接続端子８1，８2間に交流電圧が印加
されたことによる動作は周知であるからその説明は省略
する。
体素子であるラテラル型フォトトライアック１０は発光
素子２０からの発光入力に応答動作するものであり、そ
の平面構造について図６を参照して説明すると、シリコ
ンのＮ型基板１の表面にボロンを不純物としてこの基板
１の左右両領域側にそれぞれアノード領域２1，２2、ゲ
ート領域３1，３2および抵抗領域４1，４2が拡散形成さ
れている。各ゲート領域３1，３2の内部にはリンを不純
物としてカソード領域５1，５2が拡散形成されていると
ともに、ゲートコンタクト部６1，６2が形成されてい
る。周辺にはＮ型拡散領域であるチャンネルストッパ領
域７が形成されている。こうした平面構造のラテラル型
フォトトライアックは図７で示すような回路構成とな
る。つまり、８1，８2は外部接続端子であり、アノード
領域２1、基板１、ゲート領域３1、抵抗４1およびカソ
ード領域５1でチャンネルＣＨ1が、アノード領域２2、
基板１、ゲート領域３2、抵抗４2およびカソード領域５
2でチャンネルＣＨ2が構成される。チャンネルＣＨ1が
動作するときは外部接続端子８1がアノード、外部接続
端子８2がカソードとなり、チャンネルＣＨ2が動作する
ときはその逆となる。こうしたフォトトライアック１０
においては各チャンネルＣＨ1，ＣＨ2のゲート領域
３1，３2に上述の発光素子２０からの光が光信号として
入力されるようになっている。このようなフォトトライ
アック１０が外部接続端子８1，８2間に交流電圧が印加
されたことによる動作は周知であるからその説明は省略
する。
【０００３】このフォトトライアック１０の構造では、
カソード領域／ゲート領域面積比（％）に対する最小ト
リガ電流ＩＦＴ（ｍＡ）は図８で示すようになり、ま
た、カソード領域／ゲート領域面積比（％）に対するパ
ルスノイズ耐量（Ｖ）は図９で示すようになり、また、
図６で示される動作距離Ｌ（μｍ）に対する動作電圧
（Ｖ）は図１０で示すようになる。
カソード領域／ゲート領域面積比（％）に対する最小ト
リガ電流ＩＦＴ（ｍＡ）は図８で示すようになり、ま
た、カソード領域／ゲート領域面積比（％）に対するパ
ルスノイズ耐量（Ｖ）は図９で示すようになり、また、
図６で示される動作距離Ｌ（μｍ）に対する動作電圧
（Ｖ）は図１０で示すようになる。
【０００４】
【発明が解決しようとする課題】上述した従来のフォト
トライアックにおいては、次に述べるような課題があっ
た。
トライアックにおいては、次に述べるような課題があっ
た。
【０００５】ゲート領域３1，３2内のカソード領域５
1，５2それぞれがこのチップの中央寄りに形成されてい
るのでゲート領域３1，３2への発光素子２０からの光信
号の入力効率がカソード領域５1，５2により低くなり光
感度が低くなる。
1，５2それぞれがこのチップの中央寄りに形成されてい
るのでゲート領域３1，３2への発光素子２０からの光信
号の入力効率がカソード領域５1，５2により低くなり光
感度が低くなる。
【０００６】簡単にカソード領域５1，５2の面積を小
さくすることでカソード領域／ゲート領域面積比を小さ
くして最小トリガ電流ＩＦＴを小さくした場合では、図
８で示されるように、確かに上記光感度が向上するが、
カソード領域５1，５2の面積を小さくしたことにより図
９で示すパルスノイズ耐量が悪化してしまう。
さくすることでカソード領域／ゲート領域面積比を小さ
くして最小トリガ電流ＩＦＴを小さくした場合では、図
８で示されるように、確かに上記光感度が向上するが、
カソード領域５1，５2の面積を小さくしたことにより図
９で示すパルスノイズ耐量が悪化してしまう。
【０００７】カソード領域５1，５2をゲート領域
３1，３2内のチップ外寄りに配置して光感度を高めよう
とした場合においては、最小トリガ電流ＩＦＴは小さく
なるが、図１０で示す動作距離Ｌが大きくなって動作電
圧が大きくなってしまう。
３1，３2内のチップ外寄りに配置して光感度を高めよう
とした場合においては、最小トリガ電流ＩＦＴは小さく
なるが、図１０で示す動作距離Ｌが大きくなって動作電
圧が大きくなってしまう。
【０００８】チップサイズを大きくすれば当然、上記
光感度は向上するが、これではフォトトライアックとし
ての製造コストが高くついてしまう。
光感度は向上するが、これではフォトトライアックとし
ての製造コストが高くついてしまう。
【０００９】したがって、本発明においては、動作電
圧、パルスノイズ耐量を少なくとも従来レベル程度に維
持し、かつチップサイズも大きくすることなくして光感
度を向上できるようにすることを解決すべき主たる課題
としている。
圧、パルスノイズ耐量を少なくとも従来レベル程度に維
持し、かつチップサイズも大きくすることなくして光感
度を向上できるようにすることを解決すべき主たる課題
としている。
【００１０】
【課題を解決するための手段】請求項１に係る本発明に
おいては、半導体基板内の両側領域それぞれにアノード
領域、ゲート領域、カソード領域および抵抗領域からな
るチャンネルを少なくとも２つ有し、各チャンネルそれ
ぞれのアノード領域はチャンネルストッパ領域寄り側に
形成され、各チャンネルそれぞれのゲート領域は前記対
応するアノード領域と半導体基板中央側との間に形成さ
れ、かつ、各チャンネルそれぞれのカソード領域はそれ
ぞれのゲート領域内でかつ光信号の入光領域外に形成さ
れていることによって上述した課題を解決している。
おいては、半導体基板内の両側領域それぞれにアノード
領域、ゲート領域、カソード領域および抵抗領域からな
るチャンネルを少なくとも２つ有し、各チャンネルそれ
ぞれのアノード領域はチャンネルストッパ領域寄り側に
形成され、各チャンネルそれぞれのゲート領域は前記対
応するアノード領域と半導体基板中央側との間に形成さ
れ、かつ、各チャンネルそれぞれのカソード領域はそれ
ぞれのゲート領域内でかつ光信号の入光領域外に形成さ
れていることによって上述した課題を解決している。
【００１１】請求項２に係る本発明においては、前記カ
ソード領域が対応する前記半導体基板中央部側に位置す
るゲート領域を除いて形成されていることによって上述
した課題を解決している。
ソード領域が対応する前記半導体基板中央部側に位置す
るゲート領域を除いて形成されていることによって上述
した課題を解決している。
【００１２】請求項３に係る本発明においては、前記各
チャンネルのゲート領域それぞれはそれの内側端縁が半
導体基板を２分する両側で互いに対向した平面略矩形形
状であり、前記カソード領域それぞれはパルスノイズ耐
量の向上を目的とした部分的に大きな面積形状を有して
いることによって上述した課題を解決している。
チャンネルのゲート領域それぞれはそれの内側端縁が半
導体基板を２分する両側で互いに対向した平面略矩形形
状であり、前記カソード領域それぞれはパルスノイズ耐
量の向上を目的とした部分的に大きな面積形状を有して
いることによって上述した課題を解決している。
【００１３】請求項４に係る本発明においては、前記各
チャンネルのカソード領域それぞれは動作電圧を抑制す
ることを目的として半導体基板中央部側のゲート領域を
除く平面略Ｃまたは逆Ｃ形状にされていることによって
上述した課題を解決している。
チャンネルのカソード領域それぞれは動作電圧を抑制す
ることを目的として半導体基板中央部側のゲート領域を
除く平面略Ｃまたは逆Ｃ形状にされていることによって
上述した課題を解決している。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１５】本発明のプレーナ型半導体素子は非ゼロク
ロス型、ゼロクロス型のラテラル型フォトトライアック
あるいはラテラル型フォトサイリスタなどの半導体素子
が適用されるが、本発明の実施の形態では非ゼロクロス
型のラテラル型フォトトライアックに適用して説明され
る。
ロス型、ゼロクロス型のラテラル型フォトトライアック
あるいはラテラル型フォトサイリスタなどの半導体素子
が適用されるが、本発明の実施の形態では非ゼロクロス
型のラテラル型フォトトライアックに適用して説明され
る。
【００１６】図１を参照してプレーナ型半導体素子とし
ての一例として適用される本発明の実施の形態１の非ゼ
ロクロス型のラテラル型フォトトライアックについて説
明すると、本実施の形態１のフォトトライアックにおい
ては、基本的には図６を参照して説明した従来のフォト
トライアックと同様にＮ型基板１、アノード領域２1，
２2、ゲート領域３1，３2、抵抗領域４1，４2、カソー
ド領域５1，５2、ゲートコンタクト部６1，６2およびチ
ャンネルストッパ領域７を有している。こうした各領域
の形成などは周知の半導体製造プロセスで可能であるか
ら、その形成のためのプロセスについての説明は省略す
る。なお、この基板１にはそれら領域上の絶縁膜の図示
は省略されている。
ての一例として適用される本発明の実施の形態１の非ゼ
ロクロス型のラテラル型フォトトライアックについて説
明すると、本実施の形態１のフォトトライアックにおい
ては、基本的には図６を参照して説明した従来のフォト
トライアックと同様にＮ型基板１、アノード領域２1，
２2、ゲート領域３1，３2、抵抗領域４1，４2、カソー
ド領域５1，５2、ゲートコンタクト部６1，６2およびチ
ャンネルストッパ領域７を有している。こうした各領域
の形成などは周知の半導体製造プロセスで可能であるか
ら、その形成のためのプロセスについての説明は省略す
る。なお、この基板１にはそれら領域上の絶縁膜の図示
は省略されている。
【００１７】次に、本実施の形態１のフォトトライアッ
クの平面的な配置構成について説明すると、チャンネル
ＣＨ1はチップの右側のアノード領域２1、チップ左側の
ゲート領域３1、抵抗領域４1、カソード領域５1を有
し、アノード領域２1はチャンネルストッパ領域７近傍
に平行に沿う図上縦長の矩形形状に形成されている。ゲ
ート領域３1はアノード領域２1より大きな面積でこのア
ノード領域２1に平行に沿う図上縦長の矩形形状でアノ
ード領域２1から一定の距離を隔てたところに配置形成
されているとともに、左辺と上辺とが交わる頂点近傍に
矩形形状のゲートコンタクト部６1が形成されている。
抵抗領域４1は細長いＬ型形状でチャンネルＣＨ2側のア
ノード領域２2とゲート領域３1との間に形成されてい
る。チャンネルＣＨ2はチップの左側のアノード領域
２2、チップ右側のゲート領域３2、抵抗領域４2、カソ
ード領域５2を有し、アノード領域２2はチャンネルスト
ッパ領域７近傍に平行に沿う図上縦長の矩形形状に形成
されている。ゲート領域３2はアノード領域２2より大き
な面積でこのアノード領域２2に平行に沿う図上縦長の
矩形形状でアノード領域２2から一定の距離を隔てたと
ころに配置形成されているとともに、右辺と上辺とが交
わる頂点近傍に矩形形状のゲートコンタクト部６2が形
成されている。抵抗領域４2は細長いＬ型形状でチャン
ネルＣＨ1のアノード領域２1とゲート領域３2との間に
形成されている。
クの平面的な配置構成について説明すると、チャンネル
ＣＨ1はチップの右側のアノード領域２1、チップ左側の
ゲート領域３1、抵抗領域４1、カソード領域５1を有
し、アノード領域２1はチャンネルストッパ領域７近傍
に平行に沿う図上縦長の矩形形状に形成されている。ゲ
ート領域３1はアノード領域２1より大きな面積でこのア
ノード領域２1に平行に沿う図上縦長の矩形形状でアノ
ード領域２1から一定の距離を隔てたところに配置形成
されているとともに、左辺と上辺とが交わる頂点近傍に
矩形形状のゲートコンタクト部６1が形成されている。
抵抗領域４1は細長いＬ型形状でチャンネルＣＨ2側のア
ノード領域２2とゲート領域３1との間に形成されてい
る。チャンネルＣＨ2はチップの左側のアノード領域
２2、チップ右側のゲート領域３2、抵抗領域４2、カソ
ード領域５2を有し、アノード領域２2はチャンネルスト
ッパ領域７近傍に平行に沿う図上縦長の矩形形状に形成
されている。ゲート領域３2はアノード領域２2より大き
な面積でこのアノード領域２2に平行に沿う図上縦長の
矩形形状でアノード領域２2から一定の距離を隔てたと
ころに配置形成されているとともに、右辺と上辺とが交
わる頂点近傍に矩形形状のゲートコンタクト部６2が形
成されている。抵抗領域４2は細長いＬ型形状でチャン
ネルＣＨ1のアノード領域２1とゲート領域３2との間に
形成されている。
【００１８】そして、本実施の形態１においては、ま
ず、チャンネルＣＨ1のカソード領域５1が略Ｃ形状をな
す細幅のパターンでもってゲート領域３1の左辺と上辺
と下辺それぞれの近傍に沿うようにゲート領域３1の内
側に沿いその両端それぞれが右辺の上端寄りと下端寄り
とに位置することで発光素子２０とは平面方向に重なら
ないように、つまり、チップの中央部を除きゲート領域
３1の内側に沿って形成されている。また、チャンネル
ＣＨ2のカソード領域５2が、略逆Ｃ形状をなす細幅のパ
ターンでもってゲート領域３2の右辺と上辺と下辺それ
ぞれの近傍に沿うようにゲート領域３2の内側に沿いそ
の両端が左辺の上端寄りと下端寄りとに位置することで
発光素子２０とは平面方向に重ならないように、つま
り、チップの中央部を除きゲート領域３2の内側に沿っ
て形成されている。
ず、チャンネルＣＨ1のカソード領域５1が略Ｃ形状をな
す細幅のパターンでもってゲート領域３1の左辺と上辺
と下辺それぞれの近傍に沿うようにゲート領域３1の内
側に沿いその両端それぞれが右辺の上端寄りと下端寄り
とに位置することで発光素子２０とは平面方向に重なら
ないように、つまり、チップの中央部を除きゲート領域
３1の内側に沿って形成されている。また、チャンネル
ＣＨ2のカソード領域５2が、略逆Ｃ形状をなす細幅のパ
ターンでもってゲート領域３2の右辺と上辺と下辺それ
ぞれの近傍に沿うようにゲート領域３2の内側に沿いそ
の両端が左辺の上端寄りと下端寄りとに位置することで
発光素子２０とは平面方向に重ならないように、つま
り、チップの中央部を除きゲート領域３2の内側に沿っ
て形成されている。
【００１９】本実施の形態１のフォトトライアックにお
いては、このようなカソード領域５1，５2の配置形成に
よって、ゲート領域３1，３2に対する発光素子２０から
の光はカソード領域５1，５2によって邪魔されることが
なくなりりゲート領域３1，３2で入力されやすくなり、
その結果、光感度が向上することになる。その場合、カ
ソード領域５1，５2の面積を小さくしていないからパル
スノイズ耐量もほぼ従来程度に維持できるとともに、さ
らにカソード領域５1，５2をゲート領域３1，３2内のチ
ップ中央部を除いた領域に形成しているから、動作距離
も従来程度となり、結果、動作電圧についても従来程度
に維持することができる。また、光感度を向上させるの
にチップサイズを大きくしていないから、フォトトライ
アックの製造コストが高くつくことがないという効果を
得られる。
いては、このようなカソード領域５1，５2の配置形成に
よって、ゲート領域３1，３2に対する発光素子２０から
の光はカソード領域５1，５2によって邪魔されることが
なくなりりゲート領域３1，３2で入力されやすくなり、
その結果、光感度が向上することになる。その場合、カ
ソード領域５1，５2の面積を小さくしていないからパル
スノイズ耐量もほぼ従来程度に維持できるとともに、さ
らにカソード領域５1，５2をゲート領域３1，３2内のチ
ップ中央部を除いた領域に形成しているから、動作距離
も従来程度となり、結果、動作電圧についても従来程度
に維持することができる。また、光感度を向上させるの
にチップサイズを大きくしていないから、フォトトライ
アックの製造コストが高くつくことがないという効果を
得られる。
【００２０】なお、本発明においては、要するにカソー
ド領域５1，５2がチップ中央部を除いたゲート領域
３1，３2内に形成されればよいから、実施の形態２とし
て図２で示すようにチャンネルＣＨ1側でのカソード領
域５1についてはゲート領域３1の左辺と上辺との交点で
ある頂点近傍にゲートコンタクト部６1を形成し、この
ゲートコンタクト部６1を避けるように、つまりゲート
コンタクト部６1の内側に細長い線状のカソード領域５1
を形成し、チャンネルＣＨ2側でのカソード領域５2につ
いてはゲート領域３2の右辺と上辺との交点である頂点
近傍にゲートコンタクト部６2があり、このゲートコン
タクト部６2を避けるように、つまりゲートコンタクト
部６2の内側に細長い線状のカソード領域５2を形成して
も構わない。
ド領域５1，５2がチップ中央部を除いたゲート領域
３1，３2内に形成されればよいから、実施の形態２とし
て図２で示すようにチャンネルＣＨ1側でのカソード領
域５1についてはゲート領域３1の左辺と上辺との交点で
ある頂点近傍にゲートコンタクト部６1を形成し、この
ゲートコンタクト部６1を避けるように、つまりゲート
コンタクト部６1の内側に細長い線状のカソード領域５1
を形成し、チャンネルＣＨ2側でのカソード領域５2につ
いてはゲート領域３2の右辺と上辺との交点である頂点
近傍にゲートコンタクト部６2があり、このゲートコン
タクト部６2を避けるように、つまりゲートコンタクト
部６2の内側に細長い線状のカソード領域５2を形成して
も構わない。
【００２１】なお、本発明においては、実施の形態３と
して図３で示すようにチャンネルＣＨ1ではゲート領域
３1の上辺側でカソード領域５1の面積を大きくし、また
チャンネルＣＨ2ではゲート領域３2の上辺側でカソード
領域５2の面積を大きくしてパルスノイズ耐量を向上さ
せるようにしても構わない。こうした場合では、カソー
ド領域５1，５2の面積が大きくなるものの、カソード領
域５1，５2がゲート領域３1，３2への光信号の入力効率
を低下させることなくパルスノイズ耐量を向上できると
いう効果がある。
して図３で示すようにチャンネルＣＨ1ではゲート領域
３1の上辺側でカソード領域５1の面積を大きくし、また
チャンネルＣＨ2ではゲート領域３2の上辺側でカソード
領域５2の面積を大きくしてパルスノイズ耐量を向上さ
せるようにしても構わない。こうした場合では、カソー
ド領域５1，５2の面積が大きくなるものの、カソード領
域５1，５2がゲート領域３1，３2への光信号の入力効率
を低下させることなくパルスノイズ耐量を向上できると
いう効果がある。
【００２２】また、本発明においては、実施の形態４と
して図４ａ，ｂで示すようにゲート領域３1，３2内それ
ぞれのカソード領域５1，５2内にゲート領域を部分的に
臨ませる矩形領域３1’，３2’を形成し、この矩形領域
３1’，３2’のゲート領域内に絶縁膜８に開口されてな
るゲートコンタクト部６1，６2をそれぞれ形成しても構
わない。実施の形態４においても実施の形態３と同様に
してカソード領域の面積を大きくとれるので、光感度を
向上しつつパルスノイズ耐量が改善されるという作用効
果がある。
して図４ａ，ｂで示すようにゲート領域３1，３2内それ
ぞれのカソード領域５1，５2内にゲート領域を部分的に
臨ませる矩形領域３1’，３2’を形成し、この矩形領域
３1’，３2’のゲート領域内に絶縁膜８に開口されてな
るゲートコンタクト部６1，６2をそれぞれ形成しても構
わない。実施の形態４においても実施の形態３と同様に
してカソード領域の面積を大きくとれるので、光感度を
向上しつつパルスノイズ耐量が改善されるという作用効
果がある。
【００２３】なお、従来のフォトトライアックと本発明
のフォトトライアックそれぞれのチップサイズを同一と
した場合のそれぞれの性能について、従来のフォトトラ
イアックの場合では、最小トリガ電流６．１ｍＡ、動作
電圧１．５５Ｖ、パルスノイズ耐量８５０〜９００であ
ったが、本発明のフォトトライアックでは最小トリガ電
流５．５ｍＡ、動作電圧１．５７Ｖ、パルスノイズ耐量
８５０〜９５０であったので、本発明では、動作電圧と
パルスノイズ耐量を従来とほぼ同程度に維持しつつ、光
感度が向上していることが明らかである。
のフォトトライアックそれぞれのチップサイズを同一と
した場合のそれぞれの性能について、従来のフォトトラ
イアックの場合では、最小トリガ電流６．１ｍＡ、動作
電圧１．５５Ｖ、パルスノイズ耐量８５０〜９００であ
ったが、本発明のフォトトライアックでは最小トリガ電
流５．５ｍＡ、動作電圧１．５７Ｖ、パルスノイズ耐量
８５０〜９５０であったので、本発明では、動作電圧と
パルスノイズ耐量を従来とほぼ同程度に維持しつつ、光
感度が向上していることが明らかである。
【００２４】なお、本発明のカソード領域５1，５2の形
状でチャンネルＣＨ1側では図１ないし図４でいう平面
Ｃ形状、チャンネルＣＨ2側では平面逆Ｃ形状であった
が、この形状はアルファベットのＣそのものの形状だけ
に限定するものでは決してなく、近似的にこれに類似し
た形状も含むものであり、全体的に曲線形状ばかりでな
く途中部分に角部があったり折り曲がったりしたり、さ
らには面積が部分的に増大減少していても構わない。
状でチャンネルＣＨ1側では図１ないし図４でいう平面
Ｃ形状、チャンネルＣＨ2側では平面逆Ｃ形状であった
が、この形状はアルファベットのＣそのものの形状だけ
に限定するものでは決してなく、近似的にこれに類似し
た形状も含むものであり、全体的に曲線形状ばかりでな
く途中部分に角部があったり折り曲がったりしたり、さ
らには面積が部分的に増大減少していても構わない。
【００２５】
【発明の効果】以上のように本発明によれば次の効果を
得られる。
得られる。
【００２６】請求項１の本発明によれば、半導体基板内
の両側領域それぞれにアノード領域、ゲート領域、カソ
ード領域および抵抗領域からなるチャンネルを少なくと
も２つ有し、各チャンネルそれぞれのアノード領域はチ
ャンネルストッパ領域寄り側に形成され、各チャンネル
それぞれのゲート領域は前記対応するアノード領域と半
導体基板中央側との間に形成され、かつ、各チャンネル
それぞれのカソード領域はそれぞれのゲート領域内でか
つ光信号の入光領域外に形成されているので、ゲート領
域には光信号がカソード領域に邪魔されることなく入光
できる結果、光感度が向上する。
の両側領域それぞれにアノード領域、ゲート領域、カソ
ード領域および抵抗領域からなるチャンネルを少なくと
も２つ有し、各チャンネルそれぞれのアノード領域はチ
ャンネルストッパ領域寄り側に形成され、各チャンネル
それぞれのゲート領域は前記対応するアノード領域と半
導体基板中央側との間に形成され、かつ、各チャンネル
それぞれのカソード領域はそれぞれのゲート領域内でか
つ光信号の入光領域外に形成されているので、ゲート領
域には光信号がカソード領域に邪魔されることなく入光
できる結果、光感度が向上する。
【００２７】請求項２の発明によれば、前記カソード領
域が対応する前記半導体基板中央部側に位置するゲート
領域を除いて形成されているので、さらに高効率で光感
度が向上する。
域が対応する前記半導体基板中央部側に位置するゲート
領域を除いて形成されているので、さらに高効率で光感
度が向上する。
【００２８】請求項３の発明によれば、前記各チャンネ
ルのゲート領域それぞれはそれの内側端縁が半導体基板
を２分する両側で互いに対向した平面略矩形形状であ
り、前記カソード領域それぞれはパルスノイズ耐量の向
上を目的とした部分的に大きな面積形状を有しているの
で、パルスノイズ耐量を従来程度に維持させつつ光感度
を向上させることができる。
ルのゲート領域それぞれはそれの内側端縁が半導体基板
を２分する両側で互いに対向した平面略矩形形状であ
り、前記カソード領域それぞれはパルスノイズ耐量の向
上を目的とした部分的に大きな面積形状を有しているの
で、パルスノイズ耐量を従来程度に維持させつつ光感度
を向上させることができる。
【００２９】請求項４の発明によれば、前記各チャンネ
ルのカソード領域それぞれは動作電圧を抑制することを
目的として半導体基板中央部側のゲート領域を除く平面
略Ｃまたは逆Ｃ形状にされているので、動作電圧を従来
程度に維持させつつ光感度を向上させることができる。
ルのカソード領域それぞれは動作電圧を抑制することを
目的として半導体基板中央部側のゲート領域を除く平面
略Ｃまたは逆Ｃ形状にされているので、動作電圧を従来
程度に維持させつつ光感度を向上させることができる。
【図１】本発明の実施形態１に係るラテラル型フォトト
ライアックの平面構成図。
ライアックの平面構成図。
【図２】本発明の実施の形態２に係るラテラル型フォト
トライアックの平面構成図。
トライアックの平面構成図。
【図３】本発明の実施の形態３に係るラテラル型フォト
トライアックの平面構成図。
トライアックの平面構成図。
【図４】本発明の実施の形態４に係るラテラル型フォト
トライアックを示し、（ａ）はその平面構成図、（ｂ）
は（ａ）のａーａ線に沿う断面図。
トライアックを示し、（ａ）はその平面構成図、（ｂ）
は（ａ）のａーａ線に沿う断面図。
【図５】フォトトライアックと発光素子との配置関係を
示す側面図。
示す側面図。
【図６】従来のラテラル型フォトトライアックの平面構
成図。
成図。
【図７】図６のフォトトライアックの等価回路図。
【図８】フォトトライアックにおけるカソード領域／ゲ
ート領域面積比と最小トリガ電流との関係図。
ート領域面積比と最小トリガ電流との関係図。
【図９】フォトトライアックにおけるカソード領域／ゲ
ート領域面積比とパルスノイズ耐量との関係図。
ート領域面積比とパルスノイズ耐量との関係図。
【図１０】フォトトライアックにおける動作距離と動作
電圧との関係図。
電圧との関係図。
１ Ｎ型基板 ２1，２2 アノード領域 ３1，３2 ゲート領域 ４1，４2 抵抗領域 ５1，５2 カソード領域
Claims (4)
- 【請求項１】 半導体基板内の両側領域それぞれにアノ
ード領域、ゲート領域、カソード領域および抵抗領域か
らなるチャンネルを少なくとも２つ有し、各チャンネル
それぞれのアノード領域はチャンネルストッパ領域寄り
側に形成され、各チャンネルそれぞれのゲート領域は前
記対応するアノード領域と半導体基板中央側との間に形
成され、かつ、各チャンネルそれぞれのカソード領域は
それぞれのゲート領域内でかつ光信号の入光領域外に形
成されていることを特徴とするプレーナ型半導体素子。 - 【請求項２】 前記カソード領域が対応する前記半導体
基板中央部側に位置するゲート領域を除いて形成されて
いることを特徴とする請求項１記載のプレーナ型半導体
素子。 - 【請求項３】 前記各チャンネルのゲート領域それぞれ
はそれの内側端縁が半導体基板を２分する両側で互いに
対向した平面略矩形形状であり、かつ、前記カソード領
域それぞれはパルスノイズ耐量の向上を目的とした部分
的に大きな面積形状を有していることを特徴とする請求
項１または２記載のプレーナ型半導体素子。 - 【請求項４】 前記各チャンネルのカソード領域それぞ
れは動作電圧を抑制することを目的として半導体基板中
央部側のゲート領域を除く平面略Ｃまたは逆Ｃ形状にさ
れていることを特徴とする請求項１ないし３いずれか記
載のプレーナ型半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9007477A JPH10209431A (ja) | 1997-01-20 | 1997-01-20 | プレーナ型半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9007477A JPH10209431A (ja) | 1997-01-20 | 1997-01-20 | プレーナ型半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209431A true JPH10209431A (ja) | 1998-08-07 |
Family
ID=11666862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9007477A Pending JPH10209431A (ja) | 1997-01-20 | 1997-01-20 | プレーナ型半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10209431A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100440511C (zh) * | 2004-03-17 | 2008-12-03 | 夏普株式会社 | 双向光控晶闸管芯片、光起弧耦合器及固体继电器 |
-
1997
- 1997-01-20 JP JP9007477A patent/JPH10209431A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100440511C (zh) * | 2004-03-17 | 2008-12-03 | 夏普株式会社 | 双向光控晶闸管芯片、光起弧耦合器及固体继电器 |
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