JPH0442919Y2 - - Google Patents
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- JPH0442919Y2 JPH0442919Y2 JP1986106668U JP10666886U JPH0442919Y2 JP H0442919 Y2 JPH0442919 Y2 JP H0442919Y2 JP 1986106668 U JP1986106668 U JP 1986106668U JP 10666886 U JP10666886 U JP 10666886U JP H0442919 Y2 JPH0442919 Y2 JP H0442919Y2
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- JP
- Japan
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- region
- semiconductor region
- semiconductor
- type
- main surface
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、横方向リーチスルー型アバランシエ
ダイオードを内蔵したトランジスタの構造に関す
る。
ダイオードを内蔵したトランジスタの構造に関す
る。
ダーリントントランジスタを第４図〜第６図に
示す如く構成することは公知である。図におい
て、１はシリコンから成る半導体基板、２はコレ
クタ低抵抗領域となるn+型領域、３はコレクタ
高抵抗領域となるn-型領域、４はベース領域と
なるｐ型領域、５は駆動段トランジスタTr1のエ
ミツタ領域となるn+型領域、６は出力段トラン
ジスタTr2のエミツタ領域となるn+型領域、７は
周辺領域となるn+型領域、８はSiO2膜である。
ｐ型領域４とn+型領域５，６，７は不純物拡散
で形成されている。９，１０，１１は、Alから
成る電極で、９はダーリントントランジスタのベ
ース電極、１０は駆動段トランジスタTr1のエミ
ツタと出力段トランジスタTr2のベースを接続す
る電極、１１はダーリントントランジスタのエミ
ツタ電極である。１２はTi−Ni−Agの三層構造
から成るダーリントントランジスタのコレクタ電
極である。なお第４図においては、SiO2膜８は
透明であるかのように描いており、電極９，１
０，１１には斜線を付して他と区別した。
示す如く構成することは公知である。図におい
て、１はシリコンから成る半導体基板、２はコレ
クタ低抵抗領域となるn+型領域、３はコレクタ
高抵抗領域となるn-型領域、４はベース領域と
なるｐ型領域、５は駆動段トランジスタTr1のエ
ミツタ領域となるn+型領域、６は出力段トラン
ジスタTr2のエミツタ領域となるn+型領域、７は
周辺領域となるn+型領域、８はSiO2膜である。
ｐ型領域４とn+型領域５，６，７は不純物拡散
で形成されている。９，１０，１１は、Alから
成る電極で、９はダーリントントランジスタのベ
ース電極、１０は駆動段トランジスタTr1のエミ
ツタと出力段トランジスタTr2のベースを接続す
る電極、１１はダーリントントランジスタのエミ
ツタ電極である。１２はTi−Ni−Agの三層構造
から成るダーリントントランジスタのコレクタ電
極である。なお第４図においては、SiO2膜８は
透明であるかのように描いており、電極９，１
０，１１には斜線を付して他と区別した。
第６図はこのダーリントントランジスタの等価
回路を示す。抵抗R1，R2は温度安定性を高める
ために一般的に接続されるものである。R1は、
n+型領域５とｐ型領域４とを短絡している電極
１０とベース電極９との間のｐ型領域４の抵抗に
よつて得られる。R2は出力段トランジスタのエ
ミツタ領域となるn+型領域６の中に島状に露出
しているｐ型領域４の一部４ａに延在するエミツ
タ電極１１と電極１０との間のｐ型領域４の抵抗
によつて得られる。保護用ダイオードＤはダーリ
ントントランジスタのコレクタＣとベースＢとの
間に所定値以上の電圧が印加されることを防ぐも
のであり、ｐ型領域４−n-型領域３−n+型領域
７ａによつて横方向に形成されている。ただし、
n+型領域７ａとコレクタ電極１２の間はn-型領
域３とn+型領域２によつて縦方向に接続される。
回路を示す。抵抗R1，R2は温度安定性を高める
ために一般的に接続されるものである。R1は、
n+型領域５とｐ型領域４とを短絡している電極
１０とベース電極９との間のｐ型領域４の抵抗に
よつて得られる。R2は出力段トランジスタのエ
ミツタ領域となるn+型領域６の中に島状に露出
しているｐ型領域４の一部４ａに延在するエミツ
タ電極１１と電極１０との間のｐ型領域４の抵抗
によつて得られる。保護用ダイオードＤはダーリ
ントントランジスタのコレクタＣとベースＢとの
間に所定値以上の電圧が印加されることを防ぐも
のであり、ｐ型領域４−n-型領域３−n+型領域
７ａによつて横方向に形成されている。ただし、
n+型領域７ａとコレクタ電極１２の間はn-型領
域３とn+型領域２によつて縦方向に接続される。
保護ダイオードＤを構成するためのn+型領域
７ａは、周辺のn+型領域７の一部であつて、平
面形状四辺形（正方形）の半導体基板１の第１の
辺１３に沿つて設けられている。すなわち、第１
の辺１３に沿うn+型領域７ａとｐ型領域４との
間のn-型領域３の幅l1が、第２、第３及び第４の
辺１４，１５，１６に沿うn+型領域７とｐ型領
域４との間のn-型領域４の幅よりも狭く設定さ
れている。
７ａは、周辺のn+型領域７の一部であつて、平
面形状四辺形（正方形）の半導体基板１の第１の
辺１３に沿つて設けられている。すなわち、第１
の辺１３に沿うn+型領域７ａとｐ型領域４との
間のn-型領域３の幅l1が、第２、第３及び第４の
辺１４，１５，１６に沿うn+型領域７とｐ型領
域４との間のn-型領域４の幅よりも狭く設定さ
れている。
上述の様な保護ダイオードＤを含むダーリント
ントランジスタのコレクタ・ベース間に逆方向電
圧を印加すると、空間電荷層がｐ型領域４側から
n-型領域３に延びる。逆方向電圧を高めていく
と、ある電圧値で空間電荷層は幅l1の部分でn+型
領域７ａに到達する。更に逆方向電圧を高める
と、ｐ型領域４とn+型領域７ａの間における空
間電荷層内の電界強度が幅l1の部分で急速に高ま
つて、臨界値を越え、いわゆるリーチスリー型の
アバランシエブレークダウンを起す。このときの
ブレークダウン電圧VBは、n+型領域７ａとｐ型
領域４の深さ、n-型領域３の比抵抗（不純物濃
度）、およびn-型領域３の幅l1によつて主として
決定される。
ントランジスタのコレクタ・ベース間に逆方向電
圧を印加すると、空間電荷層がｐ型領域４側から
n-型領域３に延びる。逆方向電圧を高めていく
と、ある電圧値で空間電荷層は幅l1の部分でn+型
領域７ａに到達する。更に逆方向電圧を高める
と、ｐ型領域４とn+型領域７ａの間における空
間電荷層内の電界強度が幅l1の部分で急速に高ま
つて、臨界値を越え、いわゆるリーチスリー型の
アバランシエブレークダウンを起す。このときの
ブレークダウン電圧VBは、n+型領域７ａとｐ型
領域４の深さ、n-型領域３の比抵抗（不純物濃
度）、およびn-型領域３の幅l1によつて主として
決定される。
ところで、不純物拡散により形成済みのｐ型領
域４のパターンを基準にしてn+型領域７ａを形
成するときのフオトマスクアライメントの位置合
わせ加工精度によつて、幅l1に一定の誤差△ｌが
生じることは避けられず、l1＝ｌ±△ｌ（ｌは設
計値）となる。今、最大偏差（誤差）を±△lMと
すれば、−△lMから＋△lMまでの２△lMの範囲内の
誤差を有してl1がバラツクことになる。したがつ
て、ブレークダウン電圧VBの誤差も２△lMに対
応して生じる。例えば、n+型領域７の深さが
15μm、n-型領域３の不純物濃度が約1014個／cm3、
ｐ型領域４の表面不純物濃度が約1018／cm3、ｐ型
領域の深さが30μm、ｌが55μmにおいて、フオト
マスクアライメントの位置合わせ精度±5μmの場
合、ブレークダウン電圧VBは400±105（Ｖ）とな
つた。このため、保護ダイオードＤのブレークダ
ウン電圧VBに対する要求が厳しい場合（VBの許
容誤差が小さい場合）、特性チエツクの段階で不
良が多くなつて製造歩留りが低下する。
域４のパターンを基準にしてn+型領域７ａを形
成するときのフオトマスクアライメントの位置合
わせ加工精度によつて、幅l1に一定の誤差△ｌが
生じることは避けられず、l1＝ｌ±△ｌ（ｌは設
計値）となる。今、最大偏差（誤差）を±△lMと
すれば、−△lMから＋△lMまでの２△lMの範囲内の
誤差を有してl1がバラツクことになる。したがつ
て、ブレークダウン電圧VBの誤差も２△lMに対
応して生じる。例えば、n+型領域７の深さが
15μm、n-型領域３の不純物濃度が約1014個／cm3、
ｐ型領域４の表面不純物濃度が約1018／cm3、ｐ型
領域の深さが30μm、ｌが55μmにおいて、フオト
マスクアライメントの位置合わせ精度±5μmの場
合、ブレークダウン電圧VBは400±105（Ｖ）とな
つた。このため、保護ダイオードＤのブレークダ
ウン電圧VBに対する要求が厳しい場合（VBの許
容誤差が小さい場合）、特性チエツクの段階で不
良が多くなつて製造歩留りが低下する。
保護ダイオードＤを半導体基板の縦方向に形成
すれば、ブレークダウン電圧VBの誤差を小さく
できるが、製造及び構造が複雑になる。この例の
ように保護ダイオードＤを横方向に形成すると、
n+型領域７ａをn+型領域５，６と同時に不純物
拡散で形成すればよいので、製造及び構造が単純
になる。
すれば、ブレークダウン電圧VBの誤差を小さく
できるが、製造及び構造が複雑になる。この例の
ように保護ダイオードＤを横方向に形成すると、
n+型領域７ａをn+型領域５，６と同時に不純物
拡散で形成すればよいので、製造及び構造が単純
になる。
そこで本考案の目的は、トランジスタチツプに
保護ダイオードとして内蔵させた横方向リーチス
ルー型アバランシエダイオードのブレークダウン
電圧VBのバラツキを従来より低減させることに
ある。
保護ダイオードとして内蔵させた横方向リーチス
ルー型アバランシエダイオードのブレークダウン
電圧VBのバラツキを従来より低減させることに
ある。
上記目的を達成するための本考案は、実施例を
示す図面の符号を参照して説明すると、第１、第
２、第３及び第４の辺１３，１４，１５，１６か
ら成る正方形又は長方形の主面を有する半導体基
板１内に少なくとも第１、第２、第３、第４及び
第５の半導体領域３，４，５，７ａ，６が設けら
れ、前記第１、第３、第４及び第５の半導体領域
３，５，７ａ，６が一方の導電型、前記第２の半
導体領域４が前記一方の導電型と反対の他方の導
電型に形成され、前記第１の半導体領域３が前記
主面に露出する部分と前記主面に平行に延びてい
る部分とを有し、前記第２の半導体領域４が前記
第１の半導体領域３内に設けられ、前記第３及び
第５の半導体領域５，６が前記第２の半導体領域
４内に設けられ、前記第４の半導体領域７ａが前
記主面において前記第２の半導体領域４との間に
帯状の前記第１の半導体領域３が介在するように
前記第１の半導体領域３内に設けられ且つ前記第
１の半導体領域３よりも高い不純物濃度を有し、
前記第１の半導体領域３をコレクタ領域、前記第
２の半導体領域４をベース領域、前記第３の半導
体領域５をエミツタ領域とする第１のトランジス
タと、前記第１の半導体領域３をコレクタ領域、
前記第２の半導体領域４をベース領域、前記第５
の半導体領域６をエミツタ領域とする第２のトラ
ンジスタとが構成されたダーリントントランジス
タ構成の複合半導体装置において、前記主面の前
記第１の辺１３の中心とこの第１の辺１３に対向
する前記第３の辺１５の中心とを結ぶ仮想直線を
中心にして前記第１、第２、第３、第４及び第５
の半導体領域３，４，５，７ａ，６が実質的に対
称に配置されており、前記第３の半導体領域５が
前記仮想直線上において前記第１の辺１３と前記
第５の半導体領域６との間に配置されており、横
方向リーチスルー型アバランシエダイオードを得
るための前記第４の半導体領域７ａが前記主面に
おいて前記第３の半導体領域５と前記第５の半導
体領域６との内のいずれか一方と前記第２及び第
４の辺１４，１６との間に夫々設けられており、
前記第４の半導体領域７ａと前記第２の半導体領
域４との間に前記第１の半導体領域３の幅狭部分
が設けられていることを特徴とする複合半導体装
置に係わるものである。
示す図面の符号を参照して説明すると、第１、第
２、第３及び第４の辺１３，１４，１５，１６か
ら成る正方形又は長方形の主面を有する半導体基
板１内に少なくとも第１、第２、第３、第４及び
第５の半導体領域３，４，５，７ａ，６が設けら
れ、前記第１、第３、第４及び第５の半導体領域
３，５，７ａ，６が一方の導電型、前記第２の半
導体領域４が前記一方の導電型と反対の他方の導
電型に形成され、前記第１の半導体領域３が前記
主面に露出する部分と前記主面に平行に延びてい
る部分とを有し、前記第２の半導体領域４が前記
第１の半導体領域３内に設けられ、前記第３及び
第５の半導体領域５，６が前記第２の半導体領域
４内に設けられ、前記第４の半導体領域７ａが前
記主面において前記第２の半導体領域４との間に
帯状の前記第１の半導体領域３が介在するように
前記第１の半導体領域３内に設けられ且つ前記第
１の半導体領域３よりも高い不純物濃度を有し、
前記第１の半導体領域３をコレクタ領域、前記第
２の半導体領域４をベース領域、前記第３の半導
体領域５をエミツタ領域とする第１のトランジス
タと、前記第１の半導体領域３をコレクタ領域、
前記第２の半導体領域４をベース領域、前記第５
の半導体領域６をエミツタ領域とする第２のトラ
ンジスタとが構成されたダーリントントランジス
タ構成の複合半導体装置において、前記主面の前
記第１の辺１３の中心とこの第１の辺１３に対向
する前記第３の辺１５の中心とを結ぶ仮想直線を
中心にして前記第１、第２、第３、第４及び第５
の半導体領域３，４，５，７ａ，６が実質的に対
称に配置されており、前記第３の半導体領域５が
前記仮想直線上において前記第１の辺１３と前記
第５の半導体領域６との間に配置されており、横
方向リーチスルー型アバランシエダイオードを得
るための前記第４の半導体領域７ａが前記主面に
おいて前記第３の半導体領域５と前記第５の半導
体領域６との内のいずれか一方と前記第２及び第
４の辺１４，１６との間に夫々設けられており、
前記第４の半導体領域７ａと前記第２の半導体領
域４との間に前記第１の半導体領域３の幅狭部分
が設けられていることを特徴とする複合半導体装
置に係わるものである。
本考案においては、対向する２辺１４，１６の
それぞれに沿つて横方向リーチスルー型アバラン
シエダイオードが形成されるため、このダイオー
ドのブレークダウン電圧VBを決定する主パラメ
ータの１つである第１半導体領域３の幅（ダイオ
ードのベース幅）は、フオトマスクアライメント
における位置合わせの基準方向の１つである対向
する他の２辺に沿う方向の距離となる。したがつ
て、対向する２辺のそれぞれに沿うダイオード形
成領域における第１半導体領域３の幅をl2，l3と
すると、l2とl3の一方を大きくすれば他方は小さ
くなる関係にある。すなわち、l2＝ｌ＋△ｌにな
つた時にはl3＝ｌ−△ｌ、逆にl2＝ｌ−△ｌにな
つた時にはl3＝ｌ＋△ｌになる。一方、ブレーク
ダウンは、幅l2とl3の内で狭い方で起る。従つて、
プラスの誤差が発生した方の幅はブレークダウン
に無関係になる。この結果、ブレークダウンに関
係する幅の変化範囲はｌからｌ−△ｌであり、従
来の1/2になる。これはブレークダウン電圧の誤
差（バラツキの範囲）が小さくなることを意味す
る。
それぞれに沿つて横方向リーチスルー型アバラン
シエダイオードが形成されるため、このダイオー
ドのブレークダウン電圧VBを決定する主パラメ
ータの１つである第１半導体領域３の幅（ダイオ
ードのベース幅）は、フオトマスクアライメント
における位置合わせの基準方向の１つである対向
する他の２辺に沿う方向の距離となる。したがつ
て、対向する２辺のそれぞれに沿うダイオード形
成領域における第１半導体領域３の幅をl2，l3と
すると、l2とl3の一方を大きくすれば他方は小さ
くなる関係にある。すなわち、l2＝ｌ＋△ｌにな
つた時にはl3＝ｌ−△ｌ、逆にl2＝ｌ−△ｌにな
つた時にはl3＝ｌ＋△ｌになる。一方、ブレーク
ダウンは、幅l2とl3の内で狭い方で起る。従つて、
プラスの誤差が発生した方の幅はブレークダウン
に無関係になる。この結果、ブレークダウンに関
係する幅の変化範囲はｌからｌ−△ｌであり、従
来の1/2になる。これはブレークダウン電圧の誤
差（バラツキの範囲）が小さくなることを意味す
る。
次に、本考案の実施例に係わるダーリントント
ランジスタを第１図〜第３図及び第６図に基づい
て説明する。但し、第４図及び第５図と共通する
部分には同一符号を付してその説明を省略する。
第１図、第２図及び第３図に示すダーリントント
ランジスタは、従来と同様に第６図の等価回路を
得る様に構成されている。しかし、保護ダイオー
ドＤの形成領域が第４図の従来例と異なり、シリ
コンチツプ１の辺１４，１６に沿つて設けられて
いる。すなわち、駆動段トランジスタTr1のベー
ス領域として機能しているｐ型領域４と辺１４，
１６との間に幅l2、l3のn-型領域３とn+型領域７
ａとが夫々設けられ、ここが保護ダイオードＤと
して機能する様に構成されている。辺１４，１６
に沿う幅l2、l3の領域に保護ダイオード機能を生
じさせるために、設計上（目標値）はｌ＝l2＝l3
＜l1になつている。駆動段トランジスタTr1の両
側に狭い幅l2、l3のn-型領域３を得るために、n+
型領域７ａの幅が他のn+型領域７よりも広くな
つている。辺１３に沿つてもn+型領域７が設け
られているので、形の上ではｐ型領域４とn+型
領域７との間にダイオードが形成されているが、
幅l1がl2、l3よりも大きいために、幅l2又はl3の部
分でブレークダウンを起し、幅l1の部分では起さ
ない。
ランジスタを第１図〜第３図及び第６図に基づい
て説明する。但し、第４図及び第５図と共通する
部分には同一符号を付してその説明を省略する。
第１図、第２図及び第３図に示すダーリントント
ランジスタは、従来と同様に第６図の等価回路を
得る様に構成されている。しかし、保護ダイオー
ドＤの形成領域が第４図の従来例と異なり、シリ
コンチツプ１の辺１４，１６に沿つて設けられて
いる。すなわち、駆動段トランジスタTr1のベー
ス領域として機能しているｐ型領域４と辺１４，
１６との間に幅l2、l3のn-型領域３とn+型領域７
ａとが夫々設けられ、ここが保護ダイオードＤと
して機能する様に構成されている。辺１４，１６
に沿う幅l2、l3の領域に保護ダイオード機能を生
じさせるために、設計上（目標値）はｌ＝l2＝l3
＜l1になつている。駆動段トランジスタTr1の両
側に狭い幅l2、l3のn-型領域３を得るために、n+
型領域７ａの幅が他のn+型領域７よりも広くな
つている。辺１３に沿つてもn+型領域７が設け
られているので、形の上ではｐ型領域４とn+型
領域７との間にダイオードが形成されているが、
幅l1がl2、l3よりも大きいために、幅l2又はl3の部
分でブレークダウンを起し、幅l1の部分では起さ
ない。
第１図のダーリントントランジスタにおいて、
l2とl3とが目標値通りl2＝l3＝ｌになれば、原理的
にl2とl3との両方の領域でブレークダウンを起す
ことになる。しかし、通常は誤差のためにl2とl3
との間に相違が生じる。この場合には、l2とl3と
の内で幅の狭い方の領域でアバランシエブレーク
ダウンを起す。従つて、ブレークダウン電圧VB
は、l2とl3との内の小さい値に対応して決まる。
l2とl3とが目標値通りl2＝l3＝ｌになれば、原理的
にl2とl3との両方の領域でブレークダウンを起す
ことになる。しかし、通常は誤差のためにl2とl3
との間に相違が生じる。この場合には、l2とl3と
の内で幅の狭い方の領域でアバランシエブレーク
ダウンを起す。従つて、ブレークダウン電圧VB
は、l2とl3との内の小さい値に対応して決まる。
ところで、l2とl3はフオトマスクアラメントに
おける位置合わせの１つの基準方向である辺１
３，１５に沿う方向の距離であるため、一方が大
きくなれば他方は小さくなる関係にある。すなわ
ち、一方のl2に＋△ｌの誤差が生じてl2＝ｌ＋△
ｌとなれば、他方のl3に−△ｌの誤差が生じてl3
＝ｌ−△ｌとなる。そして、ブレークダウン電圧
VBは、l2、l3の内で幅の狭い方で決まる。ブレー
クダウンに関係する幅の誤差範囲はｌからｌ−△
ｌまであり、第４図に比較して1/2になる。ブレ
ークダウン電圧VBの目標値に対する差（偏差）
は幅の変化範囲ｌ−ｌ−△ｌに対応するので、理
論的には第４図の場合の約1/2になる。
おける位置合わせの１つの基準方向である辺１
３，１５に沿う方向の距離であるため、一方が大
きくなれば他方は小さくなる関係にある。すなわ
ち、一方のl2に＋△ｌの誤差が生じてl2＝ｌ＋△
ｌとなれば、他方のl3に−△ｌの誤差が生じてl3
＝ｌ−△ｌとなる。そして、ブレークダウン電圧
VBは、l2、l3の内で幅の狭い方で決まる。ブレー
クダウンに関係する幅の誤差範囲はｌからｌ−△
ｌまであり、第４図に比較して1/2になる。ブレ
ークダウン電圧VBの目標値に対する差（偏差）
は幅の変化範囲ｌ−ｌ−△ｌに対応するので、理
論的には第４図の場合の約1/2になる。
l1、l2、l3の寸法を除いて第４図の従来例の場
合と実質的に同じ条件でダーリントントランジス
タを作り、ブレークダウン電圧VBの最大偏差を
求めたところ、目標値350Vに対して±65Vであ
り、第４図より大幅に小さくなつた。VBの中心
値を従来と同じ400Vにする必要があるときは、
幅の目標値ｌを少し大きくする。これにより、
VB＝400±65Vの特性を得ることができる。
合と実質的に同じ条件でダーリントントランジス
タを作り、ブレークダウン電圧VBの最大偏差を
求めたところ、目標値350Vに対して±65Vであ
り、第４図より大幅に小さくなつた。VBの中心
値を従来と同じ400Vにする必要があるときは、
幅の目標値ｌを少し大きくする。これにより、
VB＝400±65Vの特性を得ることができる。
なお、l2、l3の領域の辺１４，１６に沿う長さ
は、l1の領域の辺１３に沿う長さに比較して短い
が、駆動段トランジスタTr1のベースに向つて大
きな電流が流れることは通常ないので、電流容量
不足の問題は生じない。
は、l1の領域の辺１３に沿う長さに比較して短い
が、駆動段トランジスタTr1のベースに向つて大
きな電流が流れることは通常ないので、電流容量
不足の問題は生じない。
本考案は、上述の実施例に限定されるものでな
く、他の変形例をとることができるものである。
例えば、第１図において、l1＝l2＝l3に設定して
もよい。この様に設定しても、最も狭い幅の部分
でアバランシエブレークダウンが生じることには
変りがなく、変動幅が△ｌよりも大きくなること
はない。また、第６図の出力段トランジスタTr2
のコレクタとベースとの間に保護ダイオードを設
ける場合にも適用可能である。この場合には、
n+型領域６の左右両側のp+型領域４に対して幅
l2，l3に相当する間隔を有して辺１４，１６に沿
うn+型領域７ａを設ける。この場合、更に辺１
５に沿つてl1に相当する幅を有してn+型領域７ａ
を設けてもよい。
く、他の変形例をとることができるものである。
例えば、第１図において、l1＝l2＝l3に設定して
もよい。この様に設定しても、最も狭い幅の部分
でアバランシエブレークダウンが生じることには
変りがなく、変動幅が△ｌよりも大きくなること
はない。また、第６図の出力段トランジスタTr2
のコレクタとベースとの間に保護ダイオードを設
ける場合にも適用可能である。この場合には、
n+型領域６の左右両側のp+型領域４に対して幅
l2，l3に相当する間隔を有して辺１４，１６に沿
うn+型領域７ａを設ける。この場合、更に辺１
５に沿つてl1に相当する幅を有してn+型領域７ａ
を設けてもよい。
本考案によれば、保護ダイオードのブレークダ
ウン電圧VBの目標値に対する変動幅が小さくな
り、許容範囲のブレークダウン電圧VBを有する
トランジスタを高い製造歩留を有して作ることが
可能になる。また、素子パターン配置上の簡単な
変更で実現できる構造であるため、コストアツプ
の要因がない。
ウン電圧VBの目標値に対する変動幅が小さくな
り、許容範囲のブレークダウン電圧VBを有する
トランジスタを高い製造歩留を有して作ることが
可能になる。また、素子パターン配置上の簡単な
変更で実現できる構造であるため、コストアツプ
の要因がない。
第１図は本考案の実施例に係わるダーリントン
トランジスタを示す平面図、第２図は第１図の
−線断面図、第３図は第１図の−線断面
図、第４図は従来のダーリントントランジスタを
示す平面図、第５図は第４図の−線断面図、
第６図は第１図及び第４図のダーリントントラン
ジスタの等価回路図である。 ３……n-型領域、４……ｐ型領域、５……n+
型領域、６……n+型領域、７ａ……n+型領域、
９……ベース電極、１１……エミツタ電極、１２
……コレクタ電極。
トランジスタを示す平面図、第２図は第１図の
−線断面図、第３図は第１図の−線断面
図、第４図は従来のダーリントントランジスタを
示す平面図、第５図は第４図の−線断面図、
第６図は第１図及び第４図のダーリントントラン
ジスタの等価回路図である。 ３……n-型領域、４……ｐ型領域、５……n+
型領域、６……n+型領域、７ａ……n+型領域、
９……ベース電極、１１……エミツタ電極、１２
……コレクタ電極。
Claims (1)
- 【実用新案登録請求の範囲】 第１、第２、第３及び第４の辺１３，１４，１
５，１６から成る正方形又は長方形の主面を有す
る半導体基板１内に少なくとも第１、第２、第
３、第４及び第５の半導体領域３，４，５，７
ａ，６が設けられ、 前記第１、第３、第４及び第５の半導体領域
３，５，７ａ，６が一方の導電型、前記第２の半
導体領域４が前記一方の導電型と反対の他方の導
電型に形成され、 前記第１の半導体領域３が前記主面に露出する
部分と前記主面に平行に延びている部分とを有
し、 前記第２の半導体領域４が前記第１の半導体領
域３内に設けられ、 前記第３及び第５の半導体領域５，６が前記第
２の半導体領域４内に設けられ、 前記第４の半導体領域７ａが前記主面において
前記第２の半導体領域４との間に帯状の前記第１
の半導体領域３が介在するように前記第１の半導
体領域３内に設けられ且つ前記第１の半導体領域
３よりも高い不純物濃度を有し、 前記第１の半導体領域３をコレクタ領域、前記
第２の半導体領域４をベース領域、前記第３の半
導体領域５をエミツタ領域とする第１のトランジ
スタと、前記第１の半導体領域３をコレクタ領
域、前記第２の半導体領域４をベース領域、前記
第５の半導体領域６をエミツタ領域とする第２の
トランジスタとが構成されたダーリントントラン
ジスタ構成の複合半導体装置において、 前記主面の前記第１の辺１３の中心とこの第１
の辺１３に対向する前記第３の辺１５の中心とを
結ぶ仮想直線を中心にして前記第１、第２、第
３、第４及び第５の半導体領域３，４，５，７
ａ，６が実質的に対称に配置されており、 前記第３の半導体領域５が前記仮想直線上にお
いて前記第１の辺１３と前記第５の半導体領域６
との間に配置されており、 横方向リーチスルー型アバランシエダイオード
を得るための前記第４の半導体領域７ａが前記主
面において前記第３の半導体領域５と前記第５の
半導体領域６との内のいずれか一方と前記第２及
び第４の辺１４，１６との間に夫々設けられてお
り、 前記第４の半導体領域７ａと前記第２の半導体
領域４との間に前記第１の半導体領域３の幅狭部
分が設けられていることを特徴とする複合半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986106668U JPH0442919Y2 (ja) | 1986-07-11 | 1986-07-11 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986106668U JPH0442919Y2 (ja) | 1986-07-11 | 1986-07-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6315067U JPS6315067U (ja) | 1988-02-01 |
| JPH0442919Y2 true JPH0442919Y2 (ja) | 1992-10-12 |
Family
ID=30982236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986106668U Expired JPH0442919Y2 (ja) | 1986-07-11 | 1986-07-11 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442919Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0638419B2 (ja) * | 1984-01-25 | 1994-05-18 | 三菱電機株式会社 | 半導体装置 |
-
1986
- 1986-07-11 JP JP1986106668U patent/JPH0442919Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6315067U (ja) | 1988-02-01 |
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