JPH1021073A

JPH1021073A - レイテンシ付きロード命令を処理するプロセッサ

Info

Publication number: JPH1021073A
Application number: JP8174761A
Authority: JP
Inventors: Masakazu Ehama; 真和江浜; Koji Hosoki; 浩二細木; Keiji Kojima; 啓二小島; Kiyokazu Nishioka; 清和西岡; Toru Nojiri; 徹野尻
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-07-04
Filing date: 1996-07-04
Publication date: 1998-01-23

Abstract

(57)【要約】【課題】スコアボーディングにおいては、論理回路が大
きくなる。【解決手段】複数のレジスタ状態管理回路２は、バリッ
ドビット格納手段と、ロード命令の対象のレジスタ番号
の格納手段と、レイテンシを格納し１クロックサイクル
ごとにレイテンシをデクリメントするカウンタとを有
し、該カウンタの値が所定値となった時に、バリッドビ
ットが有効な場合はストール信号を出力し、ストール信
号の出力中にバリッドビットが無効となった場合はスト
ール信号の出力を中止する。論理和回路３は、複数の管
理回路２から出力されたストール信号の論理和を算出し
演算器に出力する。シグナルセレクタ１は、ロード命令
が発行されると、バリッドビットが無効の管理回路２
に、ロード命令の対象となるレジスタ番号とレイテンシ
とを格納してバリッドビットを有効にし、書き込みが完
了したレジスタ番号を有する管理回路２のバリッドビッ
トを無効にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パイプライン処理
を行うプロセッサを有する情報処理装置に係わり、プロ
セッサ内部の演算器の中断を出来る限り少なくする機能
を有するプロセッサを有し、ロード命令にレイテンシを
添付することによりプロセッサの回路面積の縮小化可能
な情報処理装置に関する。

【０００２】

【従来の技術】従来、スーパースカラなどのパイプライ
ン処理を行うプロセッサにおいて使用されているロード
命令はレジスタのデータの一貫性を保つため一般的にス
コアボーディングを採用している（「パイプ制御及びレ
ジスタ変換機能を増強したスーパースカラーパイプライ
ン式のプロセッサ」特開平７−１５２５５９号公報）。
スコアボーディングは各レジスタに１ビットのスコアボ
ードを設け、０ならば使用されていないか、ライトバッ
クが完了したことを示す。１であるならば、ロード命令
は発行されたがメモリからのライトバックが未完である
ことを示している。

【０００３】図６は演算器が２個設けられているプロセ
ッサのスコアボーディングを実現するためのブロック図
である。デコーダ１０はロード命令が発行されたとき
に、ロードリクエスト５０とメモリデータが入るレジス
タ番号５２を入力としてフリップフロップ回路１３へセ
ット信号を出力する。出力された信号は、レジスタ番号
５２に対応するフリップフロップにのみに送られるがロ
ードリクエスト５０が入力されていない場合はフリップ
フロップ１３へ信号を出力することはない。デコーダ１
１はライトバック完了５１の信号が入力されたときに、
同時に入力されるレジスタ番号５２をデコードし、フリ
ップフロップ回路１３へリセット信号を出力する。ライ
トバック完了５１の信号が代入されない限りリセット信
号がフロップフロップ回路１３へ出力されることはな
い。また、２つ以上のリセット信号の同時発行はない。
デコーダ１２ａ、１２ｂ、１２ｃ、１２ｄの数およびス
トール判定器１４ａ、１４ｂ、１４ｃ、１４ｄの数は、
図示せぬレジスタファイルから演算器へ同時に読み込む
ことができるファイルの入力数と一致する。デコーダ１
２ａ、１２ｂ、１２ｃ、１２ｄは、入力されたレジスタ
に関してデコードを行い、１ビットのみビットを立て
る。その出力をストール判定器１４ａ、１４ｂ、１４
ｃ、１４ｄに関して各々出力し、その結果の論理和をと
ることによりストール信号５４を生成する。

【０００４】フリップフロップ１３はプロセッサの所有
するレジスタと同数の１ビットフリップフロップ回路で
構成され、セット、リセット端子を持つ。各々のフリッ
プフロップ回路はレジスタと１対１で対応しており、セ
ット信号が入力されると１を保持し、リセット信号が入
力されると０を保持する。保持する内容は常にストール
判定器１４ａ、１４ｂ、１４ｃ、１４ｄへ出力される。

【０００５】

【発明が解決しようとする課題】図６で示したようにス
コアボーディングは、図示せぬレジスタファイルから演
算器へ同時に読み込むことができるファイルの入力数と
同数のデコーダ１２と判定器１４とを必要とする。スト
ール判定器１４ａ、１４ｂ、１４ｃ、１４ｄには２入力
ＡＮＤがレジスタの数だけ存在し、その後ＯＲをとって
いる。今後、演算器に同時に入力されるレジスタファイ
ルからの入力数がさらに増えると考えた場合、回路面積
が膨れ上がる。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、本発明によれば、命令およびデータを保持するメモ
リと、前記命令の内容を保持する命令レジスタと、前記
命令レジスタに格納された命令の演算を行う演算器と、
レジスタファイルと、前記命令レジスタの命令に従いロ
ード要求を出力し、前記演算器で演算を行なうためのデ
ータを前記メモリから読み出し前記レジスタファイルに
一時保管するロードユニットと、前記メモリから命令を
取り出し前記命令レジスタへ命令を出力する命令供給装
置とを備えるプロセッサにおいて、前記ロードユニット
からのロード要求と、ロード命令の対象となるロード先
のレジスタの内容のメモリへの書き込み完了を示す信号
と、ロード命令の対象となるレジスタ番号と、ロード命
令が発行されてから当該レジスタに格納されたデータの
使用が許可されるまでのクロック数を格納するレイテン
シとを入力とし、ロード命令が発行されると、当該ロー
ド命令の対象となるレジスタ番号とレイテンシを保持
し、前記レイテンシを１クロックサイクルごとにデクリ
メントして、デクリメントされたレイテンシが所定の値
となるまでに、前記書き込み完了を示す信号が入力され
ない場合には、前記演算器の動作を中断させる信号であ
るストール信号を前記演算器に対して出力するレイテン
シ制御回路を有することができる。

【０００７】また、前記レイテンシは、前記ロード命令
に含まれており、前記レイテンシ制御回路に入力される
こともできる。

【０００８】さらに、前記レイテンシ制御回路は、自己
が有するデータが有効であるか無効であるかを示すバリ
ッドビットと、ロード命令の対象となるレジスタ番号を
格納する手段と、前記レイテンシを格納して１クロック
サイクルごとに前記レイテンシをデクリメントするカウ
ンタとを有し、該カウンタの値が所定の値となった時
に、前記バリッドビットが有効である場合には、演算器
の動作を中断させる信号であるストール信号を出力し、
該ストール信号の出力中に前記バリッドビットが無効と
なった場合には前記ストール信号の出力を中止する複数
のレジスタ状態管理回路と、該複数のレジスタ状態管理
回路から出力されたストール信号の論理和を算出して演
算器に対して出力する論理和回路と、ロード命令が発行
されると、前記バリッドビットが無効であるレジスタ状
態管理回路に、ロード命令の対象となるレジスタ番号と
レイテンシとを格納してバリッドビットを有効にし、ロ
ード命令の対象となるロード先のレジスタの内容のメモ
リへの書き込みが完了すると、当該書き込みが完了した
レジスタ番号を有するレジスタ状態管理回路のバリッド
ビットを無効にするシグナルセレクタと、を有すること
もできる。

【０００９】さらに、プログラム及びデータを格納する
メモリと、該メモリに格納されたプログラム及びデータ
を取りだして演算や制御を行なうプロセッサと、該プロ
セッサの制御に応じた表示を行うディスプレイと、デー
タを取り込む入力装置と、プロセッサで処理された結果
を出力する出力装置とをバスで接続した情報処理装置に
おいて、前記プロセッサを、レイテンシ付きロード命令
を処理するプロセッサとすることもできる。

【００１０】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。

【００１１】

【表１】

【００１２】表１はこの発明の一実施例に関わるアセン
ブラのコードである。コード先頭のロード命令によって
レジスタ１の示す番地の内容をレジスタ０に入力する。
コード末にあるユーズ命令はロード命令が発行されたレ
ジスタを何らかの形で使用する命令である。ロード命令
とユーズ命令の間はレジスタ０をソースとして使用しな
いことがわかっているならば、ユーズ命令までのレイテ
ンシをロード命令のＮに設定することが出来る。こうす
ることで少なくともユーズ命令が発行されるまでは演算
器が停止することはない。もしユーズ命令が発行される
までに何らかの理由でメモリからのデータの転送が間に
合わなかった場合、演算器が停止される。つまりロード
命令によってデスティネーションとなったレジスタをユ
ーズ命令によってソースとして使用されるまでの間のレ
イテンシをコンパイラにより保障することによって演算
器の停止を防止することが出来る。

【００１３】図１は、本発明の一実施例に関わる情報処
理装置の構成を示すブロック図である。

【００１４】図１に示す情報処理装置は、バス２００に
接続されたメモリ２０１、中央処理装置（ＣＰＵ）２０
２、ディスプレイコントローラ２０３、入出力制御装置
（Ｉ／Ｏ）２０５、Ｉ／Ｏ２０７、Ｉ／Ｏ２０９と、デ
ィスプレイコントローラ２０３に接続されたディスプレ
イ２０４、Ｉ／Ｏ２０５に接続された入力装置２０６、
Ｉ／Ｏ２０７に接続された出力装置２０８、Ｉ／Ｏ２０
９に接続された外部記憶装置２１０とを備える。

【００１５】メモリ２０１は、プログラムやデータを格
納する。ＣＰＵ２０２は、メモリ２０１に格納されたプ
ログラムやデータを取りだして、演算や制御を行なう。
ディスプレイ２０４は、画面に文字や図形を表示する。
入力装置２０６は、情報処理装置内にデータを取り込む
ための装置であり、キャラクタを入力するキーボード、
図形やイラストを入力するイメージスキャナ等である。
出力装置２０８は、情報処理装置で処理された結果を出
力するプリンタ等である。外部記憶装置２１０は、磁気
ディスク、磁気テープ等である。

【００１６】図２は、図１のＣＰＵ２０２内に設けられ
たレイテンシ制御回路２５をとりかこむシステムを示し
ている。命令供給装置２０はメモリ２０１へ対して命令
データの読み出し要求をだし、データを受け取る。受け
取ったデータは命令レジスタ２１ａと命令レジスタ２１
ｂへと送られる。命令供給装置２０から送られたデータ
をもとに演算器２２ａ、２２ｂ、ロードユニット２３、
レジスタファイル２４へ要求を出力する。

【００１７】演算器２２ａ、２２ｂは命令レジスタ２１
ａ、２１ｂからの制御によりレジスタファイル２４から
来るデータの演算を行う。また、レイテンシ制御回路２
５から出力されるストール信号５４により演算を停止す
ることが出来る。この演算器２２ａ、２２ｂから出力さ
れる演算結果はレジスタファイル２４へ書き戻される。
ロードユニット２３は命令レジスタ１、２からのロード
要求によってレイテンシ制御回路２５、メモリ２６へ制
御信号を出力する。レジスタファイル２４は命令レジス
タ２１ａ、２１ｂからの制御信号により演算器２２ａ、
２２ｂに対してレジスタの内容の出力を行ったり、演算
器２２ａ、２２ｂからの演算結果の入力、メモリからの
データの入力を受けたりする。レイテンシ制御回路２５
はロードユニット２３からの制御信号から演算器２２
ａ、２２ｂに対してストール信号５４の出力を行う。メ
モリ２０１は命令供給装置２０からの制御信号とロード
ユニット２３の制御信号により、メモリ２０１内のデー
タを命令供給装置２０やレジスタファイル２４に転送す
る。

【００１８】図３はこの発明の一実施例に関わるレイテ
ンシ制御回路２５の構成図を示している。ロードリクエ
スト５０はロード命令が発行されたことを示す信号であ
る。ライトバック完了５１はロード命令により要求のあ
ったアドレスの内容をレジスタファイルへの書き込みが
完了したことを示す信号である。レジスタ番号５２はロ
ードリクエスト５０、ライトバック完了５１の信号の対
象となるレジスタの番号が入力される。レイテンシ５３
はシステムが保障するレイテンシ数を示したものであ
る。バリッドビットはレジスタ状態管理回路２ａ、２
ｂ、…、２ｎから入力され、ロードリクエスト５０をど
のレジスタ状態管理回路２ａ、２ｂ、…、２ｎに入力す
るかを決定することに用いられる。

【００１９】レジスタ状態管理回路２ａ、２ｂ、…、２
ｎはバリッドビット、レジスタ番号５２、レイテンシカ
ウンタで構成されるものが数個設けられている。バリッ
ドビットは通常無効になっているが、ロードリクエスト
５０がシグナルセレクタ１から入力されることにより有
効に設定される。レジスタ番号５２、レイテンシカウン
タはバリッドビットが有効に設定されるときにシグナル
セレクタ１からの入力により設定される。また、レイテ
ンシカウンタは１クロックサイクルごとにカウントダウ
ンされ、設定値に達したときストール信号５４を論理和
３に対して出力する。論理和３はレジスタ状態管理回路
から出力されるストール信号すべてのＯＲをとり、その
信号を演算器へ対して出力する。ライトバック完了５１
の要求により、同時に入力されるレジスタ番号５２と一
致するレジスタ状態管理回路のバリッドビットを無効に
する。もし、無効になったレジスタ状態管理回路からス
トール信号が出力されていた場合、バリッドビットが無
効になったことからストール信号５４は出力されなくな
る。

【００２０】また、スコアボーディングを示した図６と
比較すると、機能的に図３のロード状態管理ブロック１
００と図６のスコアボードブロック１０２が、図３の論
理和ブロック１０１と図６の論理和ブロック１０４がそ
れぞれ対応している。また、ストール判定ブロック１０
３は図３には無いブロックであり、この部分が回路巨大
化の原因となる。

【００２１】次に動作について説明する。ロード命令の
発行により、ロードリクエスト５０、デスティネーショ
ンとなったレジスタ番号５２、レイテンシ５３がレイテ
ンシ制御回路２５に入力される。入力された信号はシグ
ナルセレクタ１によりレジスタ状態管理回路の選択、出
力が決定される。レジスタ状態管理回路２ａに決定され
たとするとバリッドビット、レジスタ番号５２、レイテ
ンシカウンタの設定が行われ、１クロックサイクルごと
にレイテンシカウンタの減算が行われる。また、前記の
レジスタ以外に関してロード命令が発行された場合、シ
グナルセレクタ１によってバリッドビットが無効なレジ
スタ状態管理回路を選択し、選択された回路にバリッド
ビット、レジスタ番号５２、レイテンシカウンタの設定
を行う。

【００２２】レジスタ状態管理回路２ａのレイテンシカ
ウンタが設定値に達した場合、論理和３に対してストー
ル信号を出力する。ストール信号は各レジスタ状態管理
回路から出力されており論理和３の結果をストール信号
５４として演算器へ出力する。

【００２３】図４はレイテンシ制御回路２５のタイミン
グチャートを示した図である。ロードリクエスト５０と
同時にレジスタ番号５２、レイテンシ５３が入力され、
クロックのエッジによりバリッドビット、レジスタ番号
５２、レイテンシカウンタへ値の入力を行う。レイテン
シカウンタが０になった場合にストール信号５４に１を
立てる。ライトバック完了５１が入力され次第、バリッ
ドビットの無効化とストール信号５４を０に設定する。

【００２４】図５は命令レジスタ２１ａにレイテンシ制
御回路２５が動作する為の基となるロード命令が入った
状態を示している。オペレーションコード３０ａは命令
の種類が格納されている。ソース３０ｂは基となるメモ
リ２６の番地やレジスタ番号がおさめられており、デス
ティネーション３０ｃはロードするデータの行き先のメ
モリ２６の番地やレジスタ番号が格納されている。レイ
テンシ３０ｄは実行するロード命令のレイテンシを格納
してあり、ロードユニット２３を経由してレイテンシ制
御回路２５へ送られる。

【００２５】

【発明の効果】以上説明してきたように本発明では、ロ
ード命令が発行されてからソースとして使用されるまで
のレイテンシを保障することによって、演算器数がどん
なに増えることがあっても論理面積がスコアボーディン
グに比べてはるかに大きくなりにくい。

【図面の簡単な説明】

【図１】本発明の実施例に係わる情報処理装置の構成を
示すブロック図である。

【図２】本発明の実施例に係わる簡単なプロセッサの構
成を示すブロック図である。

【図３】本発明に実施例に係わるレイテンシ制御回路の
構成を示すブロック図である。

【図４】本発明の実施例に係わるロードリクエスト、ラ
イトバック完了の信号が入力されたときの動作を示すタ
イミングチャートである。

【図５】ロード命令を発行する命令レジスタの内容を示
した図である。

【図６】２個の演算器を処理するスコアボーディングの
構成を示すブロック図である。

【符号の説明】

１シグナルセレクタ２レジスタ状態管理回路３論理和回路１０デコーダ１１デコーダ１２デコーダ１３フリップフロップ回路１４ストール判定器１５論理和回路２０命令供給装置２１命令レジスタ２２演算器２３ロードユニット２４レジスタファイル２５レイテンシ制御回路３０ｄレイテンシ１００ロード状態管理ブロック１０１論理和ブロック１０２スコアボードブロック１０３ストール判定ブロック１０４論理和ブロック２００バス２０１メモリ２０２ＣＰＵ２０３ディスプレイコントローラ２０４ディスプレイ２０５Ｉ／Ｏ２０６入力装置２０７Ｉ／Ｏ２０８出力装置２０９Ｉ／Ｏ２１０外部記憶装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者西岡清和神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内 (72)発明者野尻徹神奈川県川崎市麻生区王禅寺1099番地株式会社日立製作所システム開発研究所内

Claims

【特許請求の範囲】

【請求項１】命令およびデータを保持するメモリと、前
記命令の内容を保持する命令レジスタと、前記命令レジ
スタに格納された命令の演算を行う演算器と、レジスタ
ファイルと、前記命令レジスタの命令に従いロード要求
を出力し、前記演算器で演算を行なうためのデータを前
記メモリから読み出し、前記レジスタファイルに一時保
管するロードユニットと、前記メモリから命令を取り出
し前記命令レジスタへ命令を出力する命令供給装置とを
備えるプロセッサにおいて、前記ロードユニットからのロード要求と、ロード命令の
対象となるロード先のレジスタの内容のメモリへの書き
込み完了を示す信号と、ロード命令の対象となるレジス
タ番号と、ロード命令が発行されてから当該レジスタに
格納されたデータの使用が許可されるまでのクロック数
を格納するレイテンシとを入力とし、ロード命令が発行されると、当該ロード命令の対象とな
るレジスタ番号とレイテンシを保持し、前記レイテンシ
を１クロックサイクルごとにデクリメントして、デクリ
メントされたレイテンシが所定の値となるまでに、前記
書き込み完了を示す信号が入力されない場合には、前記
演算器の動作を中断させる信号であるストール信号を前
記演算器に対して出力するレイテンシ制御回路を有する
ことを特徴とするレイテンシ付きロード命令を処理する
プロセッサ。
【請求項２】請求項１において、前記レイテンシは、前
記ロード命令に含まれており、前記レイテンシ制御回路
に入力されることを特徴とするレイテンシ付きロード命
令を処理するプロセッサ。
【請求項３】請求項１記載のレイテンシ付きロード命令
を処理するプロセッサにおいて、前記レイテンシ制御回
路は、自己が有するデータが有効であるか無効であるかを示す
バリッドビットと、ロード命令の対象となるレジスタ番
号を格納する手段と、前記レイテンシを格納して１クロ
ックサイクルごとに前記レイテンシをデクリメントする
カウンタとを有し、該カウンタの値が所定の値となった
時に、前記バリッドビットが有効である場合には、演算
器の動作を中断させる信号であるストール信号を出力
し、該ストール信号の出力中に前記バリッドビットが無
効となった場合には前記ストール信号の出力を中止する
複数のレジスタ状態管理回路と、該複数のレジスタ状態管理回路から出力されたストール
信号の論理和を算出して演算器に対して出力する論理和
回路と、ロード命令が発行されると、前記バリッドビットが無効
であるレジスタ状態管理回路に、ロード命令の対象とな
るレジスタ番号とレイテンシとを格納してバリッドビッ
トを有効にし、ロード命令の対象となるロード先のレジ
スタの内容のメモリへの書き込みが完了すると、当該書
き込みが完了したレジスタ番号を有するレジスタ状態管
理回路のバリッドビットを無効にするシグナルセレクタ
と、を有することを特徴とするレイテンシ付きロード命令を
処理するプロセッサ。
【請求項４】プログラム及びデータを格納するメモリ
と、該メモリに格納されたプログラム及びデータを取り
だして演算や制御を行なうプロセッサと、該プロセッサ
の制御に応じた表示を行うディスプレイと、データを取
り込む入力装置と、プロセッサで処理された結果を出力
する出力装置とをバスで接続した情報処理装置であっ
て、前記プロセッサが、請求項１記載のレイテンシ付きロー
ド命令を処理するプロセッサであることを特徴とする情
報処理装置。