JPH10214249A - バス制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 共有メモリアーキテクチャを採用するシステ
ムでは、複数のバスマスタのアクセスが主記憶に頻繁に
集中することになり、メモリのバンド幅を十分にとらな
ければシステム性能の劣化をもたらす。 【解決手段】 メモリなどのスレーブデバイスにバスア
クセスデータを一時的に保持するバッファを設け、さら
に、バッファの存在を前提とした上で複数の並列バス、
あるいは時分割バスのアービトレーションを実行するこ
とによりシステムの性能向上を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報転送処理シス
テムを構成する複数の機能デバイス間でのバスを介して
のデータの転送を制御するバス制御装置に関し、特に、
複数のバスマスタからのアクセスが単一のデバイスに集
中した場合にも、バスアクセスの並列性を保持しシステ
ムの高速化を実現するバス制御装置に関するものであ
る。

【０００２】

【従来の技術】図１１は、システムバスの高速化手段と
して、複数のバスを並列に有する従来のバス制御装置の
構成を示す図である。

【０００３】このバス制御装置は、システムを構成する
機能デバイスとして、ＣＰＵ１００１、メモリ１００
２、デバイスＡ１００３およびデバイスＢ１００４を有
し、これらの機能デバイスを結ぶ２本のバスＡ１００
５、バスＢ１００６と、この２本のバスＡ１００５、バ
スＢ１００６に接続し、かつＣＰＵ１００１、メモリ１
００２、デバイスＡ１００３およびデバイスＢ１００４
とそれぞれ信号線で結ばれているバスアービタ回路１０
０７とを備えるものである。

【０００４】上記バスアービタ回路１００７は、上記バ
スＡ１００５，バスＢ１００６にそれぞれ独立に発生す
るデータ転送を一元的に管理するものである。そして、
このバスアービタ回路１００７は、ＣＰＵ１００１から
のアクセス要求信号Ｒ０を受けて、ＣＰＵ１００１に対
してアクセス許可信号Ｇ０Ａ，Ｇ０Ｂを発行し、デバイ
スＡ１００３からのアクセス要求信号Ｒ１を受けて、デ
バイスＡ１００３に対してアクセス許可信号Ｇ１Ａ，Ｇ
１Ｂを発行し、また、デバイスＢ１００４からのアクセ
ス要求信号Ｒ２を受けて、デバイスＢ１００４に対して
アクセス許可信号Ｇ２Ａ，Ｇ２Ｂを発行する。なお、ア
クセス許可信号Ｇ０Ａ，Ｇ１Ａ，Ｇ２Ａは、バスＡ１０
０５にアクセス可能な場合の信号を意味し、また、アク
セス許可信号Ｇ０Ｂ，Ｇ１Ｂ，Ｇ２Ｂは、バスＢ１００
６にアクセス可能な場合の信号を意味する。

【０００５】次に、上記バス制御装置の動作について説
明する。例えば、ＣＰＵ１００１がデバイスＡ１００３
へのアクセスが必要な場合、まず、ＣＰＵ１００１は、
バスアービタ回路１００７に対してバスＡ１００５また
はバスＢ１００６のいずれかの使用許可を要求するため
のアクセス要求信号Ｒ０を発行する。この要求を受けた
バスアービタ回路１００７は、バスＡ１００５、バスＢ
１００６の使用状況の監視結果に基づき、その時点で使
用されていないバス（ここではバスＡ１００５とする）
の使用許可を出すアクセス許可信号Ｇ０ＡをＣＰＵ１０
０１に対して発行する。そうすると、バスアービタ回路
１００７からバスＡ１００５の使用許可を受けたＣＰＵ
１００１は、バスＡ１００５にアドレス、アクセスサイ
ズ、アクセスタイプ（リード／ライト）などの信号を出
力し、デバイスＡ１００４へのアクセスを開始する。

【０００６】一方、デバイスＡ１００３が、メモリ１０
０２へのＤＭＡ（Direct Memory Access）が必要な場
合、まず、デバイスＡ１００３は、バスアービタ回路１
００７に対してバスＡ１００５またはバスＢ１００６の
いずれかの使用許可を要求するためのアクセス要求信号
Ｒ１を発行する。この要求を受けたバスアービタ回路１
００７は、バスの使用状況の監視結果に基づき、その時
点で使用されていないバス、すなわち、ここではバスＢ
１００６の使用許可を出すアクセス許可信号Ｇ１Ｂをデ
バイスＡ１００３に対して発行する。そうすると、使用
許可を受けたデバイスＡ１００３は、バスＢ１００６上
にアドレス，アクセスサイズなどの信号を出力し、メモ
リ１００２へのアクセスを開始する。

【０００７】このように、上記バス制御装置によれば、
複数のバスＡ１００５，バスＢ１００６を用いること
で、各機能デバイスが同時に複数のバスアクセスを実行
することができ、その結果、システムの高速化が実現さ
れることとなる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
状態において、ＣＰＵ１００１がメモリ１００２へアク
セスしている場合に、デバイスＡ１００３がメモリ１０
０２へのＤＭＡが必要になった場合を考えると、すでに
バスＢ１００６の使用許可を受けたデバイスＡ１００３
は、バスＢ１００６を用いてメモリ１００２へのアクセ
スを開始することになるが、その時点ではメモリ１００
２は、バスＡ１００５を用いたＣＰＵ１００１からのア
クセスに応答しているため、デバイスＡ１００３による
バスＢ１００６上のアクセスは、バスＡ１００５でのア
クセスが終了するまで待たされることになる。

【０００９】すなわち、複数のバスを並列に有する従来
のバス制御装置では、複数のバスマスタ（バスの使用許
可を得たデバイス）が同一のデバイスにアクセスする場
合にはバスでの待ち状態が発生するのでバスの使用効率
が低下することとなる。そのため、システムの低価格化
等のために近年多く採用されている共有メモリアーキテ
クチャのような単一の主記憶にアクセスが集中するよう
なシステム構成においては、複数のバスを設けたことに
よるアクセス高速化の効果が十分に得られないという問
題点を有していた。

【００１０】本発明は、上記の問題点に鑑みてなされた
ものであり、従来のバス制御装置の欠点を除去し、複数
のバスマスタからのアクセスが単一のデバイスに集中し
た場合にもバスアクセスの並列性を保持しシステムの高
速化を実現することのできるバス制御装置を提供するこ
とを目的とする。

【００１１】

【課題を解決するための手段】本発明によるバス制御装
置（請求項１）は、情報転送処理システムを構成する複
数の機能デバイス間でのバスを介してのデータの転送を
制御するバス制御装置において、上記機能デバイスを結
ぶ複数のバスと、上記複数のバスにそれぞれ独立に発生
するデータ転送を一元的に管理して、上記各機能デバイ
スからのアクセス要求信号を受けて各機能デバイスごと
にアクセス許可信号を発行するバスアービタ回路と、任
意のある一つの上記機能デバイスへのアクセス内容を一
時的に保持するよう上記バスごとに接続された複数のデ
ータバッファと、上記バスごとに接続された複数のデー
タバッファの状況を監視して、この監視結果に基づき上
記データバッファと上記機能デバイスとの間の実際のア
クセスを実行する機能デバイス制御回路とを備えてなる
ことを特徴とするものである。

【００１２】また、本発明によるバス制御装置（請求項
２）は、上記のバス制御装置（請求項１）において、上
記機能デバイス制御回路は、上記バスごとに接続された
データバッファに蓄積した複数の上記各機能デバイスへ
のアクセス内容を、該各機能デバイスのアクセス特性に
応じて並び替え、この並び替えた順序にしたがって上記
機能デバイスへのアクセスを実行するようにしたもので
あることを特徴とするものである。

【００１３】また、本発明によるバス制御装置（請求項
３）は、情報転送処理システムを構成する複数の機能デ
バイス間でのバスを介してのデータの転送を制御するバ
ス制御装置において、上記機能デバイスを結ぶバスと、
任意のある一つの上記機能デバイスへのアクセス内容を
一時的に保持するよう上記バスに接続されたデータバッ
ファと、上記各機能デバイスからのアクセス要求信号を
受けて各機能デバイスごとにアクセス許可信号を発行
し、かつ、バスアクセスを時分割に制御するための動作
位相情報を上記機能デバイスごとに発行するバスアービ
タ回路と、バスアクセスを時分割に制御するための複数
の動作基準クロックを発行するクロック発生源と、上記
クロック発生源が発行する上記動作基準クロックと，上
記バスアービタ回路が発行する上記動作位相情報とに基
づき時分割されたバスアクセスフェーズに対応する動作
同期クロックを決定し、この動作同期クロックに同期し
て時分割されたバスアクセスを実行する機能デバイス同
期制御回路とを備えてなることを特徴とするものであ
る。

【００１４】また、本発明によるバス制御装置（請求項
４）は、情報転送処理システムを構成する複数の機能デ
バイス間でのバスを介してのデータの転送を制御するバ
ス制御装置において、上記機能デバイスを結ぶバスと、
任意のある一つの上記機能デバイスへのアクセス内容を
一時的に保持するよう上記バスに接続されたデータバッ
ファと、バスアクセスを時分割に制御するための動作基
準クロックを発行するクロック発生源と、上記各機能デ
バイスからのアクセス要求信号を受けて各機能デバイス
ごとにアクセス許可信号を発行し、かつ、上記クロック
発生源からの動作基準クロックに基づき接続された上記
機能デバイスごとに時分割されたバスアクセスの動作同
期クロックを発行するバスアービタ回路とを備え、上記
バスアービタ回路は、ある機能デバイスからのアクセス
要求ごとに時分割されたバスアクセスフェーズを割り当
て、このバスアクセスフェーズに対応する動作同期クロ
ックを上記機能デバイスに与えることにより、時分割さ
れたバスアクセスを実行するようにしたものであること
を特徴とするものである。

【００１５】また、本発明によるバス制御装置（請求項
５）は、上記のバス制御装置（請求項４）において、上
記バスアービタ回路は、時分割されたバスアクセスフェ
ーズを割り当てる際に、他のアクセスの空きがあるバス
アクセスフェーズを含めて動作同期クロックを発行する
ようにしたものであることを特徴とするものである。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。

【００１７】実施の形態１ 図１は、実施の形態１によるバス制御装置を示した構成
図である。図１において、１０１はＣＰＵ、１０２はメ
モリ、１０８はバスＡ、１０９はバスＢ、１０７は例え
ばネットワークコントローラなどのデータ転送時にＤＭ
Ａを起動するＤＭＡデバイス、１０６はバスアービタ回
路、１０４はバスＢ１０９からメモリ１０２へのアクセ
スデータを保持するＦＩＦＯからなるデータバッファ、
１０５はバスＡ１０８からメモリ１０２へのアクセスデ
ータを保持するＦＩＦＯからなるデータバッファ、１０
３はＦＩＦＯ１０４，１０５の２つのデータバッファ内
部のデータをアービトレーションしてメモリ１０２との
データ授受を制御するメモリ制御回路である。

【００１８】この実施の形態１によるバス制御装置は、
図１に示すように、システムを構成する機能デバイスと
して、ＣＰＵ１０１，メモリ１０２，デバイス１０７を
有し、上記ＣＰＵ１０１，上記メモリ１０２，および上
記デバイス１０７がそれぞれ結ばれている２本のバスＡ
１０８，バスＢ１０９と、これら２本のバスＡ１０８，
バスＢ１０９に接続されているバスアービタ回路１０６
と、上記メモリ１０２と上記バスＡ１０８，バスＢ１０
９との間に接続されている，メモリ制御回路１０３およ
びデータバッファとしてのＦＩＦＯ１０４，１０５とを
備えるものである。

【００１９】上記バスアービタ回路１０６は、バスＡ１
０８，バスＢ１０９にそれぞれ独立に発生するデータ転
送を一元的に管理するものである。このバスアービタ回
路１０６は、上記ＣＰＵ１０１からのアクセス要求信号
Ｒ０を受けて、ＣＰＵ１０１にアクセス許可信号Ｇ０
Ａ，Ｇ０Ｂを発行し、また、デバイス１０７からのアク
セス要求信号Ｒ１を受けて、デバイス１０７にアクセス
許可信号Ｇ１Ａ，Ｇ１Ｂを発行する。なお、アクセス許
可信号Ｇ０Ａ，Ｇ１Ａは、バスＡ１０８の使用を許可す
る信号であり、また、アクセス許可信号Ｇ０Ｂ，Ｇ１Ｂ
は、バスＢ１０９の使用を許可する信号である。

【００２０】上記ＦＩＦＯ１０４は、バスＢ１０９での
アクセス内容を一時的に保持するものであり、また、上
記ＦＩＦＯ１０５は、バスＡ１０８でのアクセス内容を
一時的に保持するものである。

【００２１】また、上記ＦＩＦＯ１０４，１０５と上記
メモリ１０２との間に接続されているメモリ制御回路１
０３は、上記ＦＩＦＯ１０４，１０５のデータ蓄積状
況，データの種類などを監視してこの監視結果に基づい
て、ＦＩＦＯ１０４，１０５とメモリ１０２との間の実
際のアクセスを実行させるものである。

【００２２】次に、上記構成のバス制御装置の動作につ
いて説明する。まず、上記バス制御装置においてＣＰＵ
１０１，デバイス１０７がメモリ１０２へ書き込みアク
セスする動作を説明する。

【００２３】この場合、ＣＰＵ１０１は、まず、メモリ
１０２への書き込みを実行するために、バスアービタ回
路１０６に対しアクセス要求信号Ｒ０を発行する。この
ＣＰＵ１０１からのバスアクセス要求を受けたバスアー
ビタ回路１０６は、現在、バスＡ１０８，バスＢ１０９
の双方が待ち状態にあるので、どちらか一方、ここでは
バスＡ１０８のアクセス許可信号Ｇ０Ａを上記ＣＰＵ１
０１に対して発行し、ＣＰＵ１０１に対してバスＡ１０
８の使用を許可する。そうすると、バスＡ１０８の使用
許可を受けたＣＰＵ１０１は、バスＡ１０８上にメモリ
アドレス，書き込みデータなどを出力する。そして、バ
スＡ１０８上に出力されたこのデータは、一旦、バスＡ
１０８に接続されたＦＩＦＯ１０５に格納され、その
後、メモリ制御回路１０３によってメモリ１０２に実際
に書き込まれる。

【００２４】次に、上記ＣＰＵ１０１がバスアービタ回
路１０６に対してバスアクセス要求をした直後に、デバ
イス１０７がメモリ１０２に対してＤＭＡを実行するた
めにバスアクセス要求をした時の動作を説明する。

【００２５】すなわち、ＣＰＵ１０１がアクセス要求信
号Ｒ０を発行した直後に、デバイス１０７がメモリ１０
２に対してＤＭＡを実行するためにアクセス要求信号Ｒ
１を発行した場合、デバイス１０７からのバスアクセス
要求を受けたバスアービタ回路１０６は、バスＡ１０８
がＣＰＵ１０１によって使用され、バスＢ１０９は、待
ち状態にあるので、バスＢ１０９のアクセス許可信号Ｇ
１Ｂをデバイス１０７に対して発行し、デバイス１０７
に対してはバスＢ１０９の使用を許可する。そうする
と、バスＢ１０９の使用許可を受けたデバイス１０７
は、バスＢ１０９上にメモリアドレス，ＤＭＡデータな
どを出力する。そして、バスＢ１０９上に出力されたこ
のデータは、バスＢ１０９に接続されたＦＩＦＯ１０４
に格納され、バスＢ１０９上のアクセスサイクルが終了
する。その後、このＦＩＦＯ１０４に格納されたデータ
は、メモリ制御回路１０３によってアービトレーション
（仲裁）され、バスサイクルとは独立してメモリ１０２
へ書き込まれる。

【００２６】また、ＣＰＵ１０１とデバイス１０７が２
つのバスＡ１０８，バスＢ１０９を利用して同時期にメ
モリ１０２からのデータ読み出し要求が発生した場合で
あっても、ＦＩＦＯ１０４，１０５中にすでに用意され
ているデータであれば、直ちにデータを読み出してバス
Ａ１０８，バスＢ１０９の使用を解放することが可能で
ある。但し、ＦＩＦＯ１０４，１０５中にデータがない
場合には、ある優先順位に従って、どちらかのデータバ
ッファ（ＦＩＦＯ１０４または１０５）にデータを準備
し、一方のデータ読み出しサイクル終了と同時にもう一
方のデータバッファ（ＦＩＦＯ１０５または１０４）に
データを準備するという，従来の共用メモリアクセス方
法と同じ方式をとる。

【００２７】このように、上記実施の形態１によるバス
制御装置では、メモリ１０２へのアクセスに対してバス
アクセスを一時的に保持するバッファとしてＦＩＦＯ１
０４，１０５を有するので、図１１に示した従来のもの
のようにメモリ１０２への書き込み時にバスＡ１０８，
バスＢ１０９が解放されるのを待つ必要がなく、また、
メモリ１０２からの読み出しデータがＦＩＦＯ１０４，
１０５中にあればこのＦＩＦＯ１０４，１０５から直ち
に読み出すことができる。さらには、ＦＩＦＯ１０４，
１０５とメモリ１０２との間には、メモリ制御回路１０
３を備えているので、書き込み・読み出しの優先順位に
従ってメモリ制御回路１０３がメモリ１０２のアクセス
を制御することができる。したがって、このバス制御装
置によれば、ＣＰＵ１０１，デバイス１０７からのアク
セスがメモリ１０２に集中した場合であっても、バスア
クセスの並列性を保持してシステムの高速化を実現する
ことができる。

【００２８】なお、メモリ１０２に対して、ＣＰＵ１０
１が書き込み要求を発生してデバイス１０７が読み出し
要求を発生した場合、あるいはＣＰＵ１０１が読み出し
要求を発生してデバイス１０７が書き込み要求を発生し
た場合であっても、上記の場合と同様に、メモリ１０２
への書き込み時にバスが解放されるのを待つ必要がない
こと、メモリ１０２からのデータ読み出しがデータバッ
ファ中に要求するデータがあれば直ちに読み出せるこ
と、書き込み／読み出しの優先順位に従ってメモリ制御
回路１０３がメモリ１０２のアクセスを制御すること
は、当然に可能である。

【００２９】また、上記実施の形態１では、簡略のため
バスを２本としたが、２本以上の複数本のバスでも同様
に実現することができ、さらに、メモリ制御回路１０３
が複数のデータバッファ（ＦＩＦＯ１０４，１０５等に
相当するもの。）を管理することができるならば、各バ
スに複数のデータバッファを接続し、同時により多くの
デバイスからのメモリに対する書き込み／読み出し要求
に対応することが可能である。

【００３０】実施の形態２ 図２は、実施の形態２によるバス制御装置を示した構成
図である。図２において、２０１はＣＰＵ、２０２はメ
モリ、２０８はバスＡ、２０９はバスＢ、２０７は例え
ばネットワークコントローラなどのデータ転送時にＤＭ
Ａを起動するＤＭＡデバイス、２０６はバスアービタ回
路、２０４はバスＢ２０９からメモリ２０２へのアクセ
スデータを保持するデータバッファ、２０５はバスＡ２
０８からメモリ２０２へのアクセスデータを保持するデ
ータバッファ、２０３はバッファ２０４，２０５の２つ
のデータバッファ内部のデータをアービトレーションし
てメモリ２０２とのデータ授受を制御するメモリ制御回
路である。

【００３１】この実施の形態２によるバス制御装置は、
図２に示すように、図１に示した上記実施の形態１のも
のとほぼ同様の構成を有するものであるが、メモリ制御
回路２０３は、各バスＡ２０８，バスＢ２０９ごとのデ
ータバッファ２０４，２０５に蓄積した複数のアクセス
データを、メモリ２０２のアクセス特性に応じて並び替
え、この並び替えた順序にしたがって上記メモリ２０２
へのアクセスを実行するようにしたものである。また、
データバッファ２０４，２０５としては、実施の形態１
におけるＦＩＦＯではなく、蓄積したアクセスデータを
上記メモリ制御回路２０３によって並び替えが行われた
後にこの並び替えられたアクセスデータを記憶可能な記
憶回路で構成している。さらに、メモリ２０２は、一般
にＤＲＡＭやＳＤＲＡＭなどの連続するアドレスを有す
る複数のデータへ一括してアクセスすることで高速化を
実現する記憶素子で構成している。

【００３２】上記構成のバス制御装置の動作は、上記実
施の形態１のものとほぼ同様であるが、例えば、ＤＲＡ
Ｍで構成されているメモリ２０２へのアクセス待ち状態
にあるデータバッファ２０４，２０５内部のデータに対
し、同一の行アドレスを持つデータは、そのデータバッ
ファ２０４，２０５への入力順序とは無関係に一括して
メモリ２０２へアクセスすることとなる。

【００３３】このように、実施の形態２によるバス制御
装置では、メモリ制御回路２０３は、各バスＡ２０８，
バスＢ２０９ごとのデータバッファ２０４，２０５に蓄
積した複数のアクセスデータを、メモリ２０２のアクセ
ス特性に応じて並び替え、この並び替えた順序にしたが
って上記メモリ２０２へのアクセスを実行するといった
データの管理機構を有するので、例えば、ＤＲＡＭで構
成されているメモリ２０２へのアクセス待ち状態にある
データバッファ２０４，２０５内部のデータに対し、同
一の行アドレスを持つデータは、そのデータバッファ２
０４，２０５への入力順序とは無関係に一括してメモリ
２０２へアクセスすることができ、これにより、メモリ
２０２へのアクセスに必要な時間を上記実施の形態１の
ものに比べさらに削減することができるものが得られ
る。

【００３４】なお、上記実施の形態２のバス制御装置
は、上記実施の形態１のものと同様にバスを２本とした
が、２本以上の複数本のバスでも同様に実現することが
でき、さらに、メモリ制御回路１０３が複数のデータバ
ッファ（ＦＩＦＯ１０４，１０５等に相当するもの。）
を管理することができるならば、各バスに複数のデータ
バッファを接続し、同時により多くのデバイスからのメ
モリに対する書き込み／読み出し要求に対応することが
可能である。

【００３５】実施の形態３ 図３は、実施の形態３によるバス制御装置を示した構成
図である。図３において、３０１はＣＰＵ、３０２はメ
モリ、３０３はＦＩＦＯからなるデータバッファ、３０
４はバスアービタ回路、３０５はデバイスＡ、３０６は
デバイスＢ、３０７はデバイスＣ、３０８はクロック発
生源、３１１，３１５，３１６，および３１７はそれぞ
れＣＰＵ３１０，デバイスＡ３０５，デバイスＢ３０
６，およびデバイスＣ３０７に接続している機能デバイ
ス同期制御回路である。

【００３６】この実施の形態３によるバス制御装置は、
図３に示すように、システムを構成する機能デバイスと
して、ＣＰＵ３０１，メモリ３０２，デバイスＡ３０
５，デバイスＢ３０６，デバイスＣ３０７を有し、上記
ＣＰＵ３０１，上記メモリ３０２，上記デバイスＡ３０
５，上記デバイスＢ３０６，および上記デバイスＣ３０
７がそれぞれ結ばれているバス３０９と、このバス３０
９に独立に発生するデータ転送を一元的に管理するバス
アービタ回路３０４と、上記メモリ３０２と上記バス３
０９との間に接続されているデータバッファとしてのＦ
ＩＦＯ３０３と、位相の異なる２つのクロック信号ＣＬ
Ｋ１，ＣＬＫ２を発生するクロック発生源３０８と、Ｃ
ＰＵ３０１，デバイスＡ３０５，デバイスＢ３０６，お
よびデバイスＣ３０７にそれぞれ接続されている機能デ
バイス同期制御回路（ＣＰＵ同期制御回路３１１，デバ
イスＡ同期制御回路３１５，デバイスＢ同期制御回路３
１６，およびデバイスＣ同期制御回路３１７）とを備え
るものである。

【００３７】上記デバイスＡ３０５，上記デバイスＢ３
０６，上記デバイスＣ３０７は、いずれもデータ転送時
にＤＭＡを起動するデバイスである。

【００３８】上記バスアービタ回路３０４は、バス３０
９に発生するデータ転送を一元的に管理するものであ
る。また、このバスアービタ回路３０４は、上記ＣＰＵ
３０１からのアクセス要求信号Ｒ０を受けてＣＰＵ３０
１に対してアクセス許可信号Ｇ０を発行し、上記デバイ
スＡ３０５からのアクセス要求信号Ｒ１を受けてデバイ
スＡ３０５に対してアクセス許可信号Ｇ１を発行し、上
記デバイスＢ３０６からのアクセス要求信号Ｒ２を受け
てデバイスＢ３０６に対してアクセス許可信号Ｇ２を発
行し、また、上記デバイスＣ３０７からのアクセス要求
信号Ｒ３を受けてデバイスＣ３０７に対してアクセス許
可信号Ｇ３を発行する。また、バスアービタ回路３０４
は、ＣＰＵ同期制御回路３１１に対して動作位相情報Ｉ
０，Ｉ１、デバイスＡ同期制御回路３１５に対して動作
位相情報Ｉ２，Ｉ３、デバイスＢ同期制御回路３１６に
対して動作位相情報Ｉ４，Ｉ５、デバイスＣ同期制御回
路３１７に対して動作位相情報Ｉ６，Ｉ７を供給する。

【００３９】上記ＦＩＦＯ３０３は、上記ＣＰＵ３０
１，上記デバイスＡ３０５，デバイスＢ３０６，デバイ
スＣ３０７のいずれかへのアクセスデータを一時的に保
持するものである。

【００４０】上記クロック発生源３０８は、位相の異な
る２本のクロック信号ＣＬＫ１，ＣＬＫ２を発生する
が、これらのクロック信号ＣＬＫ１，ＣＬＫ２は、バス
アービタ回路３０４、ＣＰＵ同期制御回路３１１、デバ
イスＡ同期制御回路３１５、デバイスＢ同期制御回路３
１６、デバイスＣ同期制御回路３１６にそれぞれ供給さ
れる。

【００４１】上記ＣＰＵ同期制御回路３１１は、上記ク
ロック発生源３０８からのクロック信号ＣＬＫ１，ＣＬ
Ｋ２と、上記バスアービタ回路３０４からの動作位相情
報Ｉ０，Ｉ１とに基づいて、時分割されたバスアクセス
の動作同期クロック信号ＣＬＫＣＰＵを生成する。

【００４２】上記デバイスＡ同期制御回路３１５は、上
記クロック発生源３０８からのクロック信号ＣＬＫ１，
ＣＬＫ２と、上記バスアービタ回路３０４からの動作位
相情報Ｉ２，Ｉ３に基づいて、時分割されたバスアクセ
スの動作同期クロック信号ＣＬＫＡを生成する。

【００４３】上記デバイスＢ同期制御回路３１６は、上
記クロック発生源３０８からのクロック信号ＣＬＫ１，
ＣＬＫ２と、上記バスアービタ回路３０４からの動作位
相情報Ｉ４，Ｉ５に基づいて、時分割されたバスアクセ
スの動作同期クロック信号ＣＬＫＢを生成する。

【００４４】また、上記デバイスＣ同期制御回路３１７
は、上記クロック発生源３０８からのクロック信号ＣＬ
Ｋ１，ＣＬＫ２と、上記バスアービタ回路３０４からの
動作位相情報Ｉ６，Ｉ７に基づいて、時分割されたバス
アクセスの動作同期クロック信号ＣＬＫＣを生成する。

【００４５】図４は、上記クロック発生源３０８からの
クロック信号ＣＬＫ１，ＣＬＫ２の関係を示す波形図で
あり、この２本のクロック信号ＣＬＫ１，ＣＬＫ２を受
け取ることにより、バスアービタ回路３０４，ＣＰＵ同
期制御回路３１１，デバイスＡ同期制御回路３１５，デ
バイスＢ同期制御回路３１６，およびデバイスＣ同期制
御回路３１７は、４種類のバスアクセスフェーズ（以
下、「位相」という。）Ｓ０、Ｓ１、Ｓ２、Ｓ３を認識
することができる。すなわち、図４に示すように、クロ
ック信号ＣＬＫ２は、クロック信号ＣＬＫ１の周期の２
倍周期となっている。したがって、バスアービタ回路３
０４，ＣＰＵ同期制御回路３１１，デバイスＡ同期制御
回路３１５，デバイスＢ同期制御回路３１６，およびデ
バイスＣ同期制御回路３１７は、上記のクロック信号Ｃ
ＬＫ１，ＣＬＫ２を読み取り、クロック信号ＣＬＫ１の
立ち上がり時にクロック信号ＣＬＫ２がＨＩＧＨである
場合の位相Ｓ０、クロック信号ＣＬＫ１の立ち下がり時
にクロック信号ＣＬＫ２がＬＯＷである場合の位相Ｓ
１、クロック信号ＣＬＫ１の立ち上がり時にクロック信
号ＣＬＫ２がＬＯＷである場合の位相Ｓ２、クロック信
号ＣＬＫ１の立ち下がり時にクロック信号ＣＬＫ２がＨ
ＩＧＨである場合の位相Ｓ３をそれぞれ認識する。

【００４６】図５は、バスアービタ回路３０４からの動
作位相情報Ｉ０〜７とそれらが示す位相との関係を示し
た表である。すなわち、バスアービタ回路３０４からＣ
ＰＵ３０１に対する位相情報Ｉ０，Ｉ１は、図５(a) に
示すように、上記クロック信号ＣＬＫ１，ＣＬＫ２より
認識される位相がＳ０のときは、動作位相情報Ｉ０はＬ
ＯＷ，動作位相情報Ｉ１はＬＯＷとなり、以下同様に、
Ｓ１のときは、動作位相情報Ｉ０はＬＯＷ，動作位相情
報Ｉ１はＨＩＧＨとなり、Ｓ２のときは、動作位相情報
Ｉ０はＨＩＧＨ，動作位相情報Ｉ１はＬＯＷとなり、Ｓ
３のときは、動作位相情報Ｉ０はＨＩＧＨ，動作位相情
報Ｉ１はＨＩＧＨとなる。また、デバイスＡ３０５に対
する位相情報Ｉ２，Ｉ３は同図(c) に示すように、上記
クロック信号ＣＬＫ１，ＣＬＫ２より認識される位相が
Ｓ０のときは、動作位相情報Ｉ２はＬＯＷ，動作位相情
報Ｉ３はＬＯＷとなり、以下同様に、Ｓ１のときは、動
作位相情報Ｉ２はＬＯＷ，動作位相情報Ｉ３はＨＩＧＨ
となり、Ｓ２のときは、動作位相情報Ｉ２はＨＩＧＨ，
動作位相情報Ｉ３はＬＯＷとなり、Ｓ３のときは、動作
位相情報Ｉ２はＨＩＧＨ，動作位相情報Ｉ３はＨＩＧＨ
となる。また、デバイスＢ３０６に対する位相情報Ｉ
４，Ｉ５は同図(b) に示すように、上記クロック信号Ｃ
ＬＫ１，ＣＬＫ２より認識される位相がＳ０のときは、
動作位相情報Ｉ４はＬＯＷ，動作位相情報Ｉ５はＬＯＷ
となり、以下同様に、Ｓ１のときは、動作位相情報Ｉ４
はＬＯＷ，動作位相情報Ｉ５はＨＩＧＨとなり、Ｓ２の
ときは、動作位相情報Ｉ４はＨＩＧＨ，動作位相情報Ｉ
５はＬＯＷとなり、Ｓ３のときは、動作位相情報Ｉ４は
ＨＩＧＨ，動作位相情報Ｉ５はＨＩＧＨとなる。また、
デバイスＣ３０７に対する位相情報Ｉ６，Ｉ７は同図
(d) に示すように、上記クロック信号ＣＬＫ１，ＣＬＫ
２より認識される位相がＳ０のときは、動作位相情報Ｉ
６はＬＯＷ，動作位相情報Ｉ７はＬＯＷとなり、以下同
様に、Ｓ１のときは、動作位相情報Ｉ６はＬＯＷ，動作
位相情報Ｉ７はＨＩＧＨとなり、Ｓ２のときは、動作位
相情報Ｉ６はＨＩＧＨ，動作位相情報Ｉ７はＬＯＷとな
り、Ｓ３のときは、動作位相情報Ｉ６はＨＩＧＨ，動作
位相情報Ｉ７はＨＩＧＨとなる。

【００４７】ＣＰＵ３０１、デバイスＡ３０５、デバイ
スＢ３０６、デバイスＣ３０７は、メモリ３０２にアク
セスをしたい場合に、バスアービタ回路３０４に対して
それぞれアクセス要求信号Ｒ０，Ｒ１，Ｒ２，Ｒ３を出
力するが、このアクセス要求信号Ｒ０，Ｒ１，Ｒ２，Ｒ
３は、いずれもＨＩＧＨアクティブ信号である。

【００４８】また、バスアービタ回路３０４は、各アク
セス要求信号Ｒ０，Ｒ１，Ｒ２，Ｒ３に対し、動作位相
情報Ｉ０〜Ｉ７とともにアクセス許可信号Ｇ０，Ｇ１，
Ｇ２，Ｇ３を出力するが、このアクセス許可信号Ｇ０，
Ｇ１，Ｇ２，Ｇ３は、ＨＩＧＨアクティブ信号である。
動作位相情報Ｉ０〜Ｉ７は、アクセス許可信号Ｇ０〜Ｇ
３がアクティブ、つまりＨＩＧＨの場合にのみ有効な信
号である。

【００４９】次に、上記バス制御装置の動作を説明す
る。図６は、動作を説明するためのタイミングチャート
である。ここでは、デバイスＢ３０６、ＣＰＵ３０１、
デバイスＣ３０７の順にメモリ３０２へのアクセス要求
をした場合について説明する。

【００５０】まず、デバイスＢ３０６が、アクセス要求
信号Ｒ２（ＨＩＧＨ）を、バスアービタ回路３０４に対
し出力する。バスアービタ回路３０４は、デバイスＢ３
０６に対し、位相Ｓ０〜Ｓ３のうちＲ２（ＨＩＧＨ）を
認識した後の最初の位相Ｓ０を割り当て、アクセス許可
信号Ｇ２（ＨＩＧＨ）をデバイスＢ３０６に出力すると
ともに、図５(b) に示すように位相Ｓ０のときの動作位
相情報Ｉ４（ＬＯＷ），Ｉ５（ＬＯＷ）をデバイスＢ同
期制御回路３１６に出力する。これを受けて、デバイス
Ｂ同期制御回路３１６は、デバイスＢ３０６が位相Ｓ０
ごとにメモリ３０２へアクセスするようクロック信号Ｃ
ＬＫＢをデバイスＢ３０６に出力する。そうすると、デ
バイスＢ３０６は、位相Ｓ０ごとにメモリ３０２へアク
セスすることとなる。

【００５１】次に、ＣＰＵ３０１が、アクセス要求信号
Ｒ０（ＨＩＧＨ）を、バスアービタ回路３０４に対し出
力する。バスアービタ回路３０４は、ＣＰＵ３０１に対
し、位相Ｓ１、Ｓ２、Ｓ３のうちＲ０（ＨＩＧＨ）を認
識した後の最初の位相Ｓ１を割り当て、アクセス許可信
号Ｇ０（ＨＩＨＧ）をＣＰＵ３０１に出力するととも
に、図５(a) に示すように位相Ｓ１のときの動作位相情
報Ｉ０（ＬＯＷ），Ｉ１（ＨＩＧＨ）を出力する。これ
を受けて、ＣＰＵ同期制御回路３１１は、ＣＰＵ３０１
が位相Ｓ１ごとにメモリ３０２へアクセスするようクロ
ック信号ＣＬＫＣＰＵをＣＰＵ３０１に出力する。そう
すると、ＣＰＵ３０１は、位相Ｓ１ごとにメモリ３０２
へアクセスすることとなる。

【００５２】さらに、デバイスＣ３０７が、アクセス要
求信号Ｒ３（ＨＩＧＨ）を、バスアービタ回路３０４に
対し出力する。バスアービタ回路３０４は、デバイスＣ
３０７に対し、位相Ｓ２、Ｓ３のうちＲ３（ＨＩＧＨ）
を認識した後の最初の位相Ｓ３を割り当て、アクセス許
可信号Ｇ３（ＨＩＧＨ）をデバイスＣ３０７に出力する
とともに、図５(d) に示すように位相Ｓ３のときの動作
位相情報Ｉ６（ＨＩＧＨ），Ｉ７（ＨＩＧＨ）を出力す
る。これを受けて、デバイスＣ同期制御回路３１７は、
デバイスＣ３０７が位相Ｓ３ごとにメモリ３０２へアク
セスするようクロック信号ＣＬＫＣをデバイスＣ３０７
に出力する。そうすると、デバイスＣ３０７は、位相Ｓ
３ごとにメモリ３０２へアクセスすることとなる。

【００５３】上記デバイスＢ３０６、上記ＣＰＵ３０
１、上記デバイスＣ３０７は、それぞれメモリ３０２へ
のアクセスが終了した時点で、それぞれアクセス要求信
号Ｒ２（ＬＯＷ），Ｒ０（ＬＯＷ），Ｒ３（ＬＯＷ）を
バスアービタ回路３０４に対し出力し、これを受けて、
バスアービタ回路３０４は、デバイスＢ３０６，ＣＰＵ
３０１，デバイスＣ３０７に対してそれぞれアクセス許
可信号Ｇ２（ＬＯＷ），Ｇ０（ＬＯＷ），Ｇ３（ＬＯ
Ｗ）を出力する。

【００５４】このように、実施の形態３によるバス制御
装置では、２本のクロック信号ＣＬＫ１，ＣＬＫ２を用
い、位相Ｓ０〜３ごとにＣＰＵ３０１または各デバイス
３０５，３０６，３０７からメモリ３０２へアクセス可
能とするバスアービタ回路３０４，ＣＰＵ同期制御回路
３１１，デバイスＡ同期制御回路３１５，デバイスＢ同
期制御回路３１６，デバイスＣ同期制御回路３１７を設
けることにより、時分割されたバスを有効に使用するこ
とができ、その結果、メモリ３０２へのアクセスが集中
した場合でもバスアクセスの並列性を保持しシステムの
高速化を実現することができる。

【００５５】なお、上記実施の形態３において挙げたク
ロック信号ＣＬＫ１，ＣＬＫ２や動作位相情報Ｉ０〜７
などの割り当ては一例に過ぎず、指定方法を限定するも
のではない。例えば、クロック発生源３０８からのクロ
ック信号は、位相Ｓ０，Ｓ１，Ｓ２，Ｓ３に立ち上がり
を持つ４本のクロック信号として与えることも可能であ
る。

【００５６】実施の形態４ 図７は、実施の形態４によるバス制御装置を示した構成
図である。図７において、７０１はＣＰＵ、７０２はメ
モリ、７０３はＦＩＦＯからなるデータバッファ、７０
４はバスアービタ回路、７０５はデバイスＡ、７０６は
デバイスＢ、７０７はデバイスＣ、７０８はクロック発
生源である。デバイスＡ７０５、デバイスＢ７０６、デ
バイスＣ７０７は、データ転送時にＤＭＡを起動するデ
バイスである。

【００５７】この実施の形態４によるバス制御装置は、
図７に示すように、システムを構成する機能デバイスと
して、ＣＰＵ７０１，メモリ７０２，デバイスＡ７０
５，デバイスＢ７０６，デバイスＣ７０７を有し、上記
ＣＰＵ７０１，上記メモリ７０２，上記デバイスＡ７０
５，上記デバイスＢ７０６，および上記デバイスＣ７０
７がそれぞれ結ばれているバス７０９と、このバス７０
９に独立に発生するデータ転送を一元的に管理するバス
アービタ回路７０４と、上記メモリ７０２と上記バス７
０９との間に接続されているデータバッファとしてのＦ
ＩＦＯ７０３と、参照クロック信号ＲＣＬＫを発生する
クロック発生源７０８とを備えるものである。

【００５８】上記クロック発生源７０８からは、バスア
ービタ回路７０４の参照クロック信号ＲＣＬＫが供給さ
れ、この参照クロック信号ＲＣＬＫをもとにバスアービ
タ回路７０４からＣＰＵ７０１、デバイスＡ７０５、デ
バイスＢ７０６、デバイスＣ７０７に対してそれぞれの
動作クロック信号ＣＬＫ０，ＣＬＫ１，ＣＬＫ２，ＣＬ
Ｋ３が供給される。

【００５９】ＣＰＵ７０１、デバイスＡ７０５、デバイ
スＢ７０６、デバイスＣ７０７は、メモリ７０２にアク
セスをしたい場合に、バスアービタ回路７０４に対して
それぞれアクセス要求信号Ｒ０，Ｒ１，Ｒ２，Ｒ３を出
力するが、これらのアクセス要求信号Ｒ０〜Ｒ３は、Ｈ
ＩＨＧアクティブ信号である。

【００６０】また、上記バスアービタ回路７０４は、各
アクセス要求信号Ｒ０，Ｒ１，Ｒ２，Ｒ３に対してアク
セス許可信号Ｇ０，Ｇ１，Ｇ２，Ｇ３と動作クロック信
号ＣＬＫ０，ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を出力する
が、これらのアクセス許可信号Ｇ０，Ｇ１，Ｇ２，Ｇ３
は、ＨＩＧＨアクティブ信号である。

【００６１】次に、上記バス制御装置の動作を説明す
る。図８は、動作を説明するためのタイミングチャート
である。ここでは、デバイスＢ７０６、ＣＰＵ７０１、
デバイスＣ７０７の順にメモリ７０２へのアクセス要求
をした場合について説明する。

【００６２】まず、デバイスＢ７０６が、アクセス要求
信号Ｒ２（ＨＩＧＨ）を、バスアービタ回路７０４に対
し出力する。バスアービタ回路７０４は、デバイスＢ７
０６に対し、位相Ｓ０〜Ｓ３のうちＲ２（ＨＩＧＨ）を
認識した後の最初の位相Ｓ０を割り当て、アクセス許可
信号Ｇ２（ＨＩＧＨ）と、位相Ｓ０に立ち上がりを有す
る動作クロック信号ＣＬＫ２を出力する。これを受け
て、デバイスＢ７０６は位相Ｓ０ごとにメモリ７０２へ
アクセスする。

【００６３】次に、ＣＰＵ７０１が、アクセス要求信号
Ｒ０（ＨＩＧＨ）を、バスアービタ回路７０４に対し出
力する。バスアービタ回路７０４は、ＣＰＵ７０１に対
し、位相Ｓ１，Ｓ２，Ｓ３のうちＲ０（ＨＩＧＨ）を認
識した後の最初の位相Ｓ１を割り当て、アクセス許可信
号Ｇ０（ＨＩＧＨ）と、位相Ｓ１に立ち上がりを有する
動作クロック信号ＣＬＫ０を出力する。これを受けて、
ＣＰＵ７０１は位相Ｓ１ごとにメモリ７０２へアクセス
する。

【００６４】さらに、デバイスＣ７０７が、アクセス要
求信号Ｒ３（ＨＩＧＨ）を、バスアービタ回路７０４に
対し出力する。バスアービタ回路７０４は、デバイスＣ
７０７に対し、位相Ｓ２、Ｓ３のうちＲ３（ＨＩＧＨ）
を認識した後の最初の位相Ｓ３を割り当て、アクセス許
可信号Ｇ３（ＨＩＧＨ）と、位相Ｓ３に立ち上がりを有
する動作クロック信号ＣＬＫＣを出力する。これを受け
て、デバイスＣ７０７は位相Ｓ３ごとにメモリ７０２へ
アクセスする。

【００６５】上記デバイスＢ７０６、上記ＣＰＵ７０
１、上記デバイスＣ７０７は、それぞれメモリ７０２へ
のアクセスが終了した時点で、アクセス要求信号Ｒ２
（ＬＯＷ），Ｒ０（ＬＯＷ），Ｒ３（ＬＯＷ）をバスア
ービタ回路７０４に対し出力し、これを受けて、バスア
ービタ回路７０４は、デバイスＢ７０６、ＣＰＵ７０
１、デバイスＣ７０７に対して、それぞれアクセス許可
信号Ｇ２（ＬＯＷ），Ｇ０（ＬＯＷ），Ｇ３（ＬＯＷ）
を出力する。

【００６６】このように、実施の形態４によるバス制御
装置では、動作同期クロック信号ＣＬＫ０〜３の位相管
理全体をバスアービタ回路７０４で一括に制御するた
め、図３に示した上記実施の形態３のように、接続され
る機能デバイス（ＣＰＵ３０１，デバイスＡ３０５，デ
バイスＢ３０６，デバイスＣ３０７）にクロック信号や
位相情報といった特別な信号線を追加することなく、従
来のデバイスを直接用いて、時分割されたバスを有効に
使用することができ、その結果、メモリ７０２へのアク
セスが集中した場合でもバスアクセスの並列性を保持し
システムの高速化を実現することができる。

【００６７】実施の形態５ 図９は、実施の形態５によるバス制御装置を示した構成
図である。この実施の形態５によるバス制御装置は、図
９に示すように、図７に示した実施の形態４のものとは
異なり、バスアービタ回路７０４からのクロック信号Ｃ
ＬＫ０〜３のすべてを、ＣＰＵ７０１，デバイスＡ７０
５，デバイスＢ７０６，デバイスＣ７０７に出力するよ
うにしたものである。

【００６８】すなわち、上記した実施の形態４では、４
種類の動作可能な位相Ｓ０〜３に対し同時に３つのデバ
イスがアクセスを実行する場合の動作タイミングについ
て説明したが、図１０からも分かるように、この時の位
相Ｓ２は常に使用待ち状態にある。そこで、実施の形態
５のバス制御装置では、このような使用待ち状態にある
バスアクセスフェーズ（この場合は位相Ｓ２をいう。）
をもアクセス要求しているデバイスの使用に割り当てて
バスの使用効率をさらに向上するものである。

【００６９】図１０は、実施の形態５のバス制御装置に
おける動作を実行するタイミングチャートである。この
実施の形態５によるバス制御装置では、図１０に示すよ
うに、上記実施の形態４において最初にメモリアクセス
を要求したデバイスＢ７０６に対し、バスアービタ回路
７０４は、実施の形態４で割り当てられた位相Ｓ０とと
もに位相Ｓ２も割り当ててメモリアクセスを実行する。

【００７０】このように、実施の形態５によるバス制御
装置では、上記バスアービタ回路７０４は、時分割され
たバスアクセスの位相Ｓ０〜３を割り当てる際に、他の
アクセスの空きがある位相Ｓ２を含めて動作同期クロッ
クを発行するようにしたので、実施の形態４のものの２
分の１の時間で必要なアクセスを完了することができ
る。また、ＣＰＵ７０１に対しても、デバイスＣ７０７
のアクセスが完了した時点で、位相Ｓ１に加えて位相Ｓ
３も割り当てることによりバス７０９の使用効率をさら
に向上することができる。

【００７１】

【発明の効果】本発明によるバス制御装置（請求項１）
によれば、情報転送処理システムを構成する複数の機能
デバイス間でのバスを介してのデータの転送を制御する
バス制御装置において、上記機能デバイスを結ぶ複数の
バスと、上記複数のバスにそれぞれ独立に発生するデー
タ転送を一元的に管理して、上記各機能デバイスからの
アクセス要求信号を受けて各機能デバイスごとにアクセ
ス許可信号を発行するバスアービタ回路と、任意のある
一つの上記機能デバイスへのアクセス内容を一時的に保
持するよう上記バスごとに接続された複数のデータバッ
ファと、上記バスごとに接続された複数のデータバッフ
ァの状況を監視して、この監視結果に基づき上記データ
バッファと上記機能デバイスとの間の実際のアクセスを
実行する機能デバイス制御回路とを備えてなることを特
徴とするものであり、これにより、あるデバイスにアク
セスが集中する場合でも、データバッファによってメモ
リなどのスレーブデバイスへのアクセスに対しアクセス
内容を一時的に保持されるので、複数バスのアービトレ
ーションを実行することでバス転送速度の劣化を防ぎシ
ステムの高速化を実現することができるものが得られる
という効果がある。

【００７２】また、本発明によるバス制御装置（請求項
２）によれば、上記のバス制御装置（請求項１）におい
て、上記機能デバイス制御回路は、上記バスごとに接続
されたデータバッファに蓄積した複数の上記各機能デバ
イスへのアクセス内容を、該各機能デバイスのアクセス
特性に応じて並び替え、この並び替えた順序にしたがっ
て上記機能デバイスへのアクセスを実行するようにした
ものであることを特徴とするものであり、これにより、
上記の効果に加えて、例えば、同一の行アドレスを持つ
データは、データバッファへの入力順序とは無関係に一
括してメモリへアクセスすることができるので、メモリ
へのアクセスに必要な時間をさらに削減することができ
るものが得られるという効果がある。

【００７３】また、本発明によるバス制御装置（請求項
３）によれば、情報転送処理システムを構成する複数の
機能デバイス間でのバスを介してのデータの転送を制御
するバス制御装置において、上記機能デバイスを結ぶバ
スと、任意のある一つの上記機能デバイスへのアクセス
内容を一時的に保持するよう上記バスに接続されたデー
タバッファと、上記各機能デバイスからのアクセス要求
信号を受けて各機能デバイスごとにアクセス許可信号を
発行し、かつ、バスアクセスを時分割に制御するための
動作位相情報を上記機能デバイスごとに発行するバスア
ービタ回路と、バスアクセスを時分割に制御するための
複数の動作基準クロックを発行するクロック発生源と、
上記クロック発生源が発行する上記動作基準クロック
と，上記バスアービタ回路が発行する上記動作位相情報
とに基づき時分割されたバスアクセスフェーズに対応す
る動作同期クロックを決定し、この動作同期クロックに
同期して時分割されたバスアクセスを実行する機能デバ
イス同期制御回路とを備えてなることを特徴とするもの
であり、これにより、あるデバイスにアクセスが集中す
る場合でも、データバッファによってメモリなどのスレ
ーブデバイスへのアクセスに対しアクセス内容を一時的
に保持され、かつ、時分割バスのアービトレーションを
実行することでバス転送速度の劣化を防ぎ、その結果、
システムの高速化を実現することができるものが得られ
るという効果がある。

【００７４】また、本発明によるバス制御装置（請求項
４）によれば、情報転送処理システムを構成する複数の
機能デバイス間でのバスを介してのデータの転送を制御
するバス制御装置において、上記機能デバイスを結ぶバ
スと、任意のある一つの上記機能デバイスへのアクセス
内容を一時的に保持するよう上記バスに接続されたデー
タバッファと、バスアクセスを時分割に制御するための
動作基準クロックを発行するクロック発生源と、上記各
機能デバイスからのアクセス要求信号を受けて各機能デ
バイスごとにアクセス許可信号を発行し、かつ、上記ク
ロック発生源からの動作基準クロックに基づき接続され
た上記機能デバイスごとに時分割されたバスアクセスの
動作同期クロックを発行するバスアービタ回路とを備
え、上記バスアービタ回路は、ある機能デバイスからの
アクセス要求ごとに時分割されたバスアクセスフェーズ
を割り当て、このバスアクセスフェーズに対応する動作
同期クロックを上記機能デバイスに与えることにより、
時分割されたバスアクセスを実行するようにしたもので
あることを特徴とするものであり、これにより、各機能
デバイスごとに時分割されたバスアクセスを行うための
クロック信号等をバスアービタ回路で一括に制御するた
め、機能デバイスに複数のクロック信号や位相情報とい
った特別な信号線を追加することなく従来のデバイスを
直接用いても、時分割バスのアービトレーションを実行
することでバス転送速度の劣化を防ぎ、その結果、シス
テムの高速化を実現することができるものが得られると
いう効果がある。

【００７５】また、本発明によるバス制御装置（請求項
５）によれば、上記のバス制御装置（請求項４）におい
て、上記のバス制御装置（請求項４）において、上記バ
スアービタ回路は、時分割されたバスアクセスフェーズ
を割り当てる際に、他のアクセスの空きがあるバスアク
セスフェーズを含めて動作同期クロックを発行するよう
にしたものであることを特徴とするものであり、これに
より、使用待ち状態にあるバスアクセスフェーズをもア
クセス要求しているデバイスの使用に割り当ててバスの
使用効率をさらに向上することができ、したがって、さ
らなるシステムの高速化を実現することができるものが
得られるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるバス制御装置の構
成図である。

【図２】本発明の実施の形態２によるバス制御装置の構
成図である。

【図３】本発明の実施の形態３によるバス制御装置の構
成図である。

【図４】実施の形態３のバス制御装置におけるクロック
発生源のクロック信号波形である。

【図５】実施の形態３のバス制御装置における位相情報
信号の各デバイスへの対応表である。

【図６】実施の形態３のバス制御装置における動作タイ
ムチャートである。

【図７】本発明の実施の形態４によるバス制御装置の構
成図である。

【図８】実施の形態４のバス制御装置における動作タイ
ムチャートである。

【図９】本発明の実施の形態５によるバス制御装置の構
成図である。

【図１０】実施の形態５のバス制御装置における動作タ
イムチャートである。

【図１１】従来のバス制御装置の構成図である。

【符号の説明】

１０１ ＣＰＵ、１０２ メモリ、１０３ メモリ制御
回路、１０４ ＦＩＦＯ（データバッファ）、１０５
ＦＩＦＯ（データバッファ）、１０６ バスアービタ回
路、１０７ ＤＭＡデバイス、１０８ バスＡ、１０９
バスＢ、２０１ ＣＰＵ、２０２ メモリ、２０３
メモリ制御回路、２０４ データバッファ、２０５ デ
ータバッファ、２０６ バスアービタ回路、２０７ Ｄ
ＭＡデバイス、２０８ バスＡ、２０９ バスＢ、３０
１ ＣＰＵ、３０２ メモリ、３０３ ＦＩＦＯ（デー
タバッファ）、３０４ バスアービタ回路、３０５ デ
バイスＡ、３０６ デバイスＢ、３０７ デバイスＣ、
３０８ クロック発生源、３０９ バス、３１１ ＣＰ
Ｕ同期制御回路（機能デバイス同期制御回路）、３１５
デバイスＡ同期制御回路（機能デバイス同期制御回
路）、３１６ デバイスＢ同期制御回路（機能デバイス
同期制御回路）、３１７ デバイスＣ同期制御回路（機
能デバイス同期制御回路）、７０１ ＣＰＵ、７０２
メモリ、７０３ＦＩＦＯ（データバッファ）、７０４
バスアービタ回路、７０５ デバイスＡ、７０６ デバ
イスＢ、７０７ デバイスＣ、７０８ クロック発生
源、７０９ バス、１００１ ＣＰＵ、１００２ メモ
リ、１００３ デバイスＡ、１００４ デバイスＢ、１
００５ バスＡ、１００６ バスＢ、１００７ バスア
ービタ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉本 博子 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 梶村 利之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 情報転送処理システムを構成する複数の
   機能デバイス間でのバスを介してのデータの転送を制御
   するバス制御装置において、 上記機能デバイスを結ぶ複数のバスと、 上記複数のバスにそれぞれ独立に発生するデータ転送を
   一元的に管理して、上記各機能デバイスからのアクセス
   要求信号を受けて各機能デバイスごとにアクセス許可信
   号を発行するバスアービタ回路と、 任意のある一つの上記機能デバイスへのアクセス内容を
   一時的に保持するよう上記バスごとに接続された複数の
   データバッファと、 上記バスごとに接続された複数のデータバッファの状況
   を監視して、この監視結果に基づき上記データバッファ
   と上記機能デバイスとの間の実際のアクセスを実行する
   機能デバイス制御回路とを備えてなることを特徴とする
   バス制御装置。
2. 【請求項２】 請求項１に記載のバス制御装置におい
   て、 上記機能デバイス制御回路は、上記バスごとに接続され
   たデータバッファに蓄積した複数の上記各機能デバイス
   へのアクセス内容を、該各機能デバイスのアクセス特性
   に応じて並び替え、この並び替えた順序にしたがって上
   記機能デバイスへのアクセスを実行するようにしたもの
   であることを特徴とするバス制御装置。
3. 【請求項３】 情報転送処理システムを構成する複数の
   機能デバイス間でのバスを介してのデータの転送を制御
   するバス制御装置において、 上記機能デバイスを結ぶバスと、 任意のある一つの上記機能デバイスへのアクセス内容を
   一時的に保持するよう上記バスに接続されたデータバッ
   ファと、 上記各機能デバイスからのアクセス要求信号を受けて各
   機能デバイスごとにアクセス許可信号を発行し、かつ、
   バスアクセスを時分割に制御するための動作位相情報を
   上記機能デバイスごとに発行するバスアービタ回路と、 バスアクセスを時分割に制御するための複数の動作基準
   クロックを発行するクロック発生源と、 上記クロック発生源が発行する上記動作基準クロック
   と，上記バスアービタ回路が発行する上記動作位相情報
   とに基づき時分割されたバスアクセスフェーズに対応す
   る動作同期クロックを決定し、この動作同期クロックに
   同期して時分割されたバスアクセスを実行する機能デバ
   イス同期制御回路とを備えてなることを特徴とするバス
   制御装置。
4. 【請求項４】 情報転送処理システムを構成する複数の
   機能デバイス間でのバスを介してのデータの転送を制御
   するバス制御装置において、 上記機能デバイスを結ぶバスと、 任意のある一つの上記機能デバイスへのアクセス内容を
   一時的に保持するよう上記バスに接続されたデータバッ
   ファと、 バスアクセスを時分割に制御するための動作基準クロッ
   クを発行するクロック発生源と、 上記各機能デバイスからのアクセス要求信号を受けて各
   機能デバイスごとにアクセス許可信号を発行し、かつ、
   上記クロック発生源からの動作基準クロックに基づき接
   続された上記機能デバイスごとに時分割されたバスアク
   セスの動作同期クロックを発行するバスアービタ回路と
   を備え、 上記バスアービタ回路は、ある機能デバイスからのアク
   セス要求ごとに時分割されたバスアクセスフェーズを割
   り当て、このバスアクセスフェーズに対応する動作同期
   クロックを上記機能デバイスに与えることにより、時分
   割されたバスアクセスを実行するようにしたものである
   ことを特徴とするバス制御装置。
5. 【請求項５】 請求項４に記載のバス制御装置におい
   て、 上記バスアービタ回路は、時分割されたバスアクセスフ
   ェーズを割り当てる際に、他のアクセスの空きがあるバ
   スアクセスフェーズを含めて動作同期クロックを発行す
   るようにしたものであることを特徴とするバス制御装
   置。