JPH0324698B2 - - Google Patents
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- JPH0324698B2 JPH0324698B2 JP15626881A JP15626881A JPH0324698B2 JP H0324698 B2 JPH0324698 B2 JP H0324698B2 JP 15626881 A JP15626881 A JP 15626881A JP 15626881 A JP15626881 A JP 15626881A JP H0324698 B2 JPH0324698 B2 JP H0324698B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cpu
- time
- shared memory
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は、複数個の処理装置と、その処理装置
群に共有される記憶装置とで構成されるデータ処
理システムにおいて、記憶装置を複数の処理装置
で共有するための方式に関する。
群に共有される記憶装置とで構成されるデータ処
理システムにおいて、記憶装置を複数の処理装置
で共有するための方式に関する。
従来の時分割メモリ共有方式の構成図を第１図
に、また従来方式の動作説明図を第２図に示す。
に、また従来方式の動作説明図を第２図に示す。
第１図に示すように、処理装置（以下CPUと
略記する）９１〜９４が共有メモリ４に時分割制
御部１０を介して接続されている。時分割制御部
１０は、CPU群とは非同期にかつ独立して、共
有メモリ４とのデータ授受を許可する時間帯（以
下ステートと略す）を順次各CPU９１〜９４へ
割り当てている。従つて早急にデータ授受を行な
いたいCPUでも、自分のステートが来るまで他
のCPUと同様に待たされてしまう欠点がある。
例えば、第２図に示すように、図示のタイミング
でCPU９１内で共有メモリに対し６回の内部要
求が発生しても、時間Ｔ１内では３回しかデータ
授受が行なえない。このため、リアルタイムで動
作するCPUや情報量の多いCPUには、この時分
割メモリ共有方式がネツクとなり、システム全体
の処理能力低下の一因となるような欠点があつ
た。
略記する）９１〜９４が共有メモリ４に時分割制
御部１０を介して接続されている。時分割制御部
１０は、CPU群とは非同期にかつ独立して、共
有メモリ４とのデータ授受を許可する時間帯（以
下ステートと略す）を順次各CPU９１〜９４へ
割り当てている。従つて早急にデータ授受を行な
いたいCPUでも、自分のステートが来るまで他
のCPUと同様に待たされてしまう欠点がある。
例えば、第２図に示すように、図示のタイミング
でCPU９１内で共有メモリに対し６回の内部要
求が発生しても、時間Ｔ１内では３回しかデータ
授受が行なえない。このため、リアルタイムで動
作するCPUや情報量の多いCPUには、この時分
割メモリ共有方式がネツクとなり、システム全体
の処理能力低下の一因となるような欠点があつ
た。
そこで本発明の目的は、従来方式の如上の欠点
を解消すべくなされたものであつて、時分割メモ
リ共有方式でかつ処理能力の高いデータ処理シス
テムを提供することにある。
を解消すべくなされたものであつて、時分割メモ
リ共有方式でかつ処理能力の高いデータ処理シス
テムを提供することにある。
本発明の特徴とするところは、CPU群のうち
１つ以上の優先CPUをきめ、その優先CPUの動
作に同期化して共有メモリの時分割制御を行なう
ことにより、優先CPUよりデータ授受の要求が
あつた場合に、次のステートを強制的に優先
CPUに割りあてるようにしたことにある。以下
本発明を図面をもちいて説明する。
１つ以上の優先CPUをきめ、その優先CPUの動
作に同期化して共有メモリの時分割制御を行なう
ことにより、優先CPUよりデータ授受の要求が
あつた場合に、次のステートを強制的に優先
CPUに割りあてるようにしたことにある。以下
本発明を図面をもちいて説明する。
第３図は本発明による時分割メモリ共有方式の
原理図である。CPU９１を優先CPUとして、そ
の基本動作クロツクに同期してステートが順次
CPU９１〜９４へ割り当てられる。また、CPU
９１からのアクセス要求を検知すると、次のステ
ートをCPU９１へ割り当てる機能が時分割制御
部５に内蔵された同期制御回路５０に設けられて
いる。
原理図である。CPU９１を優先CPUとして、そ
の基本動作クロツクに同期してステートが順次
CPU９１〜９４へ割り当てられる。また、CPU
９１からのアクセス要求を検知すると、次のステ
ートをCPU９１へ割り当てる機能が時分割制御
部５に内蔵された同期制御回路５０に設けられて
いる。
第４図は、本発明の動作説明図である。時分割
制御部５がCPU９１に同期化されているため、
時分割ステートの変化点はCPU９１の内部要求
発生時点と常に等しくなる。時分割ステートの変
化点は、各CPU９１〜９４からのアクセスへの
交代可能時点であり、共有メモリ４にはどの
CPUからのアクセスも許される。したがつて同
期制御回路５０が次のステートを突然CPU９１
に割り当てても、他のCPUの動作に影響を与え
ない。
制御部５がCPU９１に同期化されているため、
時分割ステートの変化点はCPU９１の内部要求
発生時点と常に等しくなる。時分割ステートの変
化点は、各CPU９１〜９４からのアクセスへの
交代可能時点であり、共有メモリ４にはどの
CPUからのアクセスも許される。したがつて同
期制御回路５０が次のステートを突然CPU９１
に割り当てても、他のCPUの動作に影響を与え
ない。
このような本発明によれば、第４図にて、例え
ば図示のタイミングで時間Ｔ１内に６回発生した
CPU９１の内部要求を、待ち時間なしですべて
処理することが可能である。
ば図示のタイミングで時間Ｔ１内に６回発生した
CPU９１の内部要求を、待ち時間なしですべて
処理することが可能である。
次に本発明の一実施例を図面をもちいて詳細に
説明する。
説明する。
第５図は本発明の一実施例のブロツク図であ
り、回線にて接続された端末を制御する端末制御
装置を示す。共有メモリ４にCPU１，２および
リフレツシユ回路３が時分割制御部５を介して接
続されている。CPU１は業務管理用であり、
CPU１の専用メモリ７とデイスク装置８が接続
され、CPU１のプログラムは専用メモリ７に格
納されている。CPU１は、通常、送信データの
作成、受信データの解折等を行なつており、端末
への送信データを専用メモリ７またはデイスク装
置８より共有メモリ４へ転送したり、共有メモリ
４へ格納されている端末からの受信データを専用
メモリ７またはデイスク装置８に転送する時以外
は、共有メモリ４をアクセスしないため、CPU
１が共有メモリ４をアクセスする頻度はきわめて
小さい。従つて共有メモリ４へのアクセスタイム
が多少長くなつても、装置全体への影響はほとん
どないため、CPU１は非優先CPUとしてあつか
う。
り、回線にて接続された端末を制御する端末制御
装置を示す。共有メモリ４にCPU１，２および
リフレツシユ回路３が時分割制御部５を介して接
続されている。CPU１は業務管理用であり、
CPU１の専用メモリ７とデイスク装置８が接続
され、CPU１のプログラムは専用メモリ７に格
納されている。CPU１は、通常、送信データの
作成、受信データの解折等を行なつており、端末
への送信データを専用メモリ７またはデイスク装
置８より共有メモリ４へ転送したり、共有メモリ
４へ格納されている端末からの受信データを専用
メモリ７またはデイスク装置８に転送する時以外
は、共有メモリ４をアクセスしないため、CPU
１が共有メモリ４をアクセスする頻度はきわめて
小さい。従つて共有メモリ４へのアクセスタイム
が多少長くなつても、装置全体への影響はほとん
どないため、CPU１は非優先CPUとしてあつか
う。
CPU２は回線制御用であり、回線制御部６が
接続され、共有メモリ４に格納されている送信デ
ータを回線を介して端末に転送したり、端末から
の受信データを共有メモリ４に格納するととも
に、回線手順制御を行なうため、リアルタイムな
処理が要求される。また共有メモリ４にCPU２
のプログラムを格納しているため、CPU２が共
有メモリ４をアクセスする頻度はきわめて大き
い。従つてCPU２を優先CPUとしてあつかう。
接続され、共有メモリ４に格納されている送信デ
ータを回線を介して端末に転送したり、端末から
の受信データを共有メモリ４に格納するととも
に、回線手順制御を行なうため、リアルタイムな
処理が要求される。また共有メモリ４にCPU２
のプログラムを格納しているため、CPU２が共
有メモリ４をアクセスする頻度はきわめて大き
い。従つてCPU２を優先CPUとしてあつかう。
リフレツシユ回路３は、共有メモリ４がダイナ
ミツクRAMにて構成されているために必要とな
るものであり、CPU１，CPU２との競合を避け
るため、非優先CPUとして時分割の対象とする。
リフレツシユ回路３のバス線３１はメモリリフレ
ツシユに必要なアドレス線のみで構成されてい
る。
ミツクRAMにて構成されているために必要とな
るものであり、CPU１，CPU２との競合を避け
るため、非優先CPUとして時分割の対象とする。
リフレツシユ回路３のバス線３１はメモリリフレ
ツシユに必要なアドレス線のみで構成されてい
る。
CPU１のバス線１１、CPU２のバス線２１は、
ともにメモリアクセスに必要なアドレス線、デー
タ線およびコントロール線（メモリライト、メモ
リリードを制御するための線）等で構成されてい
る。非優先CPUであるCPU１のバス線１１には
さらに時分割制御部５から送出されるアクセスウ
エイト線（図示せず）が追加されている。
ともにメモリアクセスに必要なアドレス線、デー
タ線およびコントロール線（メモリライト、メモ
リリードを制御するための線）等で構成されてい
る。非優先CPUであるCPU１のバス線１１には
さらに時分割制御部５から送出されるアクセスウ
エイト線（図示せず）が追加されている。
アクセスウエイト線はCPU１より共有メモリ
４に対してアクセス要求があつた場合に“１“と
なり、CPU１のステートでCPU１からのアクセ
スが実行されると“０”になる。これが“１”の
間は、CPU１はアクセス要求を出したまま待た
される。従つてCPU１からは、その間共有メモ
リ４へのアクセスを行なつているようにみえ、共
有メモリ４をアクセスタイムの遅い記憶装置と認
識する。なお、従来方式の時分割メモリ共有方式
では、共有メモリをアクセスするすべてのCPU
に対し、各々このアクセスウエイト線による制御
が必要であつた。
４に対してアクセス要求があつた場合に“１“と
なり、CPU１のステートでCPU１からのアクセ
スが実行されると“０”になる。これが“１”の
間は、CPU１はアクセス要求を出したまま待た
される。従つてCPU１からは、その間共有メモ
リ４へのアクセスを行なつているようにみえ、共
有メモリ４をアクセスタイムの遅い記憶装置と認
識する。なお、従来方式の時分割メモリ共有方式
では、共有メモリをアクセスするすべてのCPU
に対し、各々このアクセスウエイト線による制御
が必要であつた。
時分割制御部５はCPU２のバス線２１、CPU
１のバス線１１、リフレツシユ回路３のバス線３
１の順序で１ステート単位に各バス線を共有メモ
リバス線４１に接続する。
１のバス線１１、リフレツシユ回路３のバス線３
１の順序で１ステート単位に各バス線を共有メモ
リバス線４１に接続する。
第６図は第５図における時分割制御部５のブロ
ツク図を示し、第７図は第６図のタイムチヤート
である。第６図において、時分割制御部は同期制
御回路５０と時分割ステート発生部５８とウエイ
ト制御部６０とを含む。同期制御回路５０には、
優先CPUであるCPU２の基本動作時間を決定す
る基本動作クロツク５１が入力されている。時分
割動作抑止回路５２は、電源投入時、基本動作ク
ロツク５１が安定するまで同期制御回路５０の動
作を抑止するためのもので、安定後、基本動作ク
ロツク５１の変化点で抑止を解除する。これによ
り２段のフリツプフロツプFF１，２とナンドゲ
ート５０１より成る分周回路が動作を始め、発振
器５９の出力５３の周波数を1/4に分周するこの
分周回路からは、基本動作クロツク５１に同期し
て、互いに位相が90度ずれたメモリアクセス信号
５４とステート切替信号５５が出力される。メモ
リアクセス信号５４は、“１”の間共有メモリ４
へのアクセスを許可にすることを示しておりコン
トロール線に与えられるCPUからの制御信号と
本メモリアクセス信号５４とで共有メモリ４への
書込み、読出し動作が行なわれる。
ツク図を示し、第７図は第６図のタイムチヤート
である。第６図において、時分割制御部は同期制
御回路５０と時分割ステート発生部５８とウエイ
ト制御部６０とを含む。同期制御回路５０には、
優先CPUであるCPU２の基本動作時間を決定す
る基本動作クロツク５１が入力されている。時分
割動作抑止回路５２は、電源投入時、基本動作ク
ロツク５１が安定するまで同期制御回路５０の動
作を抑止するためのもので、安定後、基本動作ク
ロツク５１の変化点で抑止を解除する。これによ
り２段のフリツプフロツプFF１，２とナンドゲ
ート５０１より成る分周回路が動作を始め、発振
器５９の出力５３の周波数を1/4に分周するこの
分周回路からは、基本動作クロツク５１に同期し
て、互いに位相が90度ずれたメモリアクセス信号
５４とステート切替信号５５が出力される。メモ
リアクセス信号５４は、“１”の間共有メモリ４
へのアクセスを許可にすることを示しておりコン
トロール線に与えられるCPUからの制御信号と
本メモリアクセス信号５４とで共有メモリ４への
書込み、読出し動作が行なわれる。
ウエイト制御部６０はフリツプフロツプFF６
とアンドゲート５０４とで構成され、非優先
CPUからアクセス要求があつた場合、そのCPU
のステートまでアクセスを待たせる制御を行なつ
ている。すなわちCPU１より共有メモリ４へア
クセス要求信号１１０が発生すると、インバータ
５０５を介して、フリツプフロツプF.F６がセツ
トされ、CPU１のアクセスウエイト線１１１が
“１”となり、この間、CPU１はアドレス線、デ
ータ線、コントロール線に信号を出したまま、ア
クセスウエイト線が“０”になるのを待つ。
CPU1ステートでメモリアクセス信号５４が
“１”となると、アンドゲート５０４がオンして、
アクセス終了時フリツプフロツプF.F６をリセツ
トする。この時、アクセスウエイト線１１１は
“０”になる。
とアンドゲート５０４とで構成され、非優先
CPUからアクセス要求があつた場合、そのCPU
のステートまでアクセスを待たせる制御を行なつ
ている。すなわちCPU１より共有メモリ４へア
クセス要求信号１１０が発生すると、インバータ
５０５を介して、フリツプフロツプF.F６がセツ
トされ、CPU１のアクセスウエイト線１１１が
“１”となり、この間、CPU１はアドレス線、デ
ータ線、コントロール線に信号を出したまま、ア
クセスウエイト線が“０”になるのを待つ。
CPU1ステートでメモリアクセス信号５４が
“１”となると、アンドゲート５０４がオンして、
アクセス終了時フリツプフロツプF.F６をリセツ
トする。この時、アクセスウエイト線１１１は
“０”になる。
時分割ステート発生部５８はフリツプフロツプ
F.F３〜５とアンドゲート１２，２２，３２とで
構成され、同期制御回路５０からの信号によりそ
の動作が制御される。すなわち、時分割ステート
発生部５８ではステート切替信号５５がCPU２
の基本動作時間の間隔で発生するため、基本動作
クロツク５１に同期して、フリツプフロツプF.F
３〜５が順次セツトされる。フリツプフロツプF.
F３〜５の各々の出力はそれぞれアンドゲート１
２，２２，３２の一方の入力となる。CPU１の
バス線１１、CPU２のバス線２１及びリフレツ
シユバス線３１からの信号はそれぞれアンドゲー
ト１２，２２，３２の他方の入力となる。アンド
ゲート１２，２２，３２の出力は共有メモリバス
線４１を介して共有メモリに入力される。従つて
CPU2ステート、CPU1ステート、リフレツシユ
ステートの順序で繰り返し時分割ステートが発生
する。
F.F３〜５とアンドゲート１２，２２，３２とで
構成され、同期制御回路５０からの信号によりそ
の動作が制御される。すなわち、時分割ステート
発生部５８ではステート切替信号５５がCPU２
の基本動作時間の間隔で発生するため、基本動作
クロツク５１に同期して、フリツプフロツプF.F
３〜５が順次セツトされる。フリツプフロツプF.
F３〜５の各々の出力はそれぞれアンドゲート１
２，２２，３２の一方の入力となる。CPU１の
バス線１１、CPU２のバス線２１及びリフレツ
シユバス線３１からの信号はそれぞれアンドゲー
ト１２，２２，３２の他方の入力となる。アンド
ゲート１２，２２，３２の出力は共有メモリバス
線４１を介して共有メモリに入力される。従つて
CPU2ステート、CPU1ステート、リフレツシユ
ステートの順序で繰り返し時分割ステートが発生
する。
現時点のステートでのメモリアクセスが終了し
た時点では、メモリアクセス信号５４及びステー
ト切替信号５５が“０”になつており、ナンドゲ
ート５０２からは信号が出力されている。この状
態でCPU2より共有メモリのアクセス要求信号５
６が出力されると、発振器出力５３の“１”の時
点でアンドゲート５０３からステート強制切替信
号５７が出力される。このステート強制切替信号
５７により時分割ステート発生部５８のフリツプ
フロツプF.F３〜５がリセツトされ、一旦リフレ
ツシユステートになる。（このリフレツシユステ
ートの間メモリアクセス信号５４が“０”のまま
であるので、実際のリフレツシユ動作は行なわれ
ない）これにより次のステートは自動的にCPU2
ステートになり、CPU2を待たせることなく、共
有メモリとのデータ授受を行なうことができる。
従つてCPU2は共有メモリを専用メモリとして、
待ち時間を意識することなく自由にアクセスでき
ることになる。
た時点では、メモリアクセス信号５４及びステー
ト切替信号５５が“０”になつており、ナンドゲ
ート５０２からは信号が出力されている。この状
態でCPU2より共有メモリのアクセス要求信号５
６が出力されると、発振器出力５３の“１”の時
点でアンドゲート５０３からステート強制切替信
号５７が出力される。このステート強制切替信号
５７により時分割ステート発生部５８のフリツプ
フロツプF.F３〜５がリセツトされ、一旦リフレ
ツシユステートになる。（このリフレツシユステ
ートの間メモリアクセス信号５４が“０”のまま
であるので、実際のリフレツシユ動作は行なわれ
ない）これにより次のステートは自動的にCPU2
ステートになり、CPU2を待たせることなく、共
有メモリとのデータ授受を行なうことができる。
従つてCPU2は共有メモリを専用メモリとして、
待ち時間を意識することなく自由にアクセスでき
ることになる。
上述のごとく本実施例によれば、回線制御用の
CPU2を優先CPUとすることによつて、時分割制
御特有の待ち時間をなくし、共有メモリを専用メ
モリとして回線のリアルタイム処理を行なえる効
果がある。
CPU2を優先CPUとすることによつて、時分割制
御特有の待ち時間をなくし、共有メモリを専用メ
モリとして回線のリアルタイム処理を行なえる効
果がある。
本発明によれば、リアルタイムで動作する処理
装置や共有メモリとのデータ授受の頻度の高い処
理装置を優先処理装置にすることにより、共有メ
モリとのデータ授受を待ち時間なしに自己のアク
セス時間内で行なうことができる。従つて処理能
力の高い装置またはシステムを実現できる効果が
ある。
装置や共有メモリとのデータ授受の頻度の高い処
理装置を優先処理装置にすることにより、共有メ
モリとのデータ授受を待ち時間なしに自己のアク
セス時間内で行なうことができる。従つて処理能
力の高い装置またはシステムを実現できる効果が
ある。
第１図は従来技術による時分割メモリ共有方式
の構成図、第２図は従来方式の動作説明図、第３
図は本発明による時分割メモリ共有方式の原理
図、第４図は本発明の動作説明図、第５図は本発
明の一実施例のブロツク図、第６図は第５図にお
ける時分割制御部のブロツク図、第７図は第６図
のタイムチヤートである。 １，２，９１〜９４……処理装置（CPU）、３
……リフレツシユ回路、４……共有メモリ、５…
…時分割制御部、６……回線制御部、７……専用
メモリ、８……デイスク装置、１１，２１，３１
……バス線、１２，２２，３２，５０３，５０４
……アンドゲート、４１……共有メモリバス線、
５０……同期制御回路、５２……時分割動作抑止
回路、５８……時分割ステート発生部、５９……
発振器、６０……ウエイト制御部、５０１，５０
２……ナンドゲート、５０５……、FF１〜６…
…フリツプフロツプ。
の構成図、第２図は従来方式の動作説明図、第３
図は本発明による時分割メモリ共有方式の原理
図、第４図は本発明の動作説明図、第５図は本発
明の一実施例のブロツク図、第６図は第５図にお
ける時分割制御部のブロツク図、第７図は第６図
のタイムチヤートである。 １，２，９１〜９４……処理装置（CPU）、３
……リフレツシユ回路、４……共有メモリ、５…
…時分割制御部、６……回線制御部、７……専用
メモリ、８……デイスク装置、１１，２１，３１
……バス線、１２，２２，３２，５０３，５０４
……アンドゲート、４１……共有メモリバス線、
５０……同期制御回路、５２……時分割動作抑止
回路、５８……時分割ステート発生部、５９……
発振器、６０……ウエイト制御部、５０１，５０
２……ナンドゲート、５０５……、FF１〜６…
…フリツプフロツプ。
Claims (1)
- １ 複数の処理装置とこれらの処理装置に共通な
メモリとの間に制御回路を設け、前記処理装置群
で前記メモリを時分割的にアクセスするメモリ共
有方式において、前記制御回路は、特定の処理装
置から与えられる周期的信号にもとずいて前記メ
モリに対するメモリアクセス信号を発生する第１
の回路と、前記特定処理装置から与えられる周期
的信号にもとずいて前記メモリをアクセスできる
周期的時間帯を各処理装置に時分割的に割り当て
る信号を作成する第２の回路とを有し、当該第２
の回路は、前記特定処理装置からのメモリアクセ
ス要求信号が与えられたら当該特定処理装置に対
応する前記割り当て信号だけ残し、他の処理装置
に対応する前記割り当て信号を遮断することを特
徴とするメモリ共有方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15626881A JPS5858667A (ja) | 1981-10-02 | 1981-10-02 | メモリ共有方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15626881A JPS5858667A (ja) | 1981-10-02 | 1981-10-02 | メモリ共有方式 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5035886A Division JPS6237761A (ja) | 1986-03-10 | 1986-03-10 | メモリ共有方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5858667A JPS5858667A (ja) | 1983-04-07 |
| JPH0324698B2 true JPH0324698B2 (ja) | 1991-04-03 |
Family
ID=15624092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15626881A Granted JPS5858667A (ja) | 1981-10-02 | 1981-10-02 | メモリ共有方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5858667A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4595951A (en) * | 1983-11-29 | 1986-06-17 | Rca Corporation | Teletext decoder using a common memory |
| JPH02115962A (ja) * | 1988-10-26 | 1990-04-27 | K S D:Kk | コンピュータ装置とその周辺装置との接続方式 |
| FR2769727B1 (fr) | 1997-10-09 | 2000-01-28 | St Microelectronics Sa | Procede et systeme de controle d'acces partages a une memoire vive |
-
1981
- 1981-10-02 JP JP15626881A patent/JPS5858667A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5858667A (ja) | 1983-04-07 |
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