JPH1021634A - アクティブ・ワイドレンジｐｌｌ装置、位相ロックループ方法及びディスク再生装置 - Google Patents

アクティブ・ワイドレンジｐｌｌ装置、位相ロックループ方法及びディスク再生装置

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JPH1021634A
JPH1021634A JP8189916A JP18991696A JPH1021634A JP H1021634 A JPH1021634 A JP H1021634A JP 8189916 A JP8189916 A JP 8189916A JP 18991696 A JP18991696 A JP 18991696A JP H1021634 A JPH1021634 A JP H1021634A
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Abstract

(57)【要約】 【課題】 通常再生時の条件と高速再生時におけるシー
クタイムを最適化するための条件と両立させるアクティ
ブ・ワイドレンジＰＬＬ装置、位相ロックループ方法及
びこのＰＬＬ装置を使用した光学的ディスク再生装置を
提供する。 【解決手段】 ＣＤ−ＲＯＭなどのディスク再生装置の
ＶＣＯ回路に入力する制御電圧を２つ設け、一方の入力
は従来の制御を行い、他方の入力にはデータレートの変
化に追従するようなゆっくりとした変化電圧を入力し、
通常再生時とシーク時の両方において、ＶＣＯ回路に要
求される条件を満足するようにＰＬＬ装置１５を構成す
る。このアクティブ・ワイドレンジＰＬＬ装置によれ
ば、内外周のすべての位置で必要とするクロックをＶＣ
Ｏ回路が発振することが可能となり、データの読み取り
が可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＤ（コンパクト
ディスク）やＣＤ−ＲＯＭなどの光学的ディスク再生装
置等に用いられる高性能なアクティブ・ワイドレンジＰ
ＬＬ装置に関するものである。
【０００２】
【従来の技術】現在、音響機器の分野では、高密度で忠
実度の高い記録再生を行うために、オーディオ信号をＰ
ＣＭ (Pulse Code Modulation)技術によりデジタル化信
号に変換して、例えば、ディスクや磁気テープなどの記
録媒体に記録し、これを再生するデジタル記録再生シス
テム（ディスク再生装置）が知られている。とくに直径
１２ｃｍのディスクにデジタル化データに対応したビッ
ト列を形成し、これを光学式に読み取るＣＤが最も普及
している。この様なディスク再生装置は、半導体レーザ
や光電変換素子などを内蔵した光学式ピックアップ素子
をディスクの内周側から外周側に向けてリニアトラッキ
ングに移動させると共に、ＣＤを線速度一定（ＣＬＶ：
Constant Linear Velocity) で回転させることによって
ＣＤに記録されたデータの読み取りを行う。ディスク再
生装置としてＣＤ−ＲＯＭもその代表例の１つである。
ＣＤ−ＲＯＭはディスクに混在するオーディオ信号と、
画像情報やキャラクタ・コードなどのＲＯＭデータとを
再生する装置である。オーディオ信号を再生する際に
は、音として出力するために通常再生速度（１倍速）で
再生が行われる。これに対し、ＲＯＭデータは、出来る
だけ速くデータを読み取るために、例えば、２倍速ある
いはそれ以上といった高速で再生が行われる。このよう
なオーディオ信号とＲＯＭデータとが混在したディスク
を再生する場合、頻繁に再生速度を切換える（例えば、
１倍速から２倍速へ、或いはその逆）必要がある。
【０００３】図１を参照して従来のＣＤ−ＲＯＭドライ
ブシステムを説明する。ディスクモータ２４で回転され
ているディスク１１からピックアップヘッド１２によっ
て読み出された信号は、アンプ１３に入力され、アンプ
１３ではこの読み出された信号からＲＦ信号が生成され
る。ＲＦ信号は、データスライス回路１４で２値化され
る（ＥＦＭ(Eight to Fourteen Modulation)）。２値化
信号ＥＦＭは、ＰＬＬ及び同期分離回路１５に入力さ
れ、ここでデータ信号ＤＡＴＡ、同期クロックＣＫ、同
期信号ＰＦＣＫが生成される。ＰＬＬ及び同期分離回路
１５で生成されたデータ信号ＤＡＴＡとクロックＣＫ
は、エラー訂正回路１６へ送られる。この訂正回路内で
バッファＲＡＭ１７を使用してエラー訂正が行われる。
エラー訂正回路１６で訂正された信号は、ＣＤ−ＲＯＭ
デコーダ回路１８でＣＤ−ＲＯＭ訂正及びバッファリン
グされ、ホストコンピュータ２８の命令に応じてデータ
のやり取りを行う。また、オーディオ用のディスクが再
生された時は、エラー訂正回路１６からのデータ信号は
オーデイオ用Ｄ／Ａ変換器２７でオーディオアナログ信
号に変換され、ＣＤ−ＲＯＭドライブから出力される。
【０００４】エラー訂正回路１６の動作クロックは、前
記ＰＬＬ回路１５で抜き出されたクロックＣＫかクロッ
クジェネレータ２５で生成されたクロックかをスイッチ
回路１９で選択する構成になっている。ＣＫ側に切り替
える場合は、ＣＤ−ＲＯＭ用のデータが高速再生される
場合であり、発明者等が以前に提案した特願平６−２１
１７８０号、特願平５−３００８３６号、特願平６−５
１３５０号で述べている可変速再生が行われる時であ
る。また、クロックジェネレータ２５のクロックに切り
換わる場合は前記オーディオ用のディスクが再生される
場合である。さらに、ＰＬＬ及び同期分離回路１５で抜
き出された同期信号ＰＦＣＫは、ディスクモータ制御回
路（ＣＬＶ）２２でクロックジェネレータ２５から生成
されたクロックＣＬＯＣＫと比較されて、モータ駆動信
号を生成する。このディスクモータ駆動回路２２は、デ
ィスクモータを線速度一定で回転させるための回路であ
る。この出力（モータ駆動信号）は、スイッチ３２を介
してモータードライバ２３に入力され、モータドライバ
２３の出力によってディスクモータ２４が駆動される。
ここで、ディスクモータ２４の回転数を検出する検出器
ＦＧ３０は、ディスク１１を角速度一定で回転させる
（以下、ＣＡＶ(Constant Angular Velosity) 制御とい
う）ＣＤ−ＲＯＭドライブを考えた場合に必要な構成要
素である。ＦＧ３０で検出されたディスクモータ２４の
回転数信号は、ディスクモータ制御回路（ＣＡＶ）３１
へ送られ、クロックジェネレータ２５からのクロックを
計測してディスクモータ制御信号を生成する。この信号
は、スイッチで選択されてモータドライバ２３へ送られ
る。
【０００５】ＣＡＶ制御を行う回路は、従来のＣＤ−Ｒ
ＯＭドライブシステムには必ずしも存在していない。こ
の回路が存在するシステムを考えた場合、このスイッチ
３２を切り替える信号は、システムコントローラで制御
される場合が１例として考えられる。一方、ピックアッ
プ１２から出力された信号の一部は、マトリックスアン
プ１９に入力される。そしてマトリックスアンプ１９で
この信号の一部からピックアップ制御用のエラー信号が
生成される。このエラー信号は、ピックアップサーボ回
路２０でイコライジング処理された後、ドライブ回路２
１に入力され、その出力がピックアップアクチュエータ
を駆動する。
【０００６】図９は、図１に示したＰＬＬ及び同期分離
回路１５の詳細なブロック回路図である。一般に、ＰＬ
Ｌ(Phase Lock Loop) 回路は、出力信号を発生する電圧
制御発振器（ＶＣＯ）と、この出力を所定の低周波数ま
で分周した信号と一定周波数の基準信号との位相差を検
出してこの位相差に応じた制御電圧をＶＣＯに与える位
相ロックループ（ＰＬＬループ）とを有する。即ち、Ｐ
ＬＬループは、ＶＣＯの出力を分周した信号と基準信号
との位相が一致する位相ロック状態になるまでＶＣＯの
制御電圧を調整する。ＰＬＬループは、位相差に応じた
信号（電流）を制御電圧に変えるためのループフィルタ
を有する。データスライス回路１４で２値化されたＥＦ
Ｍ信号は、電圧制御発振器（以下、ＶＣＯ回路という）
４３の出力信号を分周したクロックと位相を比較するた
め、位相比較器４０に入力される。また、ＥＭＦ信号
は、その信号中の同期信号に含まれる１１Ｔ成分の信号
（ＴＭＡＸといい、１Ｔ＝１／ｎ・４．３２１８ＭＨｚ
（ｎ倍速再生時）であるので、１１Ｔ＝１１／ｎ・４．
３２１８ＭＨｚである）をＶＣＯ回路のクロックで計測
させるためＴＭＡＸ検出器４１に入力される。位相比較
器４０とＴＭＡＸ検出器４１の出力信号は、ラグリード
フィルター４２で加算積分され、ＶＣＯ回路４３に入力
される。ＶＣＯ回路４３の出力クロックは、分周器４４
で分周、選択され、位相比較器４０及びＴＭＡＸ検出器
４１に入力される。
【０００７】ここで、ＶＣＯ回路４３の入力信号ＣＶ
が、基準電圧（ＶＲ）の時、その出力クロックは、６８
ＭＨｚの場合を考えている。したがって、１倍速再生時
のＥＦＭ信号の同期クロックが４．３２ＭＨｚであるの
で、ＶＣＯ回路４３の出力クロックの１／１６になる。
このときは、ＴＭＡＸ検出器４１に入力されるクロック
は、前記位相比較器４０に入力されるクロックの２倍の
周波数になる。この関係については１倍速から８倍速ま
で同様である。さらに２倍速再生時は、位相比較器４０
に入力されるクロックは１倍速再生時の２倍の８．６４
ＭＨｚになり、４倍速再生時及び８倍速再生時は、それ
ぞれ１７．２８ＭＨｚ及び３４．５６ＭＨｚとなる。ま
た、図１のディスクモータ制御回路２２に入力される同
期クロックＰＦＣＫは図９の同期信号分離回路４７で生
成される。図１のエラー訂正回路に入力されるデータＤ
ＡＴＡと同期クロックＣＫは、それぞれ図９のＤＡＴＡ
とＣＫに相当する。
【０００８】図２には、ＣＭＯＳのＬＳＩ内部で一般的
に良く使われるディレイラインによるリングオシレータ
タイプのＶＣＯ回路が示されている。ここでは、Ｐチャ
ネルＭＯＳトランジスタ（Ｐ−ｃｈ）のゲート電圧は、
基準電圧ＶＲに固定されており、ＮチャネルＭＯＳトラ
ンジスタ（Ｎ−ｃｈ）のゲート電圧を変化させることに
より、この一対のトランジスタの等価的なオン抵抗値を
変化させ、リングオシレータ６０の発振周波数（ｆout
）を変化させる。リングオシレータ６０は、ソース／
ドレインを接続した１対のＰチャネル／Ｎチャネルトラ
ンジスタを複数対有し、各対間にインバータが挿入され
ている。図３は、図２に示すＶＣＯ回路で使用されるリ
ングオシレータ６０のディレイセルの等価的な回路を示
した図である。等価的には、上記のＭＯＳ抵抗のオン抵
抗値を変化させることは、図３の可変抵抗器を変化させ
ることに相当する。
【０００９】
【発明が解決しようとする課題】もともとＣＤシステム
は、オーディオ再生システムであるので１倍速で回転さ
せていたが、ＣＤ−ＲＯＭとして応用されるようになっ
てからは、転送レートが一般のコンピュータ記憶メディ
アと比較すると遅いことが欠点となっていた。さらに最
近の大容量動画データの再生処理を考えると転送レート
を上げることが重要な課題となってきている。最近で
は、４倍速再生機は当然であり、４倍速から６倍速へ、
さらに８倍速とスピード競争は止まるところを知らない
状況になっている。ところが、ＣＤのディスク規格は、
一般に１倍速を想定して決められ、線速度一定記録（Ｃ
ＬＶ記録）とされているために、内周と外周ではディス
クの回転数が異なる。１倍速では、内周８Ｈｚ、外周で
３Ｈｚであり、２倍速では、内周で１６Ｈｚ、外周で６
Ｈｚとなる。８倍速になると、内周で６４Ｈｚ、外周で
２４Ｈｚとなり、非常に速くディスクを回転させる必要
が生じてくる。さらにシーク時は、この回転数を短時間
で修正するため、より大きなトルクを持つ高価な高性能
モータが必要になってくる。この観点から考え出された
のが、以前に発明した可変速再生技術であり、８倍速以
上ではさらに一層こういった問題点が強調されてくるよ
うになる。
【００１０】また、高速回転時に発生する問題点を解決
する方法としては、ＣＬＶ回転のまま、回転数をわずか
に変化させ、ＣＤ−ＲＯＭドライブの性能を上げる方法
も考案しており、４６Ａ９５９４４６で述べている。こ
の方法もＶＣＯ回路の発振周波数幅を広げる手段の一つ
である。この発明では回転数を変化させると同時にＶＣ
Ｏ回路の発振周波数センターをシフトする手段を設けて
おり、ファームウェアがこの操作に介在することを前提
としているが、しかしこれではファームウェアの負担は
大きい。最近では、ディスクを高速に回転させる限界に
近付いて来ているので、ＣＡＶ制御を行うドライブも出
てきている。このシステムではディスクモータの回転数
を変化させる必要がない。しかし、ＣＡＶシステムでは
データの転送レートが一定でないという問題がある。例
えば、外周でのデータの転送速度が４倍速になるように
ディスクを回転させると、それと同じ回転数では、内周
で転送速度は１．６倍速となる。また、ＣＡＶシステム
では、モータを一定速度で回転させるために前述したＦ
Ｇ（Frequency Generator ：回転数に応じた数のパルス
を発生させる回路）等のメカの変更が必要となる。ま
た，内周から外周まで再生速度（データの転送レート）
が変化するのでＰＬＬがロック可能な周波数レンジを大
きくする必要がある。更に通常の音楽再生のためにＣＬ
Ｖに切り換える必要がある。このように、ＣＡＶ制御の
場合は内周に対して外周のデータレートが２倍以上高く
なってしまう。殆どのディスクは内周側にデータトラッ
クが集中しているため、ＣＡＶ制御の場合、転送レート
が低い状態が多く、非常に不利である。今後は、こうい
った問題点からＣＡＶ、ＣＬＶ混在方のドライブも多く
出てくるものと思われる。
【００１１】このような動向を考えた場合、ＰＬＬ及び
同期分離回路１５のキャプチャレンジに要求される性能
はさらに大きいものになる。ディスクの回転を角速度一
定（ＣＡＶ）で回転させることでデータの読み取りが可
能となれば、ディスクを回転させるモーターもそれ程大
きなものは必要なくなる。そしてシークタイムも回転変
動を修正しないので、より高速化されることになる。こ
れを実現するためにはＶＣＯ回路の可変幅をより広げれ
ば良い。線速度一定で記録されたディスクを角速度一定
で回転させるということは、内周の取り込み信号のデー
タレートと外周の取り込み信号のデータレートが２．５
倍異なるということになる。内周のレートに対して、外
周は２．５倍レートが高くなる。したがって、このデー
タを読み出すためには、ＶＣＯ回路のキャプチャレンジ
を広げなければならない。このことは前述した図２に示
すＶＣＯ回路の発振レンジ幅を広げるということにほか
ならない。
【００１２】したがって、ＶＣＯ回路の可変幅を広げる
ということは、換言するとＶＣＯ回路の変換ゲインを上
げることになり、ＰＬＬループのゲインを上げることに
なる。ＰＬＬループのゲインを上げると、一般には、Ｐ
ＬＬループが閉じているときの応答性が速くなり、入力
信号のわずかな時間変化に追従するようになるため、同
期クロックＣＫのジッタが悪化し、データのエラーレー
トが悪化する。ＶＣＯ回路の可変幅が広いことはシーク
タイムの高速化には必要な要因ではあるが、ＣＤ−ＲＯ
Ｍドライブとしての信頼性（データのエラー率）から考
えると好ましくない。通常、再生状態では、その時々の
ＰＬＬループのロック位置における発振周波数に対し
て、可変幅は数％もあれば十分である。しかし、シーク
時のデータレート変動を吸収するためにはディスクが完
全に角速度一定で回転していたとすると、外周から内周
へシークを行う場合は、−６０％、内周から外周へシー
クを行う場合は、＋２６０％という非常に広い可変幅が
必要となる。それゆえ、この通常再生時の条件と高速再
生時におけるシークタイムを最適化するための条件とは
相反するものとなり、これを両立させることは難しい。
したがって、本発明は、通常再生時の条件と高速再生時
におけるシークタイムを最適化するための条件と両立さ
せるアクティブ・ワイドレンジＰＬＬ装置、位相ロック
ループ方法及びこのＰＬＬ装置を使用した光学的ディス
ク再生装置を提供する。
【００１３】
【課題を解決するための手段】本発明は、ＶＣＯ回路に
入力する制御電圧を２つ設け、一方の入力は従来の制御
を行い、他方の入力にはデータレートの変化に追従する
ようなゆっくりとした変化電圧を入力し、通常再生時と
シーク時の両方において、ＶＣＯ回路に要求される条件
を満足するようにＰＬＬ装置を構成することを特徴とす
る。このアクティブ・ワイドレンジＰＬＬ装置によれ
ば、内外周のすべての位置で必要とするクロックをＶＣ
Ｏ回路が発振することが可能となり、データの読み取り
が可能となる。請求項１の発明は、アクティブ・ワイド
レンジＰＬＬ装置において、第１の制御電圧によって発
振周波数を連続的に変化させ、且つ第２の制御電圧によ
って第１の制御電圧対発振周波数特性を連続的に変化さ
せる電圧制御発振器と、ディスクから読み出されたデー
タと前記電圧制御発振器の出力の位相とを比較する位相
検出手段と、ディスクから読み出されたデータと前記電
圧制御発振器の出力の周波数とを比較する周波数検出手
段と、前記位相及び周波数検出手段の検出結果をイコラ
イジングする第１のフィルタ手段と、前記第１のフィル
タ手段の出力の低周波数成分のみを取り出す第２のフィ
ルタ手段とを備え、前記第１のフィルタ手段の出力を前
記第１の制御電圧に入力し、前記第２のフィルタ手段の
出力を前記第２の制御電圧に入力し、前記第１の制御電
圧が常に所定の電圧になるように前記第２の制御電圧を
変化させることを特徴とする。
【００１４】請求項２の発明は、請求項１に記載のアク
ティブ・ワイドレンジＰＬＬ装置において、前記第２の
フィルタは、デジタル積分器からなることを特徴とす
る。請求項３の発明は、請求項１に記載のアクティブ・
ワイドレンジＰＬＬ装置において、前記第２のフィルタ
は、アナログ積分器からなることを特徴とする。請求項
４の発明は、請求項１乃至請求項３のいづれかに記載の
アクティブ・ワイドレンジＰＬＬ装置において、前記所
定の電圧は、電源電圧の１／２であることを特徴とす
る。請求項５の発明は、請求項１乃至請求項３のいづれ
かに記載のアクティブ・ワイドレンジＰＬＬ装置におい
て、前記所定の電圧は、複数あることを特徴とする。請
求項６の発明は、請求項１乃至請求項５のいづれかに記
載のアクティブ・ワイドレンジＰＬＬ装置において、前
記電圧制御発振器は、ＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタのソース／ドレインを互
いに電気的に接続した複数のトランジスタ対を有するリ
ングオシレータを備え、前記ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタとにおいて、一方
のＭＯＳトランジスタのゲートには、前記第１の制御電
圧が入力され、他方のＭＯＳトランジスタのゲートに
は、前記第２の制御電圧が入力されることを特徴とす
る。
【００１５】請求項７に記載の発明は、位相ロックルー
プ方法において、ディスクから読み出されたデータと第
１の制御電圧によって発振周波数を連続的に変化させ、
且つ第２の制御電圧によって第１の制御電圧対発振周波
数特性を連続的に変化させる電圧制御発振器の出力の位
相とを比較する位相検出手段とこのデータと前記電圧制
御発振器の出力の周波数とを比較する周波数検出手段と
の検出検出結果を第１のフィルタ手段でイコライジング
する段階と、第２のフィルタ手段を用いて前記第１のフ
ィルタ手段の出力の低周波数成分のみを取り出す段階
と、前記第１のフィルタ手段の出力を前記第１の制御電
圧に入力させ前記第２のフィルタ手段の出力を前記第２
の制御電圧に入力させて前記第１の制御電圧が常に所定
の電圧になるように前記第２の制御電圧を変化させる段
階とを有することを特徴とする。
【００１６】請求項８の発明は、ディスク再生装置にお
いて、データが記録されているディスクからこのデータ
を読み取る手段と、ディスクモータを線速度一定で回転
させる手段と、ディスクモータを角速度一定で回転させ
る手段と、前記ディスクモータを線速度一定で回転させ
る手段及び前記ディスクモータを角速度一定で回転させ
る手段のいづれかを選択するスイッチング手段と、前記
データを読み取る手段から読み取られたデータを２値化
してＥＦＭ信号を生成する手段と、前記ＥＦＭ信号に同
期し、前記ディスクモータの回転速度に応じたクロック
を生成するクロック生成手段と、前記ＥＦＭ信号を復調
し、再生データを生成する手段と、前記再生データを一
時的に格納するメモリ手段と、前記クロックに同期して
前記再生データを前記メモリ手段に書き込み、基準クロ
ックに同期して前記再生データを読み出すメモリ制御手
段とを具備し、前記クロック生成手段は、第１の制御電
圧によって発振周波数を連続的に変化させ、且つ第２の
制御電圧によって第１の制御電圧対発振周波数特性を連
続的に変化させる電圧制御発振器と、ディスクから読み
出されたデータと前記電圧制御発振器の出力の位相とを
比較する位相検出手段と、ディスクから読み出されたデ
ータと前記電圧制御発振器の出力の周波数とを比較する
周波数検出手段と、前記位相及び周波数検出手段の検出
結果をイコライジングする第１のフィルタ手段と、前記
第１のフィルタ手段の出力の低周波数成分のみを取り出
す第２のフィルタ手段とを備え、前記第１のフィルタ手
段の出力を前記第１の制御電圧に入力し、前記第２のフ
ィルタ手段の出力を前記第２の制御電圧に入力し、前記
第１の制御電圧が常に所定の電圧になるように前記第２
の制御電圧を変化させるアクティブ・ワイドレンジＰＬ
Ｌ装置からなることを特徴とする。
【００１７】請求項９の発明は、請求項８に記載のディ
スク再生装置において、前記スイッチング手段は、前記
ディスクを低速回転させるときはで前記ディスクモータ
を線速度一定で回転させる手段を選択し、前記ディスク
を高速で回転させる時は前記ディスクモータを角速度一
定で回転させる手段を選択することを特徴とする。請求
項１０の発明は、請求項８に記載のディスク再生装置に
おいて、前記スイッチング手段は、前記ディスクの内周
を再生するときは前記ディスクモータを角速度一定で回
転させる手段を選択し、前記ディスクの外周を再生する
ときは前記ディスクモータを線速度一定で回転させる手
段を選択することを特徴とする。
【００１８】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図７を参照して第１
の実施例を説明する。図１は、本発明のアクティブ・ワ
イドレンジＰＬＬ装置を用いたＣＤ−ＲＯＭドライブシ
ステム（ディスク再生装置）の回路ブロック図、図４
は、デジタル積分器を用いた本発明のアクティブ・ワイ
ドレンジＰＬＬ装置の回路図、図５は、図４のデジタル
積分器の回路図、図６は、本発明のＶＣＯ特性を示す特
性図、図７は、従来のＰＬＬ装置と本発明のＰＬＬ装置
の動作を比較する説明図、図２は、このアクティブ・ワ
イドレンジＰＬＬ装置に用いられるリングオシレータの
回路図、図３は、このリングオシレータを構成するディ
レイセルの等価回路図である。図２及び図３の回路構成
は、図９に示された従来のＰＬＬ装置にも用いたもので
あるので重複した説明は省略する。図１のＣＤ−ＲＯＭ
ドライブシステムにおいて、データスライス回路１４で
２値化されたＥＦＭ信号は、ＶＣＯ回路４３の出力信号
を分周したクロックと位相を比較するため、位相比較器
４０に入力される。また、ＥＦＭ信号は、その信号中の
同期信号に含まれる１１Ｔ成分の信号ＴＭＡＸをＶＣＯ
回路のクロックで計測させるため、ＴＭＡＸ検出器４１
に入力される。位相比較器４０とＴＭＡＸ検出器４１の
出力信号は、ラグリードフィルター４２で加算積分さ
れ、ＶＣＯ回路４３に入力される。ＶＣＯ回路４３の出
力クロックは、分周器４４で分周、選択され、位相比較
器４０及びＴＭＡＸ検出器４１に入力される。
【００１９】ここで、ＶＣＯ回路４３の入力信号ＣＶ
が、基準電圧（ＶＲ）の時、その出力クロックは、６８
ＭＨｚである。したがって、１倍速再生時のＥＦＭ信号
の同期クロックが４．３２ＭＨｚであるので、ＶＣＯ回
路４３の出力クロックの１／１６になる。このときは、
ＴＭＡＸ検出器４１に入力されるクロックは、前記位相
比較器４０に入力されるクロックの２倍の周波数にな
る。この関係については１倍速から８倍速まで同様であ
る。さらに２倍速再生時は、位相比較器４０に入力され
るクロックは１倍速再生時の２倍の８．６４ＭＨｚにな
り、４倍速再生時及び８倍速再生時は、それぞれ１７．
２８ＭＨｚ及び３４．５６ＭＨｚとなる。また、図１の
ディスクモータ制御回路２２に入力される同期クロック
ＰＦＣＫは図９の同期信号分離回路４７で生成される。
図１のエラー訂正回路に入力されるデータＤＡＴＡと同
期クロックＣＫは、それぞれ図９のＤＡＴＡとＣＫに相
当する。図２に示されたリングオシレータ６０で構成さ
れるＶＣＯ回路において、ＤＶＣ端子は、従来基準電圧
ＶＲに固定されていたが、本発明では、この端子に図４
に示されたＰＬＬ装置にデジタル積分器５０を接続す
る。このようにして構成されたアクティブ・ワイドレン
ジＰＬＬ装置の動作について説明する。まず、図２に示
したリングオシレータタイプのＶＣＯ特性について説明
する。この特性図を図６に示す。
【００２０】ＤＣＶ端子を基準電圧ＶＲにしたとき、こ
の特性は特性Ａのようになる。従来は、入力電圧ＣＶが
ＶＲレベルの時、発振出力は６８ＭＨｚになる。ディス
クが従来どうりＣＬＶ制御され、定常回転している時
は、ＰＬＬループは特性Ａ上の６８ＨＭｚの点を中心
（ａ）に動作する。ＤＣＶ端子を基準電圧ＶＲより高い
電圧にすると図２でＰ−ｃｈトランジスタのゲート電圧
が基準位置（ＤＣＶ＝ＶＲの点）よりも高くなるため、
Ｐ−ｃｈトランジスタの等価抵抗が上り発振周波数が下
がる。また、ＤＣＶ端子の電圧をＶＲよりも下げるとＰ
−ｃｈトランジスタの等価抵抗が下がり発振周波数が高
くなる。このデジタル積分器５０では、ＤＣＶ電圧は、
ＣＶ電圧を基準電位に対して積分しているため、ＣＶ電
圧→ＶＲ電圧になるように決定される。このとき必要と
されるＶＣＯの発振が選ばれる。ＰＬＬの帯域を決定し
ている高周波動作は、図６の上の動作点で決定され、
ディスクから再生されたデータレートの追従に対しては
上の動作点上で発振する。特性Ｄは、従来の考え方で
ＶＣＯ回路の発振レンジを広げた場合の図であり、この
ような特性を実現すれば、ＣＬＶディスクをＣＡＶで回
転させた場合でもデータの読み取りを高速で行うことが
できる。しかし、前述したようにデータのＰＬＬ回路の
周波数が高い領域での応答性も速くなっているため、エ
ラーレート等は悪化してしまう。
【００２１】このように、ＣＶ電圧がＶＲになるように
ＤＣＶの電圧が決定する。つまり、図６の周波数対入力
電圧特性は、上下方向に特性が自由に移動するため、あ
たかも発振可変幅が非常に広いＶＣＯ回路を実現したよ
うに作用する。次に、このデジタル積分器について説明
する。図５は、デジタル積分器の１例を示す回路ブロッ
ク図である。この積分器の構成例を図５に示す。ラグリ
ードフィルタ４２の出力ＣＶは、基準電圧ＶＲとコンパ
レータ５３で比較され、出力ＣＶがＶＣＯＲ信号で決定
される基準電圧ＶＲより大きいか小さいか判定される。
ＶＣＯＲ信号は、ＶＲ生成回路５９に入力され、この信
号は、この回路で基準電圧ＶＲを生成する。例えば、Ｖ
ＣＯＲ信号は、数ビットのデジタル値からなり、ＶＲ生
成回路は、このデジタル値に対応したＤ／Ａ変換器など
からなる。
【００２２】このＶＲ生成回路から生成されるＶＲ電位
は、前述の図６に示すＶＲ電圧であるが、必ずしも電源
電圧のセンター（ダイナミックレンジのセンター）であ
る必要はない。その時々で変動する所定電圧でよい。例
えば、ＶＣＯＲ信号を動かす基本となるものは、ＣＡＶ
再生時などでは、ＰＦＣＫ信号をシステムクロックでカ
ウントした情報に依存した電圧のようなもので良い。こ
の情報は、発明者らが提案しているもの（特願平６−２
１１７８０号、特願平５−３００８３６号、特願平６−
５１３５０号参照）で、ディスクの回転情報であり、見
方を変えると情報信号のデータレートを表している。し
たがって、この情報から、ピックアップのディスク半径
方向の位置情報を得ることも可能である。ＣＡＶ制御時
でもＣＬＶ制御時でも、ピックアップがディスクの内周
にある場合は、ピックアップが外周方向へ移動するケー
スが多く、その時のデータレートは、上がる方向（ＶＣ
Ｏ回路の発振周波数は高い方向）へ動く場合が多い。し
たがって、このＶＲ電位は低めに設定し、発振周波数が
高い側のダイナミックレンジを広げるようにしておく。
ピックアップが外周付近にある場合は、前述と逆の理由
からＶＲ電圧を高めに設定しておく。このような例もあ
るので、以下、ＶＲ電圧は、所定電圧を意味する。
【００２３】クロック発生器５１で発生した１１．２Ｍ
Ｈｚのクロックを分周器５２で１２８分周して生成した
８８．２ｋＨｚのクロックをＤタイプＦＦ５５に入力し
てコンパレータ５３の出力をシフトする。これにより積
分値を大きくするか小さくするかが８８．２ｋＨｚ周期
で決定される。そしてＤタイプＦＦ５５の出力は１５ビ
ットアップダウンカウンタ５６のカウントアップするか
カウントダウンするかの切り替え信号入力端子（Ｕ／
Ｄ）へ接続される。そして前記８８．２ｋＨｚのクロッ
クを前記１１．２ＭＨｚのクロックの反転信号でＤタイ
プＦＦ５４によりシフトしてタイミング調整したクロッ
クを用いて前記アップダウンカウンタ５６をカウントさ
せる。カウンタ５６の出力は、積分器のゲインを調整す
るため上位８ビットだけがＲ−２Ｒのデジタルアナログ
変換器（ＤＡＣ）５７に入力され、ディジタル値からア
ナログ値に変換される。そして、その出力がオペアンプ
５８によりインピーダンスを下げてＶＣＯ回路４３のＤ
ＣＶ端子に入力される。この積分器は反転増幅型であり
ＤＣゲインは無限大である。このようにして構成したア
クティブワイドレンジＰＬＬ装置は、ＣＭＯＳ−ＬＳＩ
の基板内に内蔵する有効な手段である。さらに機能、性
能的にもデジタル回路を含んでいるので安定していて使
い易い。
【００２４】本発明では、ディスクのエラーレート等に
対しては従来通りの性能を維持しつつ、更にＣＬＶ記録
されているディスクをＣＡＶで回転させた場合でも十分
に発振周波数が変化するため、非常に高速でデータを読
取ることが可能となる。図７は、本発明のアクティブ・
ワイドレンジＰＬＬ装置の動作をデータレートの時間的
変化に示した図である。図の上段は、データレートの変
化を表しており、例えば、ＣＬＶ記録のディスクをＣＡ
Ｖで回転させ、内周から外周へピックアップが移動した
時の変化の様子を示している。中段は、ＤＣＶ＝ＶＲと
した時でＶＣＯ回路の特性が図６の特性Ａの場合であ
る。この特性では、ＶＣＯ回路の発振可変幅がデータレ
ートの変化を完全にカバーしていないので、内周と外周
のデータレートにＶＣＯ回路が追従しないところではＰ
ＬＬがロックすることができず、データを読むことがで
きない（図の斜線で示した領域でＰＬＬがロックでき
る）。下段は、本発明のアクティブ・ワイドレンジＰＬ
Ｌ装置の例であり、ＣＶ電圧がＶＲ電圧になるようにＤ
ＣＶ電圧が動いていることがわかる。この例では、ＤＣ
Ｖ電圧がＶSSとＶDDを越えたところまで変化した例を示
しているが、この時はＣＶ電圧が変化して、目的の発振
周波数まで変化しようとしている。本発明のアクティブ
・ワイドレンジＰＬＬ装置によれば、内外周のすべての
位置で必要とするクロックをＶＣＯ回路が発振すること
が可能となり、データの読み取りが可能となる。
【００２５】次に、図８を参照して第２の実施例を説明
する。図は、本発明のアクティブ・ワイドレンジＰＬＬ
装置の回路図であり、図１に示したＰＬＬ及び同期分離
回路１５の詳細なブロック回路図である。図１の構造及
び動作は前述の通りである。図８は、図４に示すデジタ
ル積分器をアナログ積分器に置き換えて構成したアクテ
ィブ・ワイドレンジＰＬＬ装置である。この回路方式
は、非常に簡単に構成が可能であるが、実際のＬＳＩへ
内蔵することを考えると、アンプのアナログ的なオフセ
ット管理や性能の保証といった点で難しい部分もある。
また、積分器５０に用いるオペアンプの正転入力の基準
電位は、図５に示したような可変のＶＲ生成回路でも良
い。図８の積分器５０のオペアンプには、抵抗ｒを接続
することもできるが、この抵抗ｒを接続した場合はＰＬ
Ｌ回路の応答性において周波数の低い部分のみの応答
からの応答になる。
【００２６】
【発明の効果】以上説明したように、積分器回路を追加
することで、ＣＬＶ記録ディスクをＣＡＶ制御で回転さ
せた場合のようにデータレートが非常に広く変化して
も、エラーレート等を犠牲にすることなく、高性能なＰ
ＬＬ回路を構成することができる。本発明を使うと今後
考えられるＣＡＶ、ＣＬＶ混在のドライブシステムにお
いて非常に利用価値の高いシステムを構成することがで
きる。本発明のアクティブ・ワイドレンジＰＬＬ装置を
使用することで、エラーレート等を決定している高周波
部分の性能は、従来のままに保ち、シーク性能を決定し
ている発振周波数の変化幅も広く確保でき、高性能なＣ
Ｄ−ＲＯＭドライブを構成することができる。また、本
発明は、ＣＬＶ記録が基本となっているＤＶＤ等にも応
用することが可能である。追加される部品については、
ＬＳＩに内蔵化することが可能であることは、いうまで
もなく、コストアップをほとんどすること無く高性能な
ＰＬＬ回路が実現可能である。ディスクの回転を角速度
一定（ＣＡＶ）で回転させることによってデータの読み
取りが可能となれば、ディスクを回転させるモーターも
それ程大きなものは必要なくなる。そしてシークタイム
も回転変動を修正しないのでより高速化を図ることがで
きる。ＣＡＶ制御の必要性は、倍速が大きくなる程増し
てくる。したがって、本発明では、ＣＡＶ制御のみを用
いるのではなく、例えば、８倍速以下の倍速の場合に
は、従来と同じＣＬＶ制御を用い、これを越えるような
場合にＣＡＶ制御を用いるような構成の再生機を用いる
ことが可能になる。
【図面の簡単な説明】
【図１】本発明及び従来のＣＤ−ＲＯＭドライブシステ
ムのブロック構成図。
【図２】本発明のＶＣＯ回路に使用されるディレイセル
を用いたリングオシレータの回路図。
【図３】本発明のディレイセルの等価回路図。
【図４】本発明のアクティブ・ワイドレンジＰＬＬ装置
の回路ブロック図。
【図５】図４のＰＬＬ装置に用いられるディジタル積分
器を示す回路図。
【図６】本発明のＶＣＯ特性を説明する発振周波数−入
力電圧特性図。
【図７】本発明のＰＬＬ装置と従来のＰＬＬ装置の動作
を比較する特性図。
【図８】本発明のアクティブ・ワイドレンジＰＬＬ装置
の回路ブロック図。
【図９】従来のＰＬＬ回路ブロックの構成図。
【符号の説明】
１１・・・ディスク、 １２・・・ピックアップヘッ
ド、１３・・・アンプ、 １４・・・データスライス
回路、１５・・・ＰＬＬ及び同期分離回路、 １６・
・・エラー訂正回路、１７・・・バッファＲＡＭ、
１８・・・ＣＤ−ＲＯＭデコーダ回路、１９・・・スイ
ッチ回路、 ２０・・・ピックアップサーボ回路、２
１・・・ドライブ回路、 ２２・・・ディスクモータ
制御回路、２３・・・モータドライバ、 ２４・・・
デスクモータ、２５・・・クロックギェネレータ、
２６・・・マイコンＩ／Ｆ ２７・・・オーディオ用Ｄ／Ａ変換器、２８・・・ホス
トコンピュータ、 ２９・・・システムコントロー
ラ、３０・・・ＦＧ、 ３１・・・ディスクモータ制
御回路、３２・・・スイッチ、 ４０・・・位相比較
器、４１・・・ＴＭＡＸ検出器、 ４２・・・ラグリ
ードフィルタ、４３・・・ＶＣＯ回路、 ４４、４
６、５２・・・分周器、４７・・・同期信号分離回路、
５０・・・デジタル積分器、５１・・・クロック発
生器、 ５３、５８・・・コンパレータ、５４、５５
・・・ＤタイプＦＦ、 ５６・・・カウンタ、５７・
・・ＤＡＣ、 ６０・・・リングオシレータ、６１・
・・ディレイセル。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１の制御電圧によって発振周波数を連
    続的に変化させ、且つ第２の制御電圧によって第１の制
    御電圧対発振周波数特性を連続的に変化させる電圧制御
    発振器と、 ディスクから読み出されたデータと前記電圧制御発振器
    の出力の位相とを比較する位相検出手段と、 ディスクから読み出されたデータと前記電圧制御発振器
    の出力の周波数とを比較する周波数検出手段と、 前記位相及び周波数検出手段の検出結果をイコライジン
    グする第１のフィルタ手段と、 前記第１のフィルタ手段の出力の低周波数成分のみを取
    り出す第２のフィルタ手段とを備え、 前記第１のフィルタ手段の出力を前記第１の制御電圧に
    入力し、前記第２のフィルタ手段の出力を前記第２の制
    御電圧に入力し、前記第１の制御電圧が常に所定の電圧
    になるように前記第２の制御電圧を変化させることを特
    徴とするアクティブ・ワイドレンジＰＬＬ装置。
  2. 【請求項２】 前記第２のフィルタは、デジタル積分器
    からなることを特徴とする請求項１に記載のアクティブ
    ・ワイドレンジＰＬＬ装置。
  3. 【請求項３】 前記第２のフィルタは、アナログ積分器
    からなることを特徴とする請求項１に記載のアクティブ
    ・ワイドレンジＰＬＬ装置。
  4. 【請求項４】 前記所定の電圧は、電源電圧の１／２で
    あることを特徴とする請求項１乃至請求項３のいづれか
    に記載のアクティブ・ワイドレンジＰＬＬ装置。
  5. 【請求項５】 前記所定の電圧は、複数あることを特徴
    とする請求項１乃至請求項３のいづれかに記載のアクテ
    ィブ・ワイドレンジＰＬＬ装置。
  6. 【請求項６】 前記電圧制御発振器は、ＰチャネルＭＯ
    ＳトランジスタとＮチャネルＭＯＳトランジスタのソー
    ス／ドレインを互いに電気的に接続した複数のトランジ
    スタ対を有するリングオシレータを備え、前記Ｐチャネ
    ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
    とにおいて、一方のＭＯＳトランジスタのゲートには前
    記第１の制御電圧が入力され、他方のＭＯＳトランジス
    タのゲートには前記第２の制御電圧が入力されることを
    特徴とする請求項１乃至請求項５のいづれかに記載のア
    クティブ・ワイドレンジＰＬＬ装置。
  7. 【請求項７】 ディスクから読み出されたデータと第１
    の制御電圧によって発振周波数を連続的に変化させ、且
    つ第２の制御電圧によって第１の制御電圧対発振周波数
    特性を連続的に変化させる電圧制御発振器の出力の位相
    とを比較する位相検出手段とこのデータと前記電圧制御
    発振器の出力の周波数とを比較する周波数検出手段との
    検出検出結果を第１のフィルタ手段でイコライジングす
    る段階と、 第２のフィルタ手段を用いて前記第１のフィルタ手段の
    出力の低周波数成分のみを取り出す段階と、 前記第１のフィルタ手段の出力を前記第１の制御電圧に
    入力させ、前記第２のフィルタ手段の出力を前記第２の
    制御電圧に入力させて前記第１の制御電圧が常に所定の
    電圧になるように前記第２の制御電圧を変化させる段階
    とを有することを特徴とする位相ロックループ方法。
  8. 【請求項８】 データが記録されているディスクからこ
    のデータを読み取る手段と、 ディスクモータを線速度一定で回転させる手段と、 ディスクモータを角速度一定で回転させる手段と、 前記ディスクモータを線速度一定で回転させる手段及び
    前記ディスクモータを角速度一定で回転させる手段のい
    づれかを選択するスイッチング手段と、 前記データを読み取る手段から読み取られたデータを２
    値化してＥＦＭ信号を生成する手段と、 前記ＥＦＭ信号に同期し、前記ディスクモータの回転速
    度に応じたクロックを生成するクロック生成手段と、 前記ＥＦＭ信号を復調し、再生データを生成する手段
    と、 前記再生データを一時的に格納するメモリ手段と、 前記クロックに同期して前記再生データを前記メモリ手
    段に書き込み、基準クロックに同期して前記再生データ
    を読み出すメモリ制御手段とを具備し、 前記クロック生成手段は、第１の制御電圧によって発振
    周波数を連続的に変化させ、且つ第２の制御電圧によっ
    て第１の制御電圧対発振周波数特性を連続的に変化させ
    る電圧制御発振器と、 ディスクから読み出されたデータと前記電圧制御発振器
    の出力の位相とを比較する位相検出手段と、 ディスクから読み出されたデータと前記電圧制御発振器
    の出力の周波数とを比較する周波数検出手段と、 前記位相及び周波数検出手段の検出結果をイコライジン
    グする第１のフィルタ手段と、 前記第１のフィルタ手段の出力の低周波数成分のみを取
    り出す第２のフィルタ手段とを備え、 前記第１のフィルタ手段の出力を前記第１の制御電圧に
    入力し、前記第２のフィルタ手段の出力を前記第２の制
    御電圧に入力し、前記第１の制御電圧が常に所定の電圧
    になるように前記第２の制御電圧を変化させるアクティ
    ブ・ワイドレンジＰＬＬ装置からなることを特徴とする
    ディスク再生装置。
  9. 【請求項９】 前記スイッチング手段は、前記ディスク
    を低速回転させるときはで前記ディスクモータを線速度
    一定で回転させる手段を選択し、前記ディスクを高速で
    回転させる時は前記ディスクモータを角速度一定で回転
    させる手段を選択することを特徴とする請求項８に記載
    のディスク再生装置。
  10. 【請求項１０】 前記スイッチング手段は、前記ディス
    クの内周を再生するときは前記ディスクモータを角速度
    一定で回転させる手段を選択し、前記ディスクの外周を
    再生するときは前記ディスクモータを線速度一定で回転
    させる手段を選択することを特徴とする請求項８に記載
    のディスク再生装置。
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