JPH10223902A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH10223902A
JPH10223902A JP9020421A JP2042197A JPH10223902A JP H10223902 A JPH10223902 A JP H10223902A JP 9020421 A JP9020421 A JP 9020421A JP 2042197 A JP2042197 A JP 2042197A JP H10223902 A JPH10223902 A JP H10223902A
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mos transistor
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gate
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浩一 熊谷
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    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays

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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】従来のバルクＣＭＯＳのトランジスタの配置
は、ＰＮ素子分離領域が必要であり、Ｎチャンネル型Ｍ
ＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタ
のドレイン拡散層同士を接続するのに金属配線による接
続が必要であり、ブロック内の配線面積が増加するとい
う問題を有していた。 【解決手段】本発明の半導体集積回路装置は、ＳＯＩ基
板上に設けられ、それぞれ平行に且つ独立して配置され
た第１の領域及び第２の領域と、第１の領域に設けら
れ、そのソース拡散層領域又はドレイン拡散層同士が第
１拡散層配線で接続された第１チャンネル型の第１のＭ
ＯＳトランジスタ及び第２チャンネル型の第２のＭＯＳ
トランジスタと、第２の領域に配置され、そのソース拡
散層が第２のＭＯＳトランジスタのソース拡散層と又は
そのドレイン拡散層が第２のＭＯＳトランジスタのドレ
イン拡散層と第２拡散層配線で接続された前記第１チャ
ンネル型の第３のＭＯＳトランジスタとを備えている。

Description

【発明の詳細な説明】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）基板を用いたＣＭＯＳ論理回路のレイアウトに
関する。
【０００１】
【従来の技術】図１２は、特定用途向けＬＳＩ（ＡＳＩ
Ｃ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉ
Ｃ）の代表例である、ＣＭＯＳ ＳＯＧ（Ｓｅａ−Ｏｆ
−Ｇａｔｅｓ）の内部基本セルに、図８に示す２入力Ｎ
ＡＮＤ回路を構成したときのレイアウト平面図である。
また、図１２中のＧ−Ｇ′線と、Ｈ−Ｈ′線での断面図
をそれぞれ図１３（ａ），（ｂ）に示す。
【０００２】図１２では、基本セル１２０３が横方向の
セル境界線上でミラー反転を繰り返して横方向に４個配
置されており、Ｐチャンネル型ＭＯＳトランジスタ群１
２０１とＮチャンネル型ＭＯＳトランジスタ群１２０２
が、それぞれ電源線（ＶＤＤ）１２１１と接地線（ＧＮ
Ｄ）１２１２に沿った方向に列をなして配置されてい
る。この基本セル１２０３は、Ｎウェルコンタクト拡散
層領域１２０４とＰウェルコンタクト拡散層領域１２０
５、そして２本のゲートポリシリコン１２０８ａと１２
０８ｂ、３個のＰ+拡散層１２０６ａ−ｃ、３個のＮ+拡
散層１２０７ａ−ｃから成る２個のＰチャンネル型ＭＯ
Ｓトランジスタと２個のＮチャンネル型ＭＯＳトランジ
スタから構成されている。
【０００３】図１２では、電源線１２１１からコンタク
ト１２１０を介してＮウェルコンタクト拡散層１２０４
に電源電位が与えられ、Ｐ型ＭＯＳトランジスタ群１２
０１を囲む形で形成されている図１３（ａ）に示すＮウ
ェル１３０２に電源電位が供給されている。同様に、接
地線１２１２からはコンタクト１２１０を介してＰウェ
ルコンタクト拡散層１２０５に接地電位が与えられ、Ｎ
チャンネル型ＭＯＳトランジスタ群１２０２を囲む形で
形成されている図１３（ｂ）に示すＰウェル１３０３に
接地電位が供給されている。
【０００４】図１３（ａ）は、図１２中Ｇ−Ｇ′線にお
けるＰチャンネル型ＭＯＳ部の断面図である。Ｐ型基板
３０３上にＮウェル１３０２が構成され、Ｎウェルには
前述のようにＮウェルコンタクト拡散層１２０４から電
源電位が与えられる。ゲートポリシリコン１２０８ａと
１２０８ｂをゲートとする２個のＰチャンネル型ＭＯＳ
は、Ｐ+拡散層領域１２０６ｂを共有して直列に接続さ
れている。
【０００５】図１３（ｂ）は、図１２中Ｈ−Ｈ′線にお
けるＮチャンネル型ＭＯＳ部の断面図である。Ｐ型基板
３０３上にＰウェル１３０３が構成され、Ｐウェルには
前述のようにＰウェルコンタクト拡散層１２０５から接
地電位が与えられる。ゲートポリシリコン１２０８ａと
１２０８ｂをゲートとする２個のＮチャンネル型ＭＯＳ
は、Ｎ＋拡散層領域１２０７ｂを共有して直列に接続さ
れている。
【０００６】図１３（ａ），（ｂ）中のＰ+拡散層１２
０６、Ｎ+拡散層１２０７、Ｎウェルコンタクト拡散層
１２０４、Ｐウェルコンタクト拡散層１２０５、とゲー
トポリシリコン１２０８の表面には、各層の層抵抗低減
のためシリサイド層３０１が形成されている。また、Ｐ
+拡散層１２０６、Ｎ+拡散層１２０７、Ｎウェルコンタ
クト拡散層１２０４とＰウェルコンタクト拡散層１２０
５の周囲には分離酸化膜６０１が形成されている。
【０００７】前記の構造を有するバルクＣＭＯＳ ＳＯ
Ｇでは、図１２に示すように電源配線１２１１に沿って
列をなして配置されるＰチャンネル型ＭＯＳトランジス
タ群１２０１と接地配線１２１２に沿って列をなして配
置されるＮチャンネル型ＭＯＳトランジスタ群１２０２
の間には、ＰＮウェル分離のための素子分離酸化膜領域
１０２０が必要である。
【０００８】また図１２では、電源線１２１１からコン
タクト１２１０を介して２つのＰ+拡散層１２０６ａ，
ｃに電源電位が与えられ、２個のＰチャンネル型ＭＯＳ
トランジスタがソースを電源として並列接続されてい
る。一方、接地線１２１２からコンタクト１２１０を介
してＮ+拡散層１２０７ｃに接地電位が与えられ、２個
のＮチャンネル型ＭＯＳトランジスタが直列接続されて
いる。さらに、前記２個のＰチャンネル型ＭＯＳトラン
ジスタがソースを電源として並列接続された共通のドレ
インＰ+拡散層１２０６ｂと、一方のソースを接地とし
て直列接続された前記２個のＮチャンネル型ＭＯＳトラ
ンジスタのうち他方のドレインＮ+拡散層１２０７ａが
コンタクト１２１０を介して出力端子（Ｘ）となる第１
層金属配線１２１５で接続され、入力端子（Ａ０１）１
２１３となる第１層金属配線からコンタクト１２１０を
介してゲートポリシリコン１２０８ａに接続され、入力
端子（Ａ０２）１２１４となる第１層金属配線からコン
タクト１２１０を介してゲートポリシリコン１２０８ｂ
に接続されている。
【０００９】このように図１２では上述の構成の基本セ
ル１２０３を１個使用して２入力ＮＡＮＤが構成されて
いる。ＳＯＧの基本セルの多くは、図１２のように１つ
の基本セルで２入力ＮＡＮＤ回路または２入力ＮＯＲ回
路を構成可能となるようなトランジスタ構成となってい
る。また、ほとんどのバルクＣＭＯＳのＳＯＧやスタン
ダードセルでは、図１２に示すように電源配線と接地配
線に沿ってそれぞれＰチャンネル型ＭＯＳトランジスタ
とＮチャンネル型ＭＯＳトランジスタが列をなして配置
されており、同一トランジスタ列内に２つの導電型のト
ランジスタが混在するのは稀である。これは、バルクＣ
ＭＯＳ技術で同一トランジスタ列内に２つの導電型のト
ランジスタを混在させようとすると、同一列内にＰチャ
ンネル型とＮチャンネル型ＭＯＳトランジスタ間のＰＮ
素子分離領域が必要となり、大部分のＣＭＯＳ回路で素
子の集積度が劣化するからである。
【００１０】図１４は図１２の基本セルに図２に示す２
−１セレクタ回路を構成したときのレイアウト平面図で
あり、以下にその構成を説明する。図１４のレイアウト
において、電源電位は電源配線１２１１からコンタクト
１２１０を介してＮウェルコンタクト拡散層領域１２０
４及びＰ+拡散層領域１２０６ｂ，ｈにそれぞれ与えら
れ、接地電位は接地配線１２１２からコンタクト１２１
０を介してＰウェルコンタクト拡散層領域１２０５及び
Ｎ+拡散層領域１２０７ｂ，ｈにそれぞれ与えられてい
る。
【００１１】入力端子（Ａ０）１４０２が接続されたゲ
ートポリシリコン１２０８ｆをゲートとするＰチャンネ
ル型、Ｎチャンネル型各１個のトランジスタは、ソース
には前述のようにそれぞれ電源、接地電位が与えられ、
ドレインとなるＰ+拡散層１２０６ｉとＮ+拡散層１２０
７ｉはコンタクト１２１０と配線１４２０で接続される
ことにより図２中のインバータ２０５ａを構成してい
る。
【００１２】同様に、入力端子（Ｂ０）１４０３が接続
されるゲートポリシリコン１２０８ｅをゲートとするＰ
チャンネル型、Ｎチャンネル型各１個のＭＯＳトランジ
スタは、ソースには前述のようにそれぞれ電源、接地電
位が与えられ、ドレインとなるＰ+拡散層１２０６ｇと
Ｎ+拡散層１２０７ｇはコンタクト１２１０と配線１４
２１で接続されることにより図２中のインバータ２０５
ｂを構成している。
【００１３】入力端子（Ｓ）１４０４が接続されるゲー
トポリシリコン１２０８ａをゲートとするＰチャンネル
型、Ｎチャンネル型各１個のＭＯＳトランジスタ、なら
びにＰ+拡散層１２０６ｅとＮ+拡散層１２０７ｅを接続
する配線１４２２が接続されるゲートポリシリコン１２
０８ｂをゲートとするＰチャンネル型、Ｎチャンネル型
ＭＯＳトランジスタ各１個も、前述のゲートポリシリコ
ン１２０８ｅ，ｆをゲートとするトランジスタの場合と
同様の構成となっており、それぞれのゲート（１２０８
ａ，ｂ）を入力端子とする図２中のインバータ２０５
ｃ，２０５ｄを構成している。
【００１４】前述の配線１４２０には入力信号Ａ０の反
転信号が伝搬し、これがＮ+拡散層１２０７ｄと、配線
１４２３及びコンタクト１２１０を介してＰ+拡散層１
２０６ｆに接続されている。配線１４２１に関しても同
様に、入力信号Ｂ０の反転信号が伝搬し、これがＮ+拡
散層１２０７ｆとＰ+拡散層１２０６ｄに接続されてい
る。加えて、前述のようにＰ+拡散層１２０６ｅとＮ+拡
散層１２０７ｅが配線１４２２とコンタクト１２１０に
より電気的に接続されており、２本のゲートポリシリコ
ン１２０８ｃ，ｄをゲートとするＰチャンネル型、Ｎチ
ャンネル型トランジスタ各２個は、図２中の２つのＣＭ
ＯＳトランスファゲート２０６ａ，ｂを構成している。
ゲートポリシリコン１２０８ｃには入力端子（Ｓ）１４
０４からセレクト信号Ｓが入力され、ゲートポリシリコ
ン１２０８ｄには、セレクト信号Ｓの反転信号が配線１
４２５からスルーホール１４０１、第２層配線１４２４
とコンタクト１２１０を介して入力される。
【００１５】２個のトランスファゲート共通の出力信号
の配線１４２２は、前述のようにインバータ２０５ｄの
入力端子であるポリシリ１２０８ｂに接続され、この反
転信号が出力端子（Ｘ）１４０５から出力される。
【００１６】近年のＣＭＯＳ論理ＬＳＩでは、回路動作
の高速化並びに素子数削減による低消費電力化とレイア
ウト面積低減のため、パストランジスタ論理回路が実用
化されている。このパストランジスタ回路の基本構成要
素は、図１４中に示したＣＭＯＳトランスファゲート回
路並びにこれを２個用いて構成した２−１セレクタ回路
である。この２−１セレクタ回路は、ラッチ回路やフリ
ップ・フロップ回路の中でも多く用いられている。
【００１７】しかしながら、従来のバルクＣＭＯＳ技術
で前記２−１セレクタを構成すると、図１４に示したよ
うにブロック上を金属配線が占める面積が多くなり、マ
クロ並びにチップの集積度が悪化していた。
【００１８】なお図１４の従来例では、バルクＣＭＯＳ
のＳＯＧ基本セルを用いたレイアウト例を示したが、図
２の２−１セレクタ回路の場合、スタンダードセル方式
でもほぼ同等のレイアウト面積である。
【００１９】また、特開平６−１４０６３０号公報にお
いては、Ｐチャンネル型薄膜トランジスタとＮチャンネ
ル型薄膜トランジスタを備え、それらのソース同士又は
ドレイン同士をＰＮ接合する際に、そのＰＮ接合部をチ
タンシリサイド膜に変質させて、接合部の電流電圧特性
を改善することが記載されている。
【００２０】
【発明が解決しようとする課題】従来のバルクＣＭＯＳ
のトランジスタ配置は、電源線に沿った列にＰチャンネ
ル型ＭＯＳトランジスタ群が配置され、接地線に沿った
列にＮチャンネル型ＭＯＳトランジスタ群が配置されて
おり、これらのトランジスタ列の間にはウェルによるＰ
Ｎ素子分離領域が必要であるため、例えばＮＡＮＤゲー
トの出力端子ノードのように、Ｎチャンネル型ＭＯＳト
ランジスタとＰチャンネル型ＭＯＳトランジスタのドレ
イン拡散層同士を接続する場合には金属配線による接続
が必要となるため、ブロック内の配線面積が増加しマク
ロ並びにチップ全体の集積度向上が妨げられていた。特
に、パストランジスタ回路やラッチ回路、フリップ・フ
ロップ回路の基本構成要素である、ＣＭＯＳトランスフ
ァゲート回路やこれを２個組み合わせた２−１セレクタ
回路をレイアウト、配置する場合に、マクロやチップの
素子集積度の悪化が著しい。
【００２１】また、特開平６−１４０６３０号公報にお
いては、単にＰチャンネル型薄膜トランジスタ及びＮチ
ャンネル型薄膜トランジスタのＰＮ接合部の電流電圧特
性を改善することに終始し、ＳＯＩ基板上に複数のＰチ
ャンネル型トランジスタ及び複数のＮチャンネル型トラ
ンジスタを有し、それらをどのようにレイアウトする
か、又は接続するかについて全然記載されていない。
【００２２】
【課題を解決するための手段】本願発明の目的は、複数
のＰチャンネル型ＭＯＳトランジスタ及び複数のＮチャ
ンネル型ＭＯＳトランジスタをそれらを接続するための
配線面積を増加させることなくレイアウトされる半導体
集積回路装置を提供することにある。
【００２３】本発明の半導体集積回路装置は、ＳＯＩ基
板上に設けられ、それぞれ平行に且つ独立して配置され
た第１の領域及び第２の領域と、第１の領域に設けら
れ、そのソース拡散層領域又はドレイン拡散層同士が第
１拡散層配線で接続された第１チャンネル型の第１のＭ
ＯＳトランジスタ及び第２チャンネル型の第２のＭＯＳ
トランジスタと、第２の領域に配置され、そのソース拡
散層が第２のＭＯＳトランジスタのソース拡散層と又は
そのドレイン拡散層が第２のＭＯＳトランジスタのドレ
イン拡散層と第２拡散層配線で接続された第１チャンネ
ル型の第３のＭＯＳトランジスタとを備えていることを
特徴とする。
【００２４】また、本発明の別の半導体集積回路装置
は、ＳＯＩ基板上に形成され、それぞれ平行に且つ独立
して配置された第１の領域及び第２の領域と、第１の領
域及び第２の領域にそれぞれ第１チャンネル型ＭＯＳト
ランジスタ及び第２チャンネル型ＭＯＳトランジスタが
配置された半導体集積回路装置であって、第１チャンネ
ル型ＭＯＳトランジスタが２つであり、第２チャンネル
型ＭＯＳトランジスタが３つであり、第１チャンネル型
ＭＯＳトランジスタ及び第２チャンネル型ＭＯＳトラン
ジスタのソース拡散層領域及びドレイン拡散層領域同士
を拡散層配線で直列に接続したことを特徴とする。
【００２５】
【発明の実施の形態】本発明の前記並び他の目的、特
徴、及び効果をより明確にすべく、以下図面を用いて本
発明の実施の形態につき詳述する。
【００２６】図１は、本発明の第１の実施の形態として
示す、ＳＯＩ基板上に図２に示す２−１セレクタ回路を
ＣＭＯＳトランスファゲート構成のパストランジスタで
構成した時の平面図である。図１中のＡ−Ａ′線とＢ−
Ｂ′線での断面図をそれぞれ図３（ａ），（ｂ）に示
す。
【００２７】図１のレイアウトでは、電源配線（ＶＤ
Ｄ）１１１と接地配線（ＧＮＤ）１１２に沿ってトラン
ジスタが２列をなして各６個、合計１２個配置され、か
つ前記電源配線（ＶＤＤ）１１１と接地配線（ＧＮＤ）
１１２方向に隣接するトランジスタのソースまたはドレ
イン拡散層が拡散層配線で接続されている。上の列は図
の左からゲートポリシリコン１０８ａ，ｂをゲートとす
るＰチャンネル型ＭＯＳトランジスタ２個、ゲートポリ
シリコン１０８ｃをゲートとするＮチャンネル型ＭＯＳ
トランジスタ１個、ゲートポリシリコン１０８ｄ，ｇ，
ｈをゲートとするＰチャンネル型ＭＯＳトランジスタ３
個がそれぞれ順に配置され、下の列は図の左からゲート
ポリシリコン１０８ａ，ｂをゲートとするＮチャンネル
型ＭＯＳトランジスタ２個、ゲートポリシリコン１０８
ｅをゲートとするＰチャンネル型ＭＯＳトランジスタ１
個、ゲートポリシリコン１０８ｆ，ｇ，ｈをゲートとす
るＮチャンネル型ＭＯＳトランジスタ３個がそれぞれ順
に配置されている。
【００２８】図３（ａ）は、図１中Ａ−Ａ′線における
断面図である。ＳＯＩ基板では、Ｐ型基板３０３上に埋
め込み酸化膜３０２が構成され、その上部のシリコン層
にＭＯＳトランジスタが形成される。図３（ａ）では、
左から順にゲートポリシリコン１０８ｂをゲートとする
Ｐチャンネル型ＭＯＳトランジスタ、ゲートポリシリコ
ン１０８ｃをゲートとするＮチャンネル型ＭＯＳトラン
ジスタとゲートポリシリコン１０８ｄをゲートとするＰ
チャンネル型ＭＯＳトランジスタの３のトランジスタが
形成されており、これらはＰ+拡散層１０６ｃとＮ+拡散
層１０７ｈ、Ｐ+拡散層１０６ｄとＮ+拡散層１０７ｉが
それぞれ拡散層配線で接続されることにより直列に接続
されている。ＳＯＩデバイスの場合、図１３に示したＮ
ウェル１３０２、Ｐウェル１３０３が存在しないので、
同電位となるＰチャンネル型ＭＯＳトランジスタとＮチ
ャンネル型ＭＯＳトランジスタのソースまたはドレイン
拡散層同士を拡散層配線で接続することが可能である。
従来例と同様に、Ｐ+拡散層１０６、Ｎ+拡散層１０７と
ゲートポリシリコン１０８の表面には、各層の層抵抗低
減のためシリサイド層３０１が形成されている。これに
より、異導電型の拡散層が接続される前述のＰ+拡散層
１０６ｃとＮ+拡散層１０７ｈ、Ｐ+拡散層１０６ｄとＮ
+拡散層１０７ｉの各拡散層間にはＰＮ接合による電位
差は生じない。
【００２９】図３（ｂ）は、図１中Ｂ−Ｂ′線における
断面図である。この図では、左から順にゲートポリシリ
コン１０８ｂをゲートとするＮチャンネル型ＭＯＳトラ
ンジスタ、ゲートポリシリコン１０８ｅをゲートとする
Ｐチャンネル型ＭＯＳトランジスタとゲートポリシリコ
ン１０８ｆをゲートとするＮチャンネル型ＭＯＳトラン
ジスタの３つのトランジスタが形成されており、これら
はＰ+拡散層１０６ｈとＮ+拡散層１０７ｃ、Ｐ+拡散層
１０６ｉとＮ+拡散層１０７ｄがそれぞれ拡散層配線で
接続されることにより直列に接続されている。
【００３０】また、図３（ａ），（ｂ）中のＰ+拡散層
１０６ｃ，ｈとＮ+拡散層１０７ｃ，ｈ、Ｐ+拡散層１０
６ｄ，ｉとＮ+拡散層１０７ｄ，ｉの各４個の拡散層か
らなる２組の拡散層群は、図１のレイアウト図に示され
ているようにそれぞれ拡散層配線で接続されている。
【００３１】図１のレイアウトにおける各トランジスタ
の接続関係と、図２の回路図との対応を以下に述べる。
図１で電源電位は電源配線１１１からコンタクト１１０
を介してＰ+拡散層１０６ｂ，ｆにそれぞれ与えられ、
接地電位は接地配線１１２からコンタクト１１０を介し
てＮ+拡散層１０７ｂ，ｆにそれぞれ与えられている。
【００３２】入力端子（Ａ０）１０３が接続されるゲー
トポリシリコン１０８ｇをゲートとするＰチャンネル
型、Ｎチャンネル型各１個のトランジスタは、ソースに
は前述のようにそれぞれ電源、接地電位が与えられ、ド
レインとなるＰ+拡散層１０６ｅとＮ+拡散層１０７ｅは
拡散層配線で接続されることにより図２中のインバータ
２０５ａを構成している。同様に、入力端子（Ｂ０）１
０４が接続されるゲートポリシリコン１０８ｂをゲート
とするＰチャンネル型、Ｎチャンネル型各１個のＭＯＳ
トランジスタは、ソースには前述のようにそれぞれ電
源、接地電位が与えられ、ドレインとなるＰ+拡散層１
０６ｃとＮ+拡散層１０７ｃは隣接するＰ+拡散層１０６
ｈとＮ+拡散層１０７ｈと共に拡散層配線で接続される
ことにより図２中のインバータ２０５ｂを構成してい
る。
【００３３】入力端子（Ｓ）１０３が接続されるゲート
ポリシリコン１０８ａをゲートとするＰチャンネル型、
Ｎチャンネル型各１個のＭＯＳトランジスタ、並びにＰ
+拡散層１０６ｄ，ｉとＮ+拡散層１０７ｄ，ｉと配線１
１４により接続されるゲートポリシリコン１０８ｈをゲ
ートとするＰチャンネル型、Ｎチャンネル型ＭＯＳトラ
ンジスタ各１個も、前述のゲートポリシリコン１０８
ｂ，ｇをゲートとするトランジスタの場合と同様の構成
となっており、それぞれのゲート（１０８ａ，ｈ）を入
力端子とする図２中のインバータ２０５ｃ，ｄを構成し
ている。
【００３４】入力信号Ａ０の反転信号は前述のように、
拡散層配線で接続されたＰ+拡散層１０６ｅとＮ+拡散層
１０７ｅの領域に伝搬し、入力信号Ｂ０の反転信号も同
様に、拡散層配線で接続されたＰ+拡散層１０６ｃ，ｈ
とＮ+拡散層１０７ｃ，ｈの領域に伝搬する。加えて、
前述のようにＰ+拡散層１０６ｄ，ｉとＮ+拡散層１０７
ｄ，ｉ拡散層配線により電気的に接続されており、２本
のゲートポリシリコン１０８ｄ，ｅをゲートとするＰチ
ャンネル型トランジスタ２個と、２本のゲートポリシリ
コン１０８ｃ，ｆをゲートとするＮチャンネル型トラン
ジスタ各２個は、図２中の２つのＣＭＯＳトランスファ
ゲート２０６ａ，ｂを構成している。ゲートポリシリコ
ン１０８ｃ，ｄには入力端子（Ｓ）１１３からセレクト
信号Ｓが入力され、ゲートポリシリコン１０８ｅ，ｆに
は、セレクト信号Ｓの反転信号が配線１１５からスルー
ホール１１０とコンタクト１１０を介して入力される。
【００３５】２個のトランスファゲートで共通の出力信
号の配線１１４は、前述のようにインバータ２０５ｄの
入力端子であるゲートポリシリコン１０８ｇに接続さ
れ、この反転信号が出力端子（Ｘ）１０５から出力され
る。
【００３６】以上の様な構成を有する本実施の形態のレ
イアウト面積を図１４に示す従来例と比較すると、ゲー
ト長０．３５μｍの設計ルールの場合、約３０％の面積
低減となる。さらに、電源、接地配線を除いた信号配線
は、図１４に示す従来例では第２層配線も含め７本の配
線を必要としているのに対し、本実施例ではセレクト信
号（Ｓ）の入力端子１１３とその反転信号の配線１１
５、そしてＣＭＯＳトランスファゲートで構成された２
−１セレクタの出力信号配線１１４の３本に低減されて
おり、これら信号配線が占める面積も低減されている。
【００３７】これは、本実施例では図２のインバータ２
０５ａ，ｂとＣＭＯＳトランスファゲート２０６ａ，ｂ
を構成する各トランジスタ間の拡散層同士の接続をすべ
て拡散層配線で行っているためである。このように本実
施例では、例えばゲートポリシリコン１０８ｄをゲート
とするＰチャンネル型ＭＯＳトランジスタの様に、ソー
ス拡散層領域とドレイン拡散層領域のうち、一方はその
ＭＯＳトランジスタとは異なる導電型のＭＯＳトランジ
スタを１個以上含む、３個以上の他のＭＯＳトランジス
タと拡散層配線で接続され、かつ他方はそのＭＯＳトラ
ンジスタとは異なる導電型のＭＯＳトランジスタを１個
以上含む、１個以上の他のＭＯＳトランジスタと拡散層
配線で接続されるという構成を設け、かつ電源配線また
は接地配線に沿って配置されるトランジスタ列中にＰ型
とＮ型２つの導電型のＭＯＳトランジスタを混在させる
構成を有しているため、特にＣＭＯＳトランスファゲー
ト２０６ａ，ｂで構成される２−１セレクタ部で拡散層
を接続する信号配線を無くすことができ、素子の集積度
を向上させることが可能である。
【００３８】次に、本発明第２の実施の形態を図４，
５，６を用いて説明する。
【００３９】図４は、本発明の構成を図５に示す４−１
セレクタ回路に適用した場合のレイアウト平面図であ
る。図４中のＣ−Ｃ′線と、Ｄ−Ｄ′線での断面図をそ
れぞれ図６（ａ），（ｂ）に示す。
【００４０】図４のレイアウトでは、２本の電源配線
（ＶＤＤ）１１１と２本の接地配線（ＧＮＤ）１１２そ
れぞれに沿ってトランジスタ群が４列をなして配置され
ている。一番上の列には図の左からゲートポリシリコン
４０８ａをゲートとするＰチャンネル型ＭＯＳトランジ
スタ１個、ゲートポリシリコン４０８ｂ，ｃをゲートと
するＮチャンネル型ＭＯＳトランジスタ２個、がそれぞ
れ順に配置され、上から２番目の列には、図の左からゲ
ートポリシリコン４０８ｄをゲートとするＮチャンネル
型ＭＯＳトランジスタ１個、ゲートポリシリコン４０８
ｅ，ｃをゲートとするＰチャンネル型ＭＯＳトランジス
タ２個、がそれぞれ順に配置され、上から３番目の列に
は、図の左からゲートポリシリコン４０８ｆをゲートと
するＮチャンネル型ＭＯＳトランジスタ１個、ゲートポ
リシリコン４０８ｇ，ｈをゲートとするＰチャンネル型
ＭＯＳトランジスタ２個、ゲートポリシリコン４０８ｉ
をゲートとするＮチャンネル型ＭＯＳトランジスタ１
個、ゲートポリシリコン４０８ｊをゲートとするＰチャ
ンネル型ＭＯＳトランジスタ１個、がそれぞれ順に配置
され、一番下の列には、図の左からゲートポリシリコン
４０８ｋをゲートとするＰチャンネル型ＭＯＳトランジ
スタ１個、ゲートポリシリコン４０８ｌ，ｍをゲートと
するＮチャンネル型ＭＯＳトランジスタ２個、ゲートポ
リシリコン４０８ｎをゲートとするＰチャンネル型ＭＯ
Ｓトランジスタ１個、ゲートポリシリコン４０８ｊをゲ
ートとするＮチャンネル型ＭＯＳトランジスタ１個、が
それぞれ順に配置されている。
【００４１】図６（ａ）は、図４中Ｃ−Ｃ′線における
断面図である。この図では図３と同様の構造のＳＯＩ基
板上に、左から順にゲートポリシリコン４０８ｈをゲー
トとするＰチャンネル型ＭＯＳトランジスタとゲートポ
リシリコン４０８ｉをゲートとするＮチャンネル型ＭＯ
Ｓトランジスタが形成され、これらはＰ+拡散層４０６
ｄとＮ+拡散層４０７ｈが拡散層配線で接続されること
により直列に接続されている。従来例と同様に、Ｐ+拡
散層４０６、Ｎ+拡散層４０７とゲートポリシリコン４
０８の表面には、各層の層抵抗低減のためシリサイド層
３０１が形成されている。
【００４２】図４中Ｄ−Ｄ′線における断面図である図
６（ｂ）でも同様に、ＳＯＩ基板上に左から順にゲート
ポリシリコン４０８ｍをゲートとするＮチャンネル型Ｍ
ＯＳトランジスタとゲートポリシリコン４０８ｉをゲー
トとするＰチャンネル型ＭＯＳトランジスタが形成さ
れ、これらはＰ+拡散層４０６ｎとＮ+拡散層４０７ｍが
拡散層配線で接続されることにより直列に接続されてい
る。
【００４３】また図４のレイアウト図に示されているよ
うに、図６（ａ），（ｂ）中のＰ+拡散層４０６ｄ，ｎ
とＮ+拡散層４０７ｈ，ｍの４個の拡散層からなる拡散
層群は、拡散層配線で接続されている。
【００４４】図４のレイアウトにおける各トランジスタ
の接続関係と、図５の回路図との対応を以下に述べる。
図４において、電源電位は電源配線（ＶＤＤ）４１１か
らコンタクト４１０を介してＰ+拡散層４０６ｅ，ｈに
それぞれ与えられ、接地電位は接地配線（ＧＮＤ）４１
２からコンタクト４１０を介してＮ+拡散層４０７ｄ，
ｐにそれぞれ与えられている。これら電源電位と接地電
位を与えられるＰ＋拡散層４０６ｅ，ｈとＮ+拡散層４
０７ｄ，ｐをソースとするトランジスタは、ドレインと
なるＰ+拡散層４０６ｊとＮ+拡散層４０７ｎ、Ｐ+拡散
層４０６ｄとＮ+拡散層４０７ｃがそれぞれ拡散層配線
で接続されており、ゲートポリシリコン４０８ｊ，ｃを
ゲートとし、セレクト信号Ｓ０，Ｓ１を入力信号とする
図５中のインバータ５０９ａ，ｂをそれぞれ構成してい
る。
【００４５】入力端子（Ｓ０）４２４はコンタクト４１
０を介してゲートポリシリコン４０８ｆ，ｇ，ｈ，ｉ，
ｊに接続されている。この入力信号（Ｓ０）の反転信号
はゲートポリシリコン４０８ｊを入力ゲートとするイン
バータにより生成され、配線４１４によりゲートポリシ
リコン４０８ｋ，ｌ，ｍ，ｎに入力される。同様に入力
端子（Ｓ１）４２５は、コンタクト４１０を介してゲー
トポリシリコン４０８ｄ，ｅ，ｃに接続されている。こ
の入力信号（Ｓ１）の反転信号はゲートポリシリコン４
０８ｃを入力ゲートとするインバータにより生成され、
配線４１５によりゲートポリシリコン４０８ａ，ｂに入
力される。
【００４６】入力端子（Ａ０）４２０の信号Ａ０は拡散
層配線で接続されたＰ+拡散層４０６ｊとＮ+拡散層４０
７ｌの領域に伝搬し、入力端子（Ａ１）４２１の信号Ａ
１も同様に、拡散層配線で接続されたＰ+拡散層４０６
ｐとＮ+拡散層４０７ｉの領域に伝搬する。加えて、前
述のようにＰ+拡散層４０６ｄ，ｎとＮ+拡散層４０７
ｈ，ｍは拡散層配線により電気的に接続されている。こ
のような接続関係を有する２本のゲートポリシリコン４
０８ｈ，ｎをゲートとするＰチャンネル型トランジスタ
２個と、２本のゲートポリシリコン４０８ｉ，ｍをゲー
トとするＮチャンネル型トランジスタ各２個は、図５中
で入力信号Ｓ０をセレクト信号とする２−１セレクタ回
路を成す２個のＣＭＯＳトランスファゲート５０８ａ，
ｂを構成している。この２−１セレクタの出力は拡散層
配線により、Ｐ+拡散層４０６ｄとＮ+拡散層４０７ｂに
接続されている。
【００４７】一方入力端子（Ａ２）４２２の信号Ａ２
は、拡散層配線で接続されたＰ+拡散層４０６ｈとＮ+拡
散層４０７ｋの領域に伝搬し、入力端子（Ａ３）４２３
の信号Ａ３も同様に、拡散層配線で接続されたＰ+拡散
層４０６ｌとＮ+拡散層４０７ｇの領域に伝搬する。加
えて、Ｐ+拡散層４０６ｇ，ｍとＮ+拡散層４０７ｅ，ｊ
は拡散層配線により電気的に接続されている。このよう
な接続関係を有する２本のゲートポリシリコン４０８
ｇ，ｋをゲートとするＰチャンネル型トランジスタ２個
と、２本のゲートポリシリコン４０８ｆ，ｌをゲートと
するＮチャンネル型トランジスタ各２個は、図５中で入
力信号Ｓ０をセレクト信号とする２−１セレクタ回路を
成す２つのＣＭＯＳトランスファゲート５０８ｃ，ｄを
構成している。この２−１セレクタの出力は拡散層配線
により、Ｐ+拡散層４０６ａとＮ+拡散層４０７ｅに接続
されている。
【００４８】前述の２個の２−１セレクタ回路の出力が
入力される、２本のゲートポリシリコン４０８ａ，ｅを
ゲートとするＰチャンネル型トランジスタ２個と、２本
のゲートポリシリコン４０８ｂ，ｄをゲートとするＮチ
ャンネル型トランジスタ各２個は、図５中で入力信号Ｓ
１をセレクト信号とする２−１セレクタ回路を成す２つ
のＣＭＯＳトランスファゲート５０８ｅ，ｆを構成して
いる。この２−１セレクタの出力は拡散層配線で接続さ
れたＰ+拡散層４０６ｂ，ｃとＮ+拡散層４０７ａ，ｆで
あり、コンタクト４１０により出力端子（Ｘ）４２６に
接続されている。
【００４９】以上説明したように、４列のトランジスタ
列を有する第２の実施例に本発明の構成を適用すること
により、図５の４−１セレクタ回路のレイアウトにおい
て、金属配線による信号配線をセレクト信号（Ｓ０，Ｓ
１）とその反転信号、及びデータ入力信号（Ａ０〜Ａ
３）の８本に低減可能である。このように、ＣＭＯＳト
ランスファゲートで構成された２n −１セレクタ回路
は、本発明の構成を適用して２n 列のトランジスタ列で
構成すると金属配線による信号配線が低減され、素子の
集積度を高めることができる。
【００５０】次に、本発明第３の実施の形態を図７，
８，９，１０，１１を用いて説明する。
【００５１】図７には、前記基本セルを用いて図８に示
す２入力ＮＡＮＤを構成した配線レイアウトも示してい
る。図７中のＥ−Ｅ′線と、Ｆ−Ｆ′線での断面図をそ
れぞれ図８（ａ），（ｂ）に示す。
【００５２】図７のレイアウトでは、基本セル７０３が
横方向のセル境界上でミラー反転をして横方向に２個配
置されており、電源配線（ＶＤＤ）７１１と接地配線
（ＧＮＤ）７１２に沿ってトランジスタ群が２列をなし
て配置されている。
【００５３】この基本セル７０３において、上の列では
ゲートポリシリコン７０８ｇ，ｈ，ｉをゲートとするＰ
チャンネル型ＭＯＳトランジスタ３個とゲートポリシリ
コン７０８ｊをゲートとするＮチャンネル型ＭＯＳトラ
ンジスタ１個が配置され、下の列ではゲートポリシリコ
ン７０８ｇ，ｈ，ｋをゲートとするＮチャンネル型ＭＯ
Ｓトランジスタ３個、ゲートポリシリコン７０８ｌをゲ
ートとするＰチャンネル型ＭＯＳトランジスタ１個が配
置されている。また前記各トランジスタ列は、列方向に
隣接するトランジスタのソースまたはドレイン拡散層同
士が拡散層配線で接続されている。さらに上下間におい
ても、Ｐ+拡散層７０６ｊ，ｋとＮ+拡散層７０７ｊ，
ｋ、及びＰ+拡散層７０６ｌとＮ+拡散層７０７ｌはそれ
ぞれ拡散層配線により接続されている。
【００５４】図９（ａ）は、図７中Ｅ−Ｅ′線における
断面図である。この図では図３と同様の構造のＳＯＩ基
板上に、左から順にゲートポリシリコン７０８ａ，ｂ，
ｃをゲートとする３個のＰチャンネル型ＭＯＳトランジ
スタとゲートポリシリコン７０８ｄをゲートとするＮチ
ャンネル型ＭＯＳトランジスタ１個が形成されており、
これらはＰ+拡散層７０６ｄとＮ+拡散層７０７ｅが拡散
層配線で接続されることにより直列に接続されている。
Ｐ+拡散層７０６、Ｎ+拡散層７０７とゲートポリシリコ
ン７０８の表面には、各層の層抵抗低減のためシリサイ
ド層３０１が形成されている。
【００５５】図９（ｂ）は、図７中Ｆ−Ｆ′線における
断面図である。この図では図３と同様の構造のＳＯＩ基
板上に、左から順にゲートポリシリコン７０８ａ，ｂ，
ｅをゲートとする３個のＮチャンネル型ＭＯＳトランジ
スタとゲートポリシリコン７０８ｆをゲートとするＰチ
ャンネル型ＭＯＳトランジスタ１個が形成されており、
これらはＰ+拡散層７０６ｅとＮ+拡散層７０７ｄが拡散
層配線で接続されることにより直列に接続されている。
【００５６】また図７に示す様に、図９（ａ），（ｂ）
中のＰ+拡散層７０６ｄ，ｅとＮ+拡散層７０７ｄ，ｅ、
並びにＰ+拡散層７０６ｆとＮ+拡散層７０７ｆは、それ
ぞれ拡散層配線で接続されている。
【００５７】図７では、電源線７１１からコンタクト７
１０を介して２つのＰ+拡散層７０６ａ，ｃに電源電位
が与えられ、２個のＰチャンネル型ＭＯＳトランジスタ
が並列接続されており、一方、接地線７１２からコンタ
クト７１０を介してＮ+拡散層７０７ｃに接地電位が与
えられ、２個のＮチャンネル型ＭＯＳトランジスタが直
列接続されている。さらに、前記２個のＰチャンネル型
ＭＯＳトランジスタがソースを電源として並列接続され
た共通のドレインＰ+拡散層７０６ｂと、一方のソース
を接地として直列接続された前記２個のＮチャンネル型
ＭＯＳトランジスタのうち他方のドレインＮ+拡散層７
０７ａがコンタクト７１０を介して出力端子（Ｘ）とな
る配線７２２で接続され、入力端子（Ａ０１）７２０と
なる配線からコンタクト７１０を介してゲートポリシリ
コン７０８ａに接続され、入力端子（Ａ０２）７２１と
なる配線からコンタクト７１０を介してゲートポリシリ
コン７０８ｂに接続されている。このように図７中で
は、２本のゲートポリシリコン７０８ａ，ｂをゲートと
するＰチャンネル型ＭＯＳトランジスタ２個とＮチャン
ネル型ＭＯＳトランジスタ２個により２入力ＮＡＮＤが
構成されている。
【００５８】なお図７のレイアウトでは、ゲートポリシ
リコン７０８ｃ，ｅをゲートとするＭＯＳトランジスタ
を非導通とするため、それぞれに電源電位と接地電位が
与えられている。
【００５９】図１０は、図７記載の基本セルを用いて図
１１に示すラッチ回路を構成した場合のレイアウト平面
図である。
【００６０】図１０では、電源線７１１からコンタクト
７１０を介してＰ+拡散層７０６ｂに電源電位が与えら
れ、接地線７１２からコンタクト７１０を介してＮ+拡
散層７０７ｂに接地電位が与えられている。出力端子
（Ｙ）１０２４となる配線は、Ｐ+拡散層７０６ａ、Ｎ+
拡散層７０７ａとゲートポリシリコン７０８ｂを接続
し、Ｐ+拡散層７０６ｃとＮ+拡散層７０７ｃは配線１０
１５により接続されている。上記のようなソース、ドレ
インの接続関係を有する前記Ｐ+拡散層７０６ｂとＮ+拡
散層７０７ｂをソースとするＰチャンネル型、Ｎチャン
ネル型ＭＯＳトランジスタ各２個は、図１１中のインバ
ータ１１０６ａ，ｂを形成している。
【００６１】一方、同一基本セル内のゲートポリシリコ
ン７０８ｃ，ｄ，ｅ，ｆをゲートとするＰチャンネル
型、Ｎチャンネル型各２個のＭＯＳトランジスタは、入
力端子（ＣＬ）１０２２となる配線によりゲートポリシ
リコン７０８ｅ，ｆが電気的に接続され、その反転信号
の入力端子（ＣＬＢ）１０２３となる配線によりゲート
ポリシリコン７０８ｃ，ｄが接続されることにより、図
１１中の２個のトランスファゲート１１０５ａ，ｂを構
成している。
【００６２】このように本実施例では、図１０のゲート
ポリシリコン７０８ｄ，ｆをゲートとするＭＯＳトラン
ジスタのように、ソース拡散層領域とドレイン拡散層領
域のうち、一方はそのＭＯＳトランジスタとは異なる導
電型のＭＯＳトランジスタを２個含む３個の他のＭＯＳ
トランジスタと拡散層配線で接続され、かつ他方はその
ＭＯＳトランジスタとは異なる導電型のＭＯＳトランジ
スタ１個と拡散層配線で接続されるという構成を基本セ
ル中に含む構成であるため、図１１に示すラッチ回路を
少ない金属配線で構成可能である。
【００６３】また本実施の形態では、２つの基本セルで
図１１のラッチ回路を２個直列に接続した、マスタース
レーブ型のフリップ・フロップ回路を構成可能である。
【００６４】
【発明の効果】以上述べたように本発明によれば、レイ
アウト面積並びに論理を形成するのに必要な金属配線面
積を低減可能であるため、素子の集積度を向上可能であ
る。
【００６５】本発明の構成は、特にＣＭＯＳトランスフ
ァゲートを多用するセレクタ回路やラッチ回路、フリッ
プ・フロップ回路に適用した場合に、ブロック内の金属
配線面積の低減並びに素子の集積度向上に著しい効果が
ある。
【図面の簡単な説明】
【図１】本発明の一実施例である、２−１セレクタ回路
のレイアウト図。
【図２】２−１セレクタの等価回路図。
【図３】図１のトランスファゲート部の断面図。
【図４】本発明を適用した４−１セレクタ回路のレイア
ウト図。
【図５】４−１セレクタの等価回路図。
【図６】図４のトランスファゲート部の断面図。
【図７】本発明を適用した基本セルと２入力ＮＡＮＤ回
路のレイアウト図。
【図８】２入力ＮＡＮＤの等価回路図。
【図９】図７の基本セル部の断面図。
【図１０】図７の基本セル上にラッチ回路を構成した場
合のレイアウト図。
【図１１】ラッチ回路の等価回路図。
【図１２】バルクＣＭＯＳで構成した従来のＳＯＧ（Ｓ
ｅａ−Ｏｆ−Ｇａｔｅｓ）の基本セルアレイ及び２入力
ＮＡＮＤレイアウト図。
【図１３】図１２の基本セル部の断面図。
【図１４】図１２の基本セル上にラッチ回路を構成した
場合のレイアウト図。
【符号の説明】
１０１，４０１，７０１，１２０１ Ｐチャンネル型
ＭＯＳトランジスタ群 １０２，４０２，７０２，１２０２ Ｎチャンネル型
ＭＯＳトランジスタ群 １０３，２０１，１４０２ 入力端子（Ａ０） １０４，２０２，１４０３ 入力端子（Ｂ０） １０５，２０４，１４０５ 出力端子（Ｘ） １０６，４０６，７０６，１２０６ Ｐ+拡散層 １０７，４０７，７０７，１２０７ Ｎ+拡散層 １０８，４０８，７０８，１２０８ ゲートポリシリ
コン １１０，４１０，７１０，１２１０ コンタクト １１１，４１１，７１１，１２１１ 電源配線（ＶＤ
Ｄ） １１２，４１２，７１２，１２１２ 接地配線（ＧＮ
Ｄ） １１３，２０３，１４０３ 入力端子（Ｓ） １１４，１１５，４１４，４１５，１０１４，１０１
５，１４２０，１４２１，１４２２，１４２３，１４２
４，１４２５ 配線 ２０５，５０９，１１０６ インバータ ２０６，５０８，１１０５ トランスファゲート ３０１ シリサイド層 ３０２ 埋込酸化膜 ３０３ Ｐ型基板 ４２０，５０１ 入力端子（Ａ０） ４２１，５０２ 入力端子（Ａ１） ４２２，５０３ 入力端子（Ａ２） ４２３，５０４ 入力端子（Ａ３） ４２４，５０５ 入力端子（Ｓ０） ４２５，５０６ 入力端子（Ｓ１） ４２６，５０７ 入力端子（Ｘ） ６０１ 分離酸化膜 ７０３，１２０３ 基本セル ７２０，８０１，１２１３ 入力端子（Ａ０１） ７２１，８０２，１２１４ 入力端子（Ａ０２） ７２２，８０３，１２１５ 出力端子（Ｘ） ８０４ 電源（ＶＤＤ） ８０５ 接地（ＧＮＤ） ８０６ Ｐチャンネル型ＭＯＳトランジスタ ８０７ Ｎチャンネル型ＭＯＳトランジスタ １０２１，１１０１ 入力端子（Ｄ） １０２２，１１０２ 入力端子（ＣＬ） １０２３，１１０３ 入力端子（ＣＬＢ） １０２４，１１０４ 出力端子（Ｙ） １３０２ Ｎウェル １３０３ Ｐウェル １４０１ スルーホール

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ＳＯＩ基板上に設けられ、それぞれ平行
    に且つ独立して配置された第１の領域及び第２の領域
    と、前記第１の領域に設けられ、そのソース拡散層領域
    又はドレイン拡散層同士が第１拡散層配線で接続された
    第１チャンネル型の第１のＭＯＳトランジスタ及び第２
    チャンネル型の第２のＭＯＳトランジスタと、前記第２
    の領域に配置され、そのソース拡散層が前記第２のＭＯ
    Ｓトランジスタの前記ソース拡散層と又はそのドレイン
    拡散層が前記第２のＭＯＳトランジスタの前記ドレイン
    拡散層と第２拡散層配線で接続された前記第１チャンネ
    ル型の第３のＭＯＳトランジスタとを備えていることを
    特徴とする半導体集積回路装置。
  2. 【請求項２】 そのソース拡散層又はドレイン拡散層
    が、前記第３のＭＯＳトランジスタの前記第２拡散層配
    線と接続されていない前記ソース拡散層又は前記ドレイ
    ン拡散層と、ソース拡散層同士又はドレイン拡散層同士
    で第３拡散層配線で接続された前記第２チャンネル型の
    第４のＭＯＳトランジスタとを有することを特徴とする
    請求項１記載の半導体集積回路装置。
  3. 【請求項３】 ＳＯＩ基板上に形成され、それぞれ平行
    に且つ独立して配置された第１の領域及び第２の領域
    と、前記第１の領域及び前記第２の領域にそれぞれ第１
    チャンネル型ＭＯＳトランジスタ及び第２チャンネル型
    ＭＯＳトランジスタが配置された半導体集積回路装置で
    あって、前記第１チャンネル型ＭＯＳトランジスタが２
    つであり、前記第２チャンネル型ＭＯＳトランジスタが
    ３つであり、前記第１チャンネル型ＭＯＳトランジスタ
    及び前記第２チャンネル型ＭＯＳトランジスタのソース
    拡散層領域及びドレイン拡散層領域同士を拡散層配線で
    直列に接続したことを特徴とする半導体集積回路装置。
  4. 【請求項４】 前記第１の領域上に前記第１の領域と平
    行に配置され、第１の電位が供給される第１の電源線
    と、前記第２の領域上に前記第２の領域と平行に配置さ
    れ、第２の電位が供給される第２の電源線を有すること
    を特徴とする請求項１乃至３記載の半導体集積回路装
    置。
  5. 【請求項５】 前記請求項１乃至４に記載の構成がその
    セル境界線上でミラー反転を繰り返して配置される単位
    セル内に有することを特徴とする半導体集積回路装置。
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