JPH1127111A - サンプリング回路 - Google Patents
サンプリング回路Info
- Publication number
- JPH1127111A JPH1127111A JP9189056A JP18905697A JPH1127111A JP H1127111 A JPH1127111 A JP H1127111A JP 9189056 A JP9189056 A JP 9189056A JP 18905697 A JP18905697 A JP 18905697A JP H1127111 A JPH1127111 A JP H1127111A
- Authority
- JP
- Japan
- Prior art keywords
- sampling
- group
- circuits
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005070 sampling Methods 0.000 title claims abstract description 122
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/02—Arrangements for displaying electric variables or waveforms for displaying measured electric variables in digital form
- G01R13/0218—Circuits therefor
- G01R13/0272—Circuits therefor for sampling
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 サンプリング用のクロック信号の周波数を高
くすることなく、サンプリングの分解能を高くするサン
プリング回路を提供すること。 【解決手段】 基準用サンプリング回路１４ａを含む第
１群のサンプリング回路１４ｂ〜１４ｎに入力波形１１
を入力し、基準用サンプリング回路１４ａに入力するク
ロック信号１２ａに対してそれぞれ２π／ｎラジアン
（ｎは３以上の整数）位相をずらしたクロック信号を第
１群のサンプリング回路１４ｂ〜１４ｎに加えてサンプ
リングして、第２群のサンプリング回路１６ｂ〜１６ｎ
に入力し、基準用サンプリング回路１４ａから出力され
るサンプリング信号を第２群のサンプリング回路１６ｂ
〜１６ｎに対して共通にクロック信号１５ａとして加え
て第１群のサンプリング回路１４ｂ〜１４ｎから出力さ
れるサンプリング信号を再度サンプリングする。
くすることなく、サンプリングの分解能を高くするサン
プリング回路を提供すること。 【解決手段】 基準用サンプリング回路１４ａを含む第
１群のサンプリング回路１４ｂ〜１４ｎに入力波形１１
を入力し、基準用サンプリング回路１４ａに入力するク
ロック信号１２ａに対してそれぞれ２π／ｎラジアン
（ｎは３以上の整数）位相をずらしたクロック信号を第
１群のサンプリング回路１４ｂ〜１４ｎに加えてサンプ
リングして、第２群のサンプリング回路１６ｂ〜１６ｎ
に入力し、基準用サンプリング回路１４ａから出力され
るサンプリング信号を第２群のサンプリング回路１６ｂ
〜１６ｎに対して共通にクロック信号１５ａとして加え
て第１群のサンプリング回路１４ｂ〜１４ｎから出力さ
れるサンプリング信号を再度サンプリングする。
Description
【０００１】
【発明の属する技術分野】この発明は、入力波形をサン
プリングするクロック信号の周波数を上げることなく、
サンプリングの分解能を向上するサンプリング回路に関
するものである。
プリングするクロック信号の周波数を上げることなく、
サンプリングの分解能を向上するサンプリング回路に関
するものである。
【０００２】
【従来の技術】次に、入力波形をクロック信号によりサ
ンプリングするサンプリング回路の従来技術によるブロ
ック図を図２に示す。図２では、Ｄ形フリップフロップ
（以下、ＤＦＦという。）をサンプリング回路に用いて
いる場合の例を示している。図２で、被サンプリング信
号である入力波形１はＤＦＦ４の入力端Ｄに入力され、
クロック入力端ＣＫには、所定周期のクロック信号２を
入力することにより、入力波形１をサンプリングして、
ＤＦＦ４の出力端Ｑからサンプリング波形３を出力す
る。
ンプリングするサンプリング回路の従来技術によるブロ
ック図を図２に示す。図２では、Ｄ形フリップフロップ
（以下、ＤＦＦという。）をサンプリング回路に用いて
いる場合の例を示している。図２で、被サンプリング信
号である入力波形１はＤＦＦ４の入力端Ｄに入力され、
クロック入力端ＣＫには、所定周期のクロック信号２を
入力することにより、入力波形１をサンプリングして、
ＤＦＦ４の出力端Ｑからサンプリング波形３を出力す
る。
【０００３】
【発明が解決しようとする課題】このような従来のサン
プリング回路においては、サンプリングの分解能を向上
するために、クロック信号２の周波数を上げる必要があ
るという課題がある。
プリング回路においては、サンプリングの分解能を向上
するために、クロック信号２の周波数を上げる必要があ
るという課題がある。
【０００４】この発明は、クロック信号の周波数を上げ
ることなく、サンプリングの分解能を向上するサンプリ
ング回路を提供することを目的とする。
ることなく、サンプリングの分解能を向上するサンプリ
ング回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】この目的を達成するため
に、この発明のサンプリング回路は、入力波形１１をそ
れぞれ２π／ｎラジアン（ｎは３以上の整数）ずつ位相
をずらしたクロック信号１２ａ〜１２ｎによりサンプリ
ングし、所定の一つを基準用サンプリング回路１４ａと
するｎ個の第１群のサンプリング回路１４ａ〜１４ｎ
と、前記基準用サンプリング回路１４ａを除く前記第１
群のサンプリング回路１４ｂ〜１４ｎでサンプリングさ
れたサンプリング信号をそれぞれ入力波形として前記基
準用サンプリング回路１４ａから出力されるサンプリン
グ信号をクロック信号としてサンプリングする前記基準
用サンプリング回路１４ａを除く前記第１群のサンプリ
ング回路１４ｂ〜１４ｎと同数の第２群のサンプリング
回路１６ｂ〜１６ｎとを備える。
に、この発明のサンプリング回路は、入力波形１１をそ
れぞれ２π／ｎラジアン（ｎは３以上の整数）ずつ位相
をずらしたクロック信号１２ａ〜１２ｎによりサンプリ
ングし、所定の一つを基準用サンプリング回路１４ａと
するｎ個の第１群のサンプリング回路１４ａ〜１４ｎ
と、前記基準用サンプリング回路１４ａを除く前記第１
群のサンプリング回路１４ｂ〜１４ｎでサンプリングさ
れたサンプリング信号をそれぞれ入力波形として前記基
準用サンプリング回路１４ａから出力されるサンプリン
グ信号をクロック信号としてサンプリングする前記基準
用サンプリング回路１４ａを除く前記第１群のサンプリ
ング回路１４ｂ〜１４ｎと同数の第２群のサンプリング
回路１６ｂ〜１６ｎとを備える。
【０００６】
【発明の実施の形態】次に、この発明のサンプリング回
路の実施の形態について、図面を参照して説明する。図
１はこの発明の第１の実施の形態の構成を示すブロック
図である。図１では、サンプリング回路としてＤＦＦを
用いた場合の例を示しており、図１中におけるＤＦＦに
よる複数個の第１群のサンプリング回路１４ａ〜１４ｎ
と、この第１群のサンプリング回路１４ａ〜１４ｎの個
数よりも１個少ない（ｎ−１）個のＤＦＦによる第２群
のサンプリング回路１６ｂ〜１６ｎとにより、この第１
の実施の形態のサンプリング回路を構成している。
路の実施の形態について、図面を参照して説明する。図
１はこの発明の第１の実施の形態の構成を示すブロック
図である。図１では、サンプリング回路としてＤＦＦを
用いた場合の例を示しており、図１中におけるＤＦＦに
よる複数個の第１群のサンプリング回路１４ａ〜１４ｎ
と、この第１群のサンプリング回路１４ａ〜１４ｎの個
数よりも１個少ない（ｎ−１）個のＤＦＦによる第２群
のサンプリング回路１６ｂ〜１６ｎとにより、この第１
の実施の形態のサンプリング回路を構成している。
【０００７】第１群のサンプリング回路１４ａ〜１４ｎ
のうちの所定のサンプリング回路、たとえば、サンプリ
ング回路１４ａを基準用サンプリング回路としている。
第１群のサンプリング回路１４ａ〜１４ｎの各入力端Ｄ
には、被サンプリング信号である入力波形１１が入力さ
れるようになっている。この第１群のサンプリング回路
１４ａ〜１４ｎの各クロック入力端ＣＫには、クロック
信号１２ａ〜１２ｎが入力されるようになっている。
のうちの所定のサンプリング回路、たとえば、サンプリ
ング回路１４ａを基準用サンプリング回路としている。
第１群のサンプリング回路１４ａ〜１４ｎの各入力端Ｄ
には、被サンプリング信号である入力波形１１が入力さ
れるようになっている。この第１群のサンプリング回路
１４ａ〜１４ｎの各クロック入力端ＣＫには、クロック
信号１２ａ〜１２ｎが入力されるようになっている。
【０００８】この場合、基準用サンプリング回路１４ａ
のクロック入力端に入力されるクロック信号１２ａを基
準にして、他の第１群のサンプリング回路１４ｂ〜１４
ｎの各クロック入力端に入力されるクロック信号１２ｂ
〜１２ｎの位相がそれぞれ２π／ｎラジアン（ｎは３以
上の整数）ずつずれている。このクロック信号１２ａ〜
１２ｎにより、第１群の各サンプリング回路１４ａ〜１
４ｎは入力波形１１のサンプリングを行うようにしてい
る。
のクロック入力端に入力されるクロック信号１２ａを基
準にして、他の第１群のサンプリング回路１４ｂ〜１４
ｎの各クロック入力端に入力されるクロック信号１２ｂ
〜１２ｎの位相がそれぞれ２π／ｎラジアン（ｎは３以
上の整数）ずつずれている。このクロック信号１２ａ〜
１２ｎにより、第１群の各サンプリング回路１４ａ〜１
４ｎは入力波形１１のサンプリングを行うようにしてい
る。
【０００９】サンプリングを行ったこれらの第１群のサ
ンプリング回路１４ａ〜１４ｎの各出力端Ｑからサンプ
リング信号１４ａ〜１５ｎがそれぞれ出力されるように
なっている。第１群のサンプリング回路１４ａ〜１４ｎ
のうちの基準用サンプリング回路１４ａから出力される
サンプリング信号１５ａをクロック信号１５ａとして、
第２群のサンプリング回路１６ｂ〜１６ｎの各クロック
入力端ＣＫにそれぞれ入力されるようになっている。
ンプリング回路１４ａ〜１４ｎの各出力端Ｑからサンプ
リング信号１４ａ〜１５ｎがそれぞれ出力されるように
なっている。第１群のサンプリング回路１４ａ〜１４ｎ
のうちの基準用サンプリング回路１４ａから出力される
サンプリング信号１５ａをクロック信号１５ａとして、
第２群のサンプリング回路１６ｂ〜１６ｎの各クロック
入力端ＣＫにそれぞれ入力されるようになっている。
【００１０】サンプリング回路１４ａを基準用サンプリ
ング回路としている関係上、この第２群のサンプリング
回路１６ｂ〜１６ｎの数は、すでに述べたように、第１
群のサンプリング回路１４ａ〜１４ｎの数よりも１個少
なくなっている。すなわち、（ｎ−１）個となってい
る。第２群のサンプリング回路１６ｂ〜１６ｎの入力端
Ｄには、それぞれ第１群のサンプリング回路１４ｂ〜１
４ｎから出力されるサンプリング信号１５ｂ〜１５ｎを
入力信号としてクロック信号１５ａで再度サンプリング
して、位相データ１７ｂ〜１７ｎを出力するようになっ
ている。
ング回路としている関係上、この第２群のサンプリング
回路１６ｂ〜１６ｎの数は、すでに述べたように、第１
群のサンプリング回路１４ａ〜１４ｎの数よりも１個少
なくなっている。すなわち、（ｎ−１）個となってい
る。第２群のサンプリング回路１６ｂ〜１６ｎの入力端
Ｄには、それぞれ第１群のサンプリング回路１４ｂ〜１
４ｎから出力されるサンプリング信号１５ｂ〜１５ｎを
入力信号としてクロック信号１５ａで再度サンプリング
して、位相データ１７ｂ〜１７ｎを出力するようになっ
ている。
【００１１】次に、図１の動作について説明する。入力
波形１１が第１群のサンプリング回路１４ａ〜１４ｎの
各入力端Ｄに同時に入力される。また、第１群のサンプ
リング回路１４ａ〜１４ｎのうちの基準用サンプリング
回路１４ａのクロック入力端ＣＫには、クロック信号１
２ａが入力され、クロック信号１２ａに対して、それぞ
れ２π／ｎ（ｎは３以上の整数）ラジアンずつ位相がず
れたクロック信号１２ｂ〜１２ｎがそれぞれ第１群のサ
ンプリング回路１４ｂ〜１４ｎのクロック入力端ＣＫに
入力される。
波形１１が第１群のサンプリング回路１４ａ〜１４ｎの
各入力端Ｄに同時に入力される。また、第１群のサンプ
リング回路１４ａ〜１４ｎのうちの基準用サンプリング
回路１４ａのクロック入力端ＣＫには、クロック信号１
２ａが入力され、クロック信号１２ａに対して、それぞ
れ２π／ｎ（ｎは３以上の整数）ラジアンずつ位相がず
れたクロック信号１２ｂ〜１２ｎがそれぞれ第１群のサ
ンプリング回路１４ｂ〜１４ｎのクロック入力端ＣＫに
入力される。
【００１２】クロック信号１２ａ〜１２ｎにより、サン
プリング回路１４ａ〜１４ｎは入力波形１１をサンプリ
ングすることにより、２π／ｎラジアンずつ位相のずれ
たサンプリング信号１５ａ〜１５ｎが第１群のサンプリ
ング回路１４ａ〜１４ｎの各出力端Ｑから出力される。
プリング回路１４ａ〜１４ｎは入力波形１１をサンプリ
ングすることにより、２π／ｎラジアンずつ位相のずれ
たサンプリング信号１５ａ〜１５ｎが第１群のサンプリ
ング回路１４ａ〜１４ｎの各出力端Ｑから出力される。
【００１３】ｎ個の第１群のサンプリング回路１４ａ〜
１４ｎのうちの基準用サンプリング回路１４ａから出力
されるサンプリング信号１５ａは（ｎ−１）個の第２群
のサンプリング回路１６ｂ〜１６ｎの各クロック入力端
ＣＫに共通にクロック信号１５ａとして入力される。
１４ｎのうちの基準用サンプリング回路１４ａから出力
されるサンプリング信号１５ａは（ｎ−１）個の第２群
のサンプリング回路１６ｂ〜１６ｎの各クロック入力端
ＣＫに共通にクロック信号１５ａとして入力される。
【００１４】また、残りの第１群のサンプリング回路１
４ｂ〜１４ｎの各出力端Ｑから出力されるサンプリング
信号１５ｂ〜１５ｎは（ｎ−１）個の第２群のサンプリ
ング回路１６ｂ〜１６ｎの各入力端Ｄに被サンプリング
信号として、入力される。これにより、（ｎ−１）個の
第２群のサンプリング回路１６ｂ〜１６ｎは、クロック
信号１５ａにより、第１群のサンプリング回路１４ｂ〜
１４ｎから出力されるサンプリング信号１５ｂ〜１５ｎ
を再度サンプリングする。このサンプリングにより、第
２群のサンプリング回路１６ｂ〜１６ｎの出力端Ｑから
位相データ１７ｂ〜１７ｎとして出力する。
４ｂ〜１４ｎの各出力端Ｑから出力されるサンプリング
信号１５ｂ〜１５ｎは（ｎ−１）個の第２群のサンプリ
ング回路１６ｂ〜１６ｎの各入力端Ｄに被サンプリング
信号として、入力される。これにより、（ｎ−１）個の
第２群のサンプリング回路１６ｂ〜１６ｎは、クロック
信号１５ａにより、第１群のサンプリング回路１４ｂ〜
１４ｎから出力されるサンプリング信号１５ｂ〜１５ｎ
を再度サンプリングする。このサンプリングにより、第
２群のサンプリング回路１６ｂ〜１６ｎの出力端Ｑから
位相データ１７ｂ〜１７ｎとして出力する。
【００１５】位相データ１７ｂ〜１７ｎがいくつ「Ｈ」
レベルであるかによって、２π／ｎラジアンの分解能で
位相データ１７ｂ〜１７ｎの位相を検出することができ
ることから、ｎ倍の周波数でサンプリングした場合と等
価の情報が得られる。すなわち、サンプリングするクロ
ック信号１２ａ〜１２ｎの周波数を上げることなく、第
１群のサンプリング回路１４ａ〜１４ｎのクロック信号
の周期の１／ｎのサンプリングの分解能が得られる。
レベルであるかによって、２π／ｎラジアンの分解能で
位相データ１７ｂ〜１７ｎの位相を検出することができ
ることから、ｎ倍の周波数でサンプリングした場合と等
価の情報が得られる。すなわち、サンプリングするクロ
ック信号１２ａ〜１２ｎの周波数を上げることなく、第
１群のサンプリング回路１４ａ〜１４ｎのクロック信号
の周期の１／ｎのサンプリングの分解能が得られる。
【００１６】次に、クロック信号１２ａ〜１２ｎの位相
のずれ２π／ｎにおいて、ｎ＝４とした場合のこの発明
の実施の形態について説明する。ｎ＝４の場合には、図
１における第２群のサンプリング回路１６ｂ〜１６ｎの
各出力端Ｑから出力される位相データ１７ｂ〜１７ｎが
すべて「Ｌ」レベルである場合の位相を基準として位相
データ１７ｂ〜１７ｎのうちの一つが「Ｈ」レベルであ
れば、π／２ラジアン位相が進んでいる。
のずれ２π／ｎにおいて、ｎ＝４とした場合のこの発明
の実施の形態について説明する。ｎ＝４の場合には、図
１における第２群のサンプリング回路１６ｂ〜１６ｎの
各出力端Ｑから出力される位相データ１７ｂ〜１７ｎが
すべて「Ｌ」レベルである場合の位相を基準として位相
データ１７ｂ〜１７ｎのうちの一つが「Ｈ」レベルであ
れば、π／２ラジアン位相が進んでいる。
【００１７】また、位相データ１７ｂ〜１７ｎのうちの
２つが「Ｈ」レベルであれば、πラジアン位相が進んで
いることを検出することができる。さらに、位相データ
１７ｂ〜１７ｎのうちの３つが「Ｈ」レベルであれば、
３π／２ラジアン位相が進んでいることを検出すること
ができる。
２つが「Ｈ」レベルであれば、πラジアン位相が進んで
いることを検出することができる。さらに、位相データ
１７ｂ〜１７ｎのうちの３つが「Ｈ」レベルであれば、
３π／２ラジアン位相が進んでいることを検出すること
ができる。
【００１８】このようにして、位相データ１７ｂ〜１７
ｎのうちの「Ｈ」レベルの数に応じて０ラジアン、π／
２ラジアン、πラジアン、３π／２ラジアンと４つの位
相を検出することができるため、位相データ１７ｂ〜１
７ｎを使用することにより、４倍のサンプリング用のク
ロック信号で入力波形１１をサンプリングするのと等価
の分解能を得ることができる。
ｎのうちの「Ｈ」レベルの数に応じて０ラジアン、π／
２ラジアン、πラジアン、３π／２ラジアンと４つの位
相を検出することができるため、位相データ１７ｂ〜１
７ｎを使用することにより、４倍のサンプリング用のク
ロック信号で入力波形１１をサンプリングするのと等価
の分解能を得ることができる。
【００１９】なお、第２の実施の形態は、ｎ＝４の場合
についての説明であるが、要は第１群のサンプリング回
路１４ａ〜１４ｎのうちの基準となるサンプリング回
路、たとえば第１の実施の形態におけるサンプリング回
路１４ａのように、このサンプリング回路１４ａで入力
波形１１をサンプリングした時点でクロック信号１２ａ
〜１２ｎを２π／ｎラジアンずつ位相をずらしてサンプ
リングするサンプリング回路１４ａ〜１４ｎがいくつ入
力波形１１をサンプリングしたかは、第２群のサンプリ
ング回路１６ｂ〜１６ｎから出力される位相データを見
ればわかるため、第１群のサンプリング回路がｍ個サン
プリングしていれば、２πｍ／ｎラジアン｛０≦ｍ≦
（ｎ−１）｝位相が進んでいることがわかる。
についての説明であるが、要は第１群のサンプリング回
路１４ａ〜１４ｎのうちの基準となるサンプリング回
路、たとえば第１の実施の形態におけるサンプリング回
路１４ａのように、このサンプリング回路１４ａで入力
波形１１をサンプリングした時点でクロック信号１２ａ
〜１２ｎを２π／ｎラジアンずつ位相をずらしてサンプ
リングするサンプリング回路１４ａ〜１４ｎがいくつ入
力波形１１をサンプリングしたかは、第２群のサンプリ
ング回路１６ｂ〜１６ｎから出力される位相データを見
ればわかるため、第１群のサンプリング回路がｍ個サン
プリングしていれば、２πｍ／ｎラジアン｛０≦ｍ≦
（ｎ−１）｝位相が進んでいることがわかる。
【００２０】
【発明の効果】この発明のサンプリング回路によれば、
入力波形を２π／ｎラジアンずつ位相がずれたクロック
信号により複数個の第１群のサンプリング回路で入力波
形をサンプリングし、第１群のサンプリング回路のうち
の基準用サンプリング回路を除く、残りの第１群のサン
プリング回路から出力されるサンプリング信号を第１群
のサンプリング回路よりも１個少ない第２群のサンプリ
ング回路に入力させるとともに、基準用サンプリング回
路から出力されるサンプリング信号を第２群のサンプリ
ング回路の共通のクロック信号として第１群のサンプリ
ング回路から出力されるサンプリング信号を再度サンプ
リングするようにしたので、サンプリング用のクロック
信号の周波数を高くすることなく、サンプリングの分解
能を上げることができる。
入力波形を２π／ｎラジアンずつ位相がずれたクロック
信号により複数個の第１群のサンプリング回路で入力波
形をサンプリングし、第１群のサンプリング回路のうち
の基準用サンプリング回路を除く、残りの第１群のサン
プリング回路から出力されるサンプリング信号を第１群
のサンプリング回路よりも１個少ない第２群のサンプリ
ング回路に入力させるとともに、基準用サンプリング回
路から出力されるサンプリング信号を第２群のサンプリ
ング回路の共通のクロック信号として第１群のサンプリ
ング回路から出力されるサンプリング信号を再度サンプ
リングするようにしたので、サンプリング用のクロック
信号の周波数を高くすることなく、サンプリングの分解
能を上げることができる。
【図１】この発明のサンプリング回路の第１の実施の形
態の構成を示すブロック図である。
態の構成を示すブロック図である。
【図２】従来のサンプリング回路の構成を示すブロック
図である。
図である。
１１ 入力波形 １２ａ〜１２ｎ，１５ａ クロック信号 １４ａ〜１４ｎ 第１群のサンプリング回路 １６ｂ〜１６ｎ 第２群のサンプリング回路 １７ｂ〜１７ｎ 位相データ
Claims (1)
- 【請求項１】 入力波形(11)をそれぞれ２π／ｎラジア
ン（ｎは３以上の整数）ずつ位相をずらしたクロック信
号(12a) 〜(12n) によりサンプリングし、所定の一つを
基準用サンプリング回路(14a) とするｎ個の第１群のサ
ンプリング回路(14a) 〜(14n) と、 前記基準用サンプリング回路(14a) を除く前記第１群の
サンプリング回路(14b) 〜(14n) でサンプリングされた
サンプリング信号をそれぞれ入力波形として前記基準用
サンプリング回路(14a) から出力されるサンプリング信
号をクロック信号としてサンプリングする前記基準用サ
ンプリング回路(14a) を除く前記第１群のサンプリング
回路(14b) 〜(14n) と同数の第２群のサンプリング回路
(16b) 〜(16n) を備えることを特徴とするサンプリング
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9189056A JPH1127111A (ja) | 1997-06-30 | 1997-06-30 | サンプリング回路 |
| US09/105,242 US6072336A (en) | 1997-06-30 | 1998-06-26 | Sampling circuit system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9189056A JPH1127111A (ja) | 1997-06-30 | 1997-06-30 | サンプリング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1127111A true JPH1127111A (ja) | 1999-01-29 |
Family
ID=16234558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9189056A Pending JPH1127111A (ja) | 1997-06-30 | 1997-06-30 | サンプリング回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6072336A (ja) |
| JP (1) | JPH1127111A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7034723B2 (en) | 2003-11-20 | 2006-04-25 | Advantest Corporation | Timing comparator, data sampling apparatus, and testing apparatus |
| JP2009284053A (ja) * | 2008-05-20 | 2009-12-03 | Hitachi Communication Technologies Ltd | ディジタル位相検出器およびｐｌｌ |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617904B1 (en) * | 1999-11-09 | 2003-09-09 | Koninklijke Philips Electronics N.V. | Electronic circuit with clock generating circuit |
| US6614314B2 (en) * | 2001-12-03 | 2003-09-02 | Gennum Corporation | Non-linear phase detector |
| US6674309B1 (en) * | 2002-11-12 | 2004-01-06 | Analog Devices, Inc. | Differential time sampling circuit |
| US20040114702A1 (en) * | 2002-12-12 | 2004-06-17 | International Business Machines Corporation | Bang-bang phase detector for full-rate and half-rate schemes clock and data recovery and method therefor |
| US7268605B2 (en) * | 2004-06-14 | 2007-09-11 | Rambus, Inc. | Technique for operating a delay circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3467975B2 (ja) * | 1996-06-27 | 2003-11-17 | 安藤電気株式会社 | 位相検出回路 |
-
1997
- 1997-06-30 JP JP9189056A patent/JPH1127111A/ja active Pending
-
1998
- 1998-06-26 US US09/105,242 patent/US6072336A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7034723B2 (en) | 2003-11-20 | 2006-04-25 | Advantest Corporation | Timing comparator, data sampling apparatus, and testing apparatus |
| JP2009284053A (ja) * | 2008-05-20 | 2009-12-03 | Hitachi Communication Technologies Ltd | ディジタル位相検出器およびｐｌｌ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6072336A (en) | 2000-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0129469B2 (ja) | ||
| JP3467975B2 (ja) | 位相検出回路 | |
| JPH1127111A (ja) | サンプリング回路 | |
| US6329861B1 (en) | Clock generator circuit | |
| JPS61269547A (ja) | デ−タ信号復調装置 | |
| JP2003037486A (ja) | 位相差検出回路 | |
| JPH09168035A (ja) | 伝送データ整形装置 | |
| JPS6376640A (ja) | 調歩同期信号受信回路 | |
| JPH0477134A (ja) | 多重信号分離回路 | |
| JPS61157029A (ja) | アナログ／デイジタル変換回路装置 | |
| JPH1168861A (ja) | 同時双方向送受信方法および同時双方向送受信回路 | |
| JP3228361B2 (ja) | ディジタル処理型直交検波回路 | |
| KR920007997Y1 (ko) | 그래픽 디스플레이 장치의 고주파비디오 발생회로 | |
| JPS6048685B2 (ja) | 変位量検出回路 | |
| JPS62286Y2 (ja) | ||
| JPH0129341B2 (ja) | ||
| JPH0352037Y2 (ja) | ||
| JPH0514153A (ja) | 二相クロツク信号発生回路 | |
| JP2536135B2 (ja) | シリアル／パラレル変換回路 | |
| JPH0423542A (ja) | 直交形ｇｍｓｋ変調装置 | |
| JPS62254582A (ja) | テレビジヨン信号メモリ書込回路 | |
| JP2553722B2 (ja) | ２相クロックの位相補正装置 | |
| JP2592522B2 (ja) | Ｐｎ符号の位相変調回路 | |
| JPH07111419A (ja) | 多チャンネル信号発生器 | |
| JPH0648828B2 (ja) | 回線モニタ回路 |